DE102016110413B4

DE102016110413B4 - Diffusionslötbonden unter Verwendung von Lotformteilen

Info

Publication number: DE102016110413B4
Application number: DE102016110413.2A
Authority: DE
Inventors: Alexander Heinrich; Bernd Rakow
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2015-06-08
Filing date: 2016-06-06
Publication date: 2018-05-24
Anticipated expiration: 2036-06-07
Also published as: US9683278B2; US20160358890A1; DE102016110413A1

Abstract

Verfahren, umfassend:Bereitstellen eines ersten (20) und eines zweiten (30) Fügepartners jeweils mit einer ersten Hauptoberfläche (22, 32), wobei mindestens ein Abschnitt der ersten Hauptoberflächen (22, 32) des ersten (20) und zweiten 30) Fügepartners jeweils eine Metallschicht umfasst;Aufbringen einer Vielzahl von Lotformteilen (40) auf der Metallschicht der ersten Hauptoberfläche (22, 32) mindestens eines des ersten (20) und zweiten (30) Fügepartners;Positionieren des ersten (20) und zweiten (30) Fügepartners, so dass die Lotformteile (40) die Metallschichten der ersten Hauptoberflächen (22, 32) des ersten (20) und zweiten (30) Fügepartners kontaktieren; undSchmelzen der Vielzahl von Lotformteilen (40) unter Druck, um einen einzelnen kontinuierlichen dünnschichtigen Flächen-Interconnect (70) auszubilden, umfassend eine Diffusionslötverbindung umfassend eine intermetallische Phase, die die Metallschichten der ersten Hauptoberflächen (22, 32) des ersten (20) und zweiten (30) Fügepartners miteinander bondet.

Description

Allgemeiner Stand der Technik
Halbleiterbauelementhersteller streben ständig danach, die Produktleistung zu steigern, während ihre Herstellungskosten sinken. Ein kostenintensiver Bereich bei der Herstellung von Halbleiterbauelementen ist das Kapseln von Halbleiterchips. Integrierte Schaltungen werden auf Wafern hergestellt, die dann vereinzelt werden, um Halbleiterchips zu produzieren. Danach können die Halbleiterchips auf elektrisch leitenden Trägern wie etwa Systemträgern oder Leiterrahmen (Leadframe) montiert werden. Kapselungsverfahren, die bei geringem Aufwand eine hohe Ausbeute liefern, sind erwünscht.
Das Diffusionslöten ist eine Technik zum Montieren eines Halbleiterchips an einem Träger und beinhaltet das Abscheiden einer strukturierten Diffusionslötschicht auf Metalloberflächen der mit einem Träger zu verbindenden Chips, wie etwa beispielsweise eine Chip-BSM (Backside Metallization - Rückseitenmetallisierung). Es stehen zwei Primärtechniken für die strukturierte Abscheidung der Diffusionslötschicht zur Verfügung, ECD (Electrochemical Deposition - elektrochemische Abscheidung) und PVD (Physical Vapor Deposition - physikalische Dampfabscheidung). Jede Technik ist teuer und hat Nachteile.
Bei der ECD ist die Abscheidung der Diffusionslötschicht über die ganze Chipoberfläche hin notwendig, da erforderliche Materialien nicht in einer gewünschten Reihenfolge nacheinander abgeschieden und strukturiert werden können, da das Plattierungsbad die vorausgegangene Schicht auflöst. Das nachfolgende Ätzen der vollflächigen Diffusionslötschicht kann jedoch zum Unterätzen der BSM führen und kann nicht mit allen Materialien verwendet werden. Bei PVD können die erforderlichen hohen Temperaturen zu Schäden führen, und nach dem Abheben einer Strukturierungsmaske können Rückstände zurückbleiben. Außerdem kann ungeachtet der Technik bei Anwendung als Teil der Front-End-Bearbeitung die Diffusionslötschicht während der Wafervereinzelung beschädigt werden, insbesondere da die Waferdicken weiter abnehmen.
Die DE 10 2012 100 429 A1 beschreibt ein Verfahren zur Montage von Halbleiterchips auf einem Träger mit metallischer Oberfläche, bei dem eine Schicht aus Lotmaterial mit einer bestimmten Oberflächenrauigkeit auf den Chip aufgebracht wird, und bei niedrigen Temperaturen eine intermetallischen Phase zwischen Lotmaterial und der Oberfläche des Trägers gebildet wird.
Kurze Darstellung der Erfindung
Ein Beispiel stellt ein Verfahren bereit, wobei das Verfahren Folgendes beinhaltet: Bereitstellen eines ersten und eines zweiten Fügepartners jeweils mit einer ersten Hauptoberfläche, wobei mindestens ein Abschnitt der ersten Hauptoberflächen des ersten und zweiten Fügepartners jeweils eine Metallschicht umfasst. Das Verfahren beinhaltet weiterhin: Aufbringen mehrerer Lotformteile auf der Metallschicht der ersten Hauptoberfläche mindestens eines des ersten und zweiten Fügepartners, Positionieren des ersten und zweiten Fügepartners, so dass die Lotformteile die Metallschichten der ersten Hauptoberflächen des ersten und zweiten Fügepartners kontaktieren und Schmelzen der mehreren Lotformteile unter Druck, um einen einzelnen kontinuierlichen dünnschichtigen Flächen-Interconnect auszubilden, umfassend eine Diffusionslötverbindung, die die Metallschichten der ersten Hauptoberflächen des ersten und zweiten Fügepartners miteinander bondet.
Figurenliste

1A und 1B veranschaulichen Querschnittsansichten eines Beispiels des Montierens eines Halbleiterchips auf einem Träger.
1C veranschaulicht eine Draufsicht auf eine Rückseite des Halbleiterbauelements von 1B gemäß einem Beispiel.
1D-1G veranschaulichen Querschnittsansichten eines Beispiels des Montierens eines Halbleiterchips auf einem Träger.
2A-2C veranschaulichen Querschnittsansichten eines Beispiels des Fügens von zwei Metallfügepartnern.
3A-3D veranschaulichen Querschnittsansichten eines Beispiels des Montierens eines Halbleiterchips auf einem Träger und eines Kontaktclips auf dem Halbleiterchip.
4A-4D veranschaulichen Querschnittsansichten eines Beispiels des Montierens eines Halbleiterchips auf einem Die-Pad eines Systemträgers oder Leiterrahmens (Leadframe) und des Montierens eines Kontaktclips an dem Halbleiterchip und einer Leitung des Systemträgers.
4E ist eine Draufsicht auf ein Beispiel einer Anordnung aus Halbleiterchip und Systemträger von 4D.

Ausführliche Beschreibung
Die 1A-1G veranschaulichen schematisch ein Verfahren zum Ausbilden eines dünnschichtigen Flächen-Interconnect zwischen mindestens zwei Fügepartnern gemäß einem Beispiel der vorliegenden Offenbarung. 1A veranschaulicht schematisch eine Querschnittsansicht eines ersten Fügepartners 20 und eines zweiten Fügepartners 30, die mit einem Lot-Interconnect miteinander gefügt werden sollen. Der erste Fügepartner enthält eine erste Hauptoberfläche oder rückseitige Oberfläche 22 und eine zweite Hauptoberfläche oder vorderseitige Oberfläche 24, wobei die rückseitige Oberfläche 22 gemäß einem Beispiel eine Metallschicht 26 ist. Der zweite Fügepartner 30 enthält eine obere Hauptoberfläche 32, wobei die obere Hauptoberfläche 32 aus einem Metall hergestellt ist. Gemäß einem Beispiel sind die Metallschicht 26 des ersten Fügepartners 20 und das Metall der oberen Hauptoberfläche 32 des zweiten Fügepartners 30 Metalle, die zum Ausbilden eines Diffusionslöt-Interconnect geeignet sind, einschließlich Metallen wie etwa Cu, Ni, NiSn, NiP, Au, Ag, Pt, Pd, oder eine Legierung aus einem oder mehreren dieser Metalle, als Beispiel.
Gemäß einem Beispiel, wie durch die 1A-1D dargestellt, ist der erste Fügepartner 20 ein Halbleiterchip 20, und der zweite Fügepartner 30 ist ein Träger 30. Bei einem Beispiel ist die Metallschicht 26 des Halbleiterchips 20 eine Rückseitenmetallisierung (BSM - Backside Metallization). Bei einem Beispiel ist die BSM 26 eine Elektrode auf einer rückseitigen Oberfläche 22 des Halbleiterchips 20. Der Träger 30 kann ein beliebiger einer Anzahl von Typen von Trägern sein, wie etwa ein Systemträger (z.B. ein Die-Pad eines Systemträgers), eine PCB (Printed Circuit Board - Leiterplatte) und eine DCB (Direct Copper Bond), was ein Keramiksubstrat ist, das mit Kupferschichten beschichtet ist, als Beispiel. Bei einem Beispiel bestehen die Metallschicht 26 des Halbleiterchips 20 und die obere Hauptoberfläche 32 des Trägers 30 aus dem gleichen Material.
Bei anderen Beispielen können, wie unten ausführlicher beschrieben werden wird, der erste Fügepartner 20 und der zweite Fügepartner 30 Kombinationen von anderen Typen von Halbleiterbauelementkomponenten sein, wie etwa zwei Systemträger, ein Systemträger und ein Kontaktclip und ein Halbleiterchip und ein Kontaktclip, als Beispiel. Weiterhin können bei anderen Beispielen, wie ebenfalls unten ausführlicher beschrieben werden wird, mehr als zwei Fügepartner gleichzeitig gemäß Prozessen der vorliegenden Offenbarung gefügt werden.
In 1B wird eine Vielzahl von Lotformteilen 40 auf die BSM 26 des Halbleiterchips 20 aufgebracht. Bei einem Beispiel, wie dargestellt, sind die Lotformteile 40 Lotkugeln 40, doch können andere geometrische Formen verwendet werden. Lotformteile 40 können aus einer beliebigen Anzahl von Materialien bestehen, die für das Ausbilden einer Diffusionslötverbindung geeignet sind, wie etwa ein Lotmaterial einschließlich eines oder mehrerer von Sn, SnAg, SnAu, Zn, ZnAl, In, InAg und InAu, als Beispiel, und sie können bleifrei sein. Insbesondere kann, falls das Lotmaterial Sn ist, das Lotmaterial einen Sn-Gehalt von über 80% besitzen und kann einen Sn-Gehalt von 100% besitzen. Außerdem können die Lotformteile 40 von einer beliebigen Anzahl von Größen sein (d.h. verschiedene Lotmaterialvolumina). Beispielsweise sind die Formteillotkugeln 40 mit Durchmessern im Bereich von etwa 250 µm bis 50 mm verfügbar.
Wie durch 1C dargestellt, die eine Ansicht der rückseitigen Oberfläche 22 des Halbleiterchips 20 ist, werden gemäß einem Beispiel Lotkugeln 40 auf gitterartige Weise auf der BSM 26 aufgebracht. Lotkugeln 40 (und Lotformteile im Allgemeinen) können jedoch an einem beliebigen gewünschten Ort und in einer beliebigen Anzahl von Mustern auf der BSM 26 aufgebracht werden. Bei einem Beispiel werden die Anzahl, die Größe und das Layout der Lotkugeln 40 auf der Basis der Fläche und Form der BSM 26 und einer gewünschten Dicke einer Diffusionslötverbindung gewählt, die zwischen dem Halbleiterchip 20 und dem Träger 30 aus Lotkugeln 40 ausgebildet werden soll, wie unten ausführlicher beschrieben werden wird.
Lotformteile 40 können unter Verwendung einer beliebigen geeigneten Technik auf der BSM 26 aufgebracht werden. Gemäß einem Beispiel, wo die Lotformteile Lotkugeln 40 umfassen, werden die Lotkugeln 40 unter Verwendung eines als Laser Solder Jetting (LSJ) bekannten Prozesses in einem gewünschten Muster auf der BSM 26 aufgebracht. Gemäß einem derartigen Prozess wird ein äußerer Abschnitt jeder der Lotkugeln 40 durch einen Laser geschmolzen, und die teilweise geschmolzene Lotkugel 40 wird an einem gewünschten Ort auf der BSM 26 gestrahlt. Der teilweise geschmolzene Abschnitt der gestrahlten Lotkugel 40 reagiert mit der BSM 26 und sichert die Lotkugel 40 an der BSM 26. Das LSJ verwendet kein Flussmittel und eliminiert somit das Reinigen von Flussresten und funktioniert mit einer beliebigen Anzahl von Durchmessern für Lotkugeln 40 und eine beliebige Anzahl von Lotmaterialien (z.B. SnAg, SnAgCu und AuSn).
Gemäß einem weiteren Beispiel werden standardmäßige Lotkugelplatzierungstechniken verwendet, bei denen die Lotkugeln 40 unter Verwendung eines Flussmaterials als ein Bondmittel an gewünschten Orten an die BSM 26 geklebt werden. Gemäß einer weiteren standardmäßigen Kugelplatzierungstechnik wird eine mechanische Maske verwendet, um die Lotkugeln 40 an gewünschten Positionen auf der BSM 26 zu platzieren, wobei die Geometrie der Maske der spezifischen Geometrie des Fügepartners dediziert ist, in diesem Fall der BSM 26 des Halbleiterchips 20.
Nach dem Ausrichten auf die gewünschten Positionen wird ein Teilaufschmelzprozess durchgeführt, wobei die Lotkugeln 40 gerade über ihren Schmelzpunkt erhitzt werden, so dass ein Abschnitt der Lotkugeln 40 schmilzt und die Lotkugeln 40 an den gewünschten Orten auf der BSM 26 anbringt.
Unter Bezugnahme auf 1D wird, nachdem die Lotkugeln 40 auf der BSM 26 aufgebracht worden sind, der Halbleiterchip 20 auf dem Träger 30 platziert, wobei seine rückseitige Oberfläche 22 so dem Träger 30 zugewandt ist, dass die Lotkugeln 40 auf der oberen Hauptoberfläche 32 des Trägers 30 positioniert sind. Gemäß einem Beispiel, wie durch 1E dargestellt, wird vor dem Positionieren von Lotkugeln 40 auf dem Träger 30 eine Lotresistschicht 46 optional auf der oberen Hauptoberfläche 32 des Trägers 30 abgeschieden und so strukturiert, dass ein gewünschter Lotbereich 48 auf der oberen Hauptoberfläche 32 definiert wird. Falls eine derartige Lotresistschicht 46 verwendet wird, kann die Lotresistschicht nach der Ausbildung eines dünnschichtigen Flächen-Interconnect aus Lotkugeln 40 an Ort und Stelle belassen oder entfernt werden, wie unten beschrieben.
Bei einem Beispiel besitzen Lotformteile 40, in diesem Fall Lotkugeln 40, einen inneren Kern 41a aus einem ersten Lotmaterial und eine Außenschicht 41b aus einem zweiten Lotmaterial, wobei das zweite Lotmaterial eine niedrigere Schmelztemperatur als das erste Lotmaterial besitzt. Auf diese Weise definiert die Außenschicht 41b eine Bondlinien- oder Bondleitungsdicke zwischen Lotkugeln 40 und Träger 30, wenn Lotkugeln 40 auf der oberen Hauptoberfläche 32 aufgebracht werden, wobei die Bondliniendicke auf der Basis einer Dicke der Außenschicht 41b verstellt werden kann.
Wie durch 1F dargestellt, werden nach dem Positionieren des Halbleiterchips 20 auf dem Träger 30 mit Lotkugeln 40 auf der oberen Hauptoberfläche 32 die Lotkugeln 40 auf eine Temperatur T erhitzt, während sie sich unter Druck von einer Kraft F befinden, die den Halbleiterchip 20 und den Träger 30 zusammendrückt. Bei einem Beispiel werden, wie dargestellt, der Halbleiterchip 20 und der Träger 30 in einem Ofen 50 platziert, der die Temperatur T anlegt, während eine Presse 60, wie durch Einspannvorrichtungen oder Einsätze 62 und 64 dargestellt, als Beispiel, eine Kraft F auf den Halbleiterchip 20 und den Träger 30 ausüben.
Während sie sich im Ofen 50 befinden, werden die Lotkugeln 40 auf eine Temperatur über einem Schmelzpunkt des die Lotkugeln 40 bildenden Lotmaterials erhitzt, und die Lotkugeln 40 beginnen wieder aufzuschmelzen, während sie sich unter Druck von einer Kraft F befinden. Beispielhaft besitzt Sn einen Schmelzpunkt von 232°C. Während die Lotkugeln 40 wieder schmelzen, verteilt der durch die Kraft F bereitgestellte Druck das geschmolzene Lotmaterial zwischen der rückseitigen Oberfläche 22 des Halbleiterchips 20 und der oberen Hauptoberfläche 32 des Trägers 30. Bei einem Beispiel übt eine Presse 60 eine Kraft F von mindestens 1 N/mm² aus.
Das geschmolzene Lotmaterial reagiert mit dem Material der BSM 26 und dem Material der oberen Hauptoberfläche 32 des Trägers 30 und bildet durch Diffusion eine intermetallische Phase, wobei die intermetallische Phase einen höheren Schmelzpunkt besitzt als das Lotmaterial der ursprünglichen Lotkugeln 40. Am Ende der Verweilzeit innerhalb des Ofens 50 ist das ganze Lotmaterial der Lotkugeln 40 geschmolzen und hat mit dem Material der BSM 26 und der oberen Hauptoberfläche des Trägers 30 reagiert und sich vollständig zu der intermetallischen Phase umgewandelt, um zwischen dem Halbleiterchip 20 und dem Träger 30 einen einzelnen, kontinuierlichen dünnschichtigen Flächen-Interconnect 70 auszubilden. Die Diffusionslötverbindung des dünnschichtigen Interconnect 70 besitzt eine höhere Schmelztemperatur als das ursprüngliche Material der Lotkugeln 42, ist mechanisch hochstabil und besitzt eine hohe elektrische und thermische Leitfähigkeit.
Während verschiedene Temperaturen T und Verweilzeiten verwendet werden können, liegt im Allgemeinen die Temperatur T über einem Schmelzpunkt des Lotmaterials der Lotkugeln 40, aber unter einer Schmelztemperatur der resultierenden intermetallischen Phasen des dünnschichtigen Flächen-Interconnect 70 sowie unter Temperaturen, die zu einer Beschädigung an etwaigen Halbleiterkomponenten und des Ofens 50 führen könnten. Bei einem Beispiel können die Temperatur T und die Verweilzeiten innerhalb des Ofens 50 von dem Material der Lotkugeln 40, dem Material der Metallschicht 26 und des Trägers 20 und von einem Bereich und einer Dicke „Th“ des dünnschichtigen Flächen-Interconnect 70 abhängen (d.h. dem Volumen des Lotmaterials). Bei einem Beispiel liegt die Temperatur T mindestens 10 K (Kelvin) über einem Schmelzpunkt des Materials der Lotkugeln 40, aber unter einer Temperatur, die zu einer Beschädigung an Halbleiterkomponenten und Komponenten des Ofens 50 führen könnte. Bei einem Beispiel wird die gewünschte Temperatur T für eine Verweilzeit von 30 Minuten aufrechterhalten. Bei einem Beispiel kann der dünnschichtige Flächen-Interconnect 70 mit einer Dicke im Bereich von 1 µm bis 30 µm hergestellt werden.
1E zeigt schematisch einen Halbleiterchip 20 nach dem Bonden an den Träger 30, wobei zusammen Wärme von dem Ofen 50 und Druck, der durch die durch die Presse 60 aufgebrachte Kraft F angelegt wird, den dünnschichtigen Flächen-Interconnect 70 bilden. Gemäß einem Beispiel besitzt der dünnschichtige Flächen-Interconnect 70 ein Materialvolumen V₁, das gleich dem kombinierten Volumen der Vielzahl von Lotkugeln 40 ist, die zum Ausbilden des dünnschichtigen Flächen-Interconnect 70 verwendet werden, so dass eine geometrische Fläche des dünnschichtigen Flächen-Interconnect multipliziert mit seiner Dicke Th gleich einer Summe der Volumina des Lotmaterials der Vielzahl von Lotkugeln 40 ist.
Bei einem Beispiel werden die Größe und das Layout der Lotkugeln 40 auf der BSM 26 so gewählt, dass eine optimale Verteilung von geschmolzenem Lot nach dem Aufschmelzen von Lotkugeln 40 erhalten wird, während sie sich im Ofen 50 befinden, um einen dünnschichtigen Flächen-Interconnect zu erzielen, der eine gewünschte Fläche vollständig bedeckt (z.B. rückseitige Oberfläche 22 des Halbleiterchips 20) und eine gleichförmige Dicke „Th“ besitzt. Bei einem Beispiel liefert das Verwenden kleinerer Lotkugeln 40 anstatt größerer Lotkugeln mit einem gleichen kombinierten Volumen an Lotmaterial eine bessere Vorverteilung von Lotmaterial zwischen den Oberflächen der Fügepartner und verbessert die Verteilung von geschmolzenem Lot während des Aufschmelzprozesses im Ofen 50.
Wenngleich nicht dargestellt, können gemäß einem Beispiel mindestens Oberflächen des ersten und zweiten Fügepartners 20 und 30, die mit dem dünnschichtigen Flächen-Interconnect 70 in Kontakt sein werden, wie etwa die BSM 26 und die obere Hauptoberfläche 32 des Trägers 30, passiviert werden, um eine Oxidation zu verhindern und ein verbessertes und schnelleres Bonden des Lotmaterials mit den Oberflächen beim Ausbilden des dünnschichtigen Flächen-Interconnect 70 bereitzustellen. Oberflächenpassivierung kann unter Verwendung herkömmlicher Prozesse wie etwa OSP (Organic Surface Protection - organischer Oberflächenschutz) und einem Edelmetallflash erzielt werden, als Beispiel.
Zudem kann, wenngleich durch die 1A-1G bezüglich des Bondens eines Halbleiterchips 20 an dem Träger 30 dargestellt, der oben beschriebene Prozess ohne Weiteres angepasst werden, um mehrere Halbleiterchips 20 am Träger 30 anzubringen, wobei jeder der mehreren Halbleiterchips einen entsprechenden Satz von Lotkugeln 40 besitzt, die unter Druck geschmolzen werden, so dass jeder der mehreren Halbleiterchips 20 separat an den Träger 30 gebondet wird. In einem Beispiel können die mehreren Halbleiterchips 20 verschiedene Typen von Halbleiterchips umfassen. Beispielsweise können ein oder mehrere der mehreren Halbleiterchips 20 Leistungshalbleiterbauelemente sein und einer oder mehrere können Logik- oder Steuerchips sein, die die Leistungshalbleiterbauelemente steuern.
Durch Verwendung von gegenwärtig erhältlichen Lotformteilen (z.B. Lotkugeln), um dünnschichtige Diffusionslötverbindungs-Flächen-Interconnects gemäß der vorliegenden Anmeldung auszubilden, können dünnschichtige Flächen-Interconnects kosteneffektiver ausgebildet werden als gegenwärtige Front-End-Prozesse (die typischerweise eine teure Abscheidung einer dünnen Schicht aus AuSn-Lot auf einer Waferrückseite involvieren), und können aus einer beliebigen Anzahl von Lotmaterialien ausgebildet werden (Lotformteile stehen in einer beliebigen Anzahl von Materialien zur Verfügung), einschließlich bleifreies zinnbasiertes Lot (z.B. mehr als 80% Zinn). Außerdem können gemäß den Techniken der vorliegenden Anmeldung dünnschichtige Flächen-Interconnects nach der Wafervereinzelung auf individuellen Chips aufgebracht werden, wodurch Probleme eliminiert werden, die mit dem Schneiden von während Front-End-Prozessen aufgebrachten Lotschichten assoziiert sind, und dünnschichtige Flächen-Interconnects selektiv auf bekannte „gute Dies“ (d.h. Dies, die getestet worden sind) angewendet werden. Weiterhin können Dicken von dünnschichtigen Flächen-Interconnects ohne Weiteres gesteuert werden, indem das Gesamtvolumen von Lotformteilen gesteuert wird, die zum Ausbilden des dünnschichtigen Flächen-Interconnect verwendet werden.
2A-2C veranschaulichen schematisch die oben beschriebenen Prozesse, auf das Verbinden von mindestens zwei Metallfügepartnern 80 und 82 (z.B. zwei Systemträgern) angewendet, aus geeigneten Typen von Metall (z.B. Cu) hergestellt, unter Verwendung von Lotformteilen zum Ausbilden eines dünnschichtigen Flächen-Interconnect, wie oben beschrieben. Unter Bezugnahme auf 2A besitzt der erste Metallfügepartner 80 mindestens eine erste Hauptoberfläche 84, und der zweite Metallfügepartner 82 besitzt mindestens eine erste Hauptoberfläche 86. Eine Vielzahl von Lotformteilen 88, wie etwa Lotkugeln 88, wird auf eine der ersten Hauptoberflächen 84 und 86 des ersten und zweiten Metallfügepartners 80 und 82, in diesem Fall die erste Hauptoberfläche 84 des ersten Metallfügepartners 80, aufgebracht.
In 2B ist der zweite Metallfügepartner 82 so auf dem ersten Metallfügepartner 80 positioniert, dass die erste Hauptoberfläche 86 des zweiten Metallfügepartners 82 die Vielzahl von Lotkugeln 88 kontaktiert. In 2C wird, wie oben bezüglich 1F beschrieben, die Anordnung von 2B im Ofen 50 platziert. Der Ofen 50 erhitzt die Lotkugeln 88 auf eine Temperatur T, während unter Druck von einer durch Einsätze 62 und 64 der Presse 60 gelieferten Kraft F, die den ersten und zweiten Metallfügepartner 80 und 82 zusammendrückt. Wie oben bezüglich 1F beschrieben, verwandelt sich während der Verweilzeit im Ofen 50 das Lotmaterial der Lotkugeln 88 in eine intermetallische Phase, um zwischen der ersten und zweiten Hauptoberfläche 84 und 86 des ersten und zweiten Metallfügepartners 80 und 82 einen einzelnen zusammenhängenden dünnschichtigen Flächen-Interconnect 90 auszubilden.
Die 3A-3D veranschaulichen schematisch das Verbinden des Halbleiterchips 20 mit dem Träger 30 und das Verbinden eines Clips 100 mit dem Halbleiterchip 20 gemäß einem Beispiel der vorliegenden Offenbarung. Wie dargestellt, enthält mindestens ein Abschnitt einer vorderseitigen Oberfläche 24 des Halbleiterchips 20 eine Metallschicht 28. Gemäß einem Beispiel ist eine Metallschicht 26 eine rückseitige Elektrode oder ein rückseitiger Chipkontakt 26, und eine Metallschicht 28 ist eine vorderseitige Elektrode oder ein vorderseitiger Chipkontakt 28 des Halbleiterchips 20. Der Kontaktclip 100 enthält eine untere Hauptoberfläche 102 mit einem ersten Kontaktbereich 104. Analog denen der oberen Hauptoberfläche 32 des Trägers 30 und der rückseitigen Elektrode 26 des Halbleiterchips 20 besteht der Kontaktclip 100 oder zumindest der erste Kontaktbereich 104 des Kontaktclips 100 aus einem beliebigen Material, das sich für das Ausbilden einer Diffusionslötverbindung eignet, wie etwa Cu, Ni, NiSn, NiP, Au, Ag, Pt, Pd oder eine beliebige Legierung eines oder mehrerer dieser Metalle, als Beispiel.
Aspekte des in Verbindung mit 1A-1G beschriebenen Prozesses können mit dem vorliegenden Beispiel kombiniert werden. Unter Bezugnahme auf 3A wird nach dem Ausführen des Prozesses der 1A-1C eine zweite Vielzahl von Lotkugeln 42 auf der vorderseitigen Elektrode 28 des Halbleiterchips 20 aufgebracht. In 3B ist der Halbleiterchip 20 auf dem Träger 30 platziert, wobei seine rückseitige Oberfläche 22 dem Träger 30 zugewandt ist, so dass Lotkugeln 40 auf der oberen Hauptoberfläche 32 des Trägers 30 positioniert sind und der erste Kontaktbereich 104 des Kontaktclips 100 auf Lotkugeln 42 der vorderseitigen Elektrode 28 positioniert ist.
In 3C ist die Anordnung von 3B im Ofen 50 positioniert. Der Ofen 50 heizt die Lotkugeln 40 und 42 auf eine Temperatur T, während eine Presse 60 gleichzeitig einen Druck auf Lotkugeln 40 und 42 ausübt durch Ausüben einer Kraft F über Einspannvorrichtungen oder Einsätze 62 und 64. Ähnlich dem oben bezüglich 1F und 2C Beschriebenen, schmelzen die Lotkugeln 40 und die Lotkugeln 42 unter Druck, wobei das geschmolzene Lotmaterial der früheren Lotkugeln 40 zwischen dem Halbleiterchip 20 und dem Träger 30 verteilt wird, um die Diffusionslötverbindung des dünnschichtigen Flächen-Interconnect 70 zwischen der rückseitigen Elektrode 26 und der oberen Hauptoberfläche 32 des Trägers 30 auszubilden. Analog schmelzen die Lotkugeln 42, wobei das geschmolzene Lotmaterial der früheren Lotkugeln 42 zwischen dem Kontaktclip 100 und dem Halbleiterchip 20 verteilt wird, um den dünnschichtigen Flächen-Interconnect 72, umfassend eine Diffusionslötverbindung, zwischen der vorderseitigen Elektrode 28 des Halbleiterchips 20 und dem ersten Kontaktbereich 104 des Kontaktclips 100 auszubilden.
Die Einsätze 62 und 64 sind mit einem Negativ der Formen des Halbleiterchips 20, des Trägers 30 und des Kontaktclips 100 versehen, um Druck gleichmäßig zu verteilen, so dass die dünnschichtigen Flächen-Interconnects 70 und 72 gleichmäßig verteilt sind und gleichmäßige Dicken besitzen. Außerdem können die Lotkugeln 40 und 42 aus dem gleichen oder unterschiedlichen Materialien bestehen und können die gleiche oder unterschiedliche Größen besitzen, je nach den Metallen, die für die rückseitigen und vorderseitigen Elektroden 26 und 28 des Halbleiterchips 20, des Trägers 30 und des Kontaktclips 100 verwendet werden, und den Flächen und gewünschten Dicken der dünnschichtigen Flächen-Interconnects 70 und 72.
3D veranschaulicht die Anordnung von 3C nach dem Entfernen aus dem Ofen 50. Wenngleich dünnschichtige Flächen-Interconnects 70 und 72 durch die 3A-3C als gleichzeitig ausgebildet dargestellt sind, können dünnschichtige Flächen-Interconnects 70 und 72 durch aufeinanderfolgende Prozesse separat ausgebildet werden. Die Diffusionslötverbindung des dünnschichtigen Interconnect 70 kann eine Dicke im gleichen Bereich wie oder identisch mit der Dicke der Diffusionslötverbindung des dünnschichtigen Flächen-Interconnect 72 besitzen.
Die 4A-4D veranschaulichen schematisch das Verbinden des Halbleiterchips 20 mit dem Systemträger, einschließlich des Verbindens des Halbleiterchips 20 mit dem Träger 30, wobei der Träger 30 ein Die-Pad 30 des Systemträgers ist, und des Verbindens des Kontaktclips 100 zwischen dem Halbleiterchip 20 und einer ersten Leitung 110 des Systemträgers, gemäß einem Beispiel der vorliegenden Offenbarung. Wie dargestellt, enthält gemäß einem Beispiel zusätzlich zu dem ersten Kontaktbereich 104 der Kontaktclip 100 einen zweiten Kontaktbereich 106 auf der unteren Hauptoberfläche 102, und die erste Leitung 110 enthält einen Kontaktbereich 114 auf einer oberen Hauptoberfläche 112. Ähnlich zu denen der oberen Hauptoberfläche 32 des Trägers 30 und der rückseitigen Elektrode 26 des Halbleiterchips 20 besteht der Kontaktclip 100 oder zumindest der erste und zweite Kontaktbereich 104 und 106 und die erste Leitung 110 oder zumindest der Kontaktbereich 114 aus einem beliebigen Material, das sich zum Ausbilden einer Diffusionslötverbindung eignet, wie etwa Cu, Ni, NiSn, NiP, Au, Ag, Pt, Pd oder eine beliebige Legierung aus einem oder mehreren dieser Metalle, als Beispiel.
Aspekte des in Verbindung mit den 1A-1G und 3A-3D beschriebenen Prozesses können mit dem vorliegenden Beispiel kombiniert werden. Unter Bezugnahme auf 4A wird nach dem Ausführen der Prozesse der 1A-1C und von 3A eine dritte Vielzahl von Lotkugeln 44 auf dem Kontaktbereich 114 auf der oberen Hauptoberfläche 112 der ersten Leitung 110 aufgebracht. In 4B ist der Halbleiterchip 20 auf dem Träger 30 platziert, wobei seine rückseitige Oberfläche 22 dem Träger 30 zugewandt ist, so dass die Lotkugeln 40 auf der oberen Hauptoberfläche 32 des Trägers 30 positioniert sind und der Kontaktclip 100 auf dem Halbleiterchip 20 und der ersten Leitung 110 positioniert ist, so dass der erste Kontaktbereich 104 auf Lotkugeln 42 positioniert ist und der zweite Kontaktbereich 106 auf Lotkugeln 44 positioniert ist.
In 4C ist die Anordnung von 4B innerhalb des Ofens 50 platziert. Der Ofen 50 heizt die Lotkugeln 40, 42 und 44 auf eine Temperatur T, während die Presse 60 gleichzeitig Druck auf die Lotkugeln 40 und 42 ausübt durch Aufbringen einer Kraft F über Einspannvorrichtungen oder Einsätze 62 und 64.
Analog zu dem oben bezüglich der 1F und 2C Beschriebenen schmelzen die Lotkugeln 40, 42 und 44 unter Druck, wobei das geschmolzene Lotmaterial der früheren Lotkugeln 40 zwischen dem Halbleiterchip 20 und dem Träger 30 verteilt wird, um zwischen der rückseitigen Elektrode 26 und der oberen Hauptoberfläche 32 des Trägers 30 die Diffusionslötverbindung des dünnschichtigen Flächen-Interconnect 70 auszubilden. Analog schmelzen die Lotkugeln 42, wobei das geschmolzene Lotmaterial der früheren Lotkugeln 42 zwischen dem Kontaktclip 100 und dem Halbleiterchip 20 verteilt wird, um den dünnschichtigen Flächen-Interconnect 72, umfassend eine Diffusionslötverbindung, zwischen der vorderseitigen Elektrode 28 des Halbleiterchips 20 und dem ersten Kontaktbereich 104 des Kontaktclips 100 auszubilden. Schließlich schmelzen die Lotkugeln 44, wobei das geschmolzene Lotmaterial der früheren Lotkugeln 44 zwischen dem Kontaktclip 100 und der ersten Leitung 110 verteilt wird, um den dünnschichtigen Flächen-Interconnect 74, umfassend eine Diffusionslötverbindung, zwischen dem Kontaktbereich 114 der ersten Leitung 110 und dem zweiten Kontaktbereich 106 des Kontaktclips 100 auszubilden.
Ähnlich dem oben bezüglich 3B Beschriebenen werden die Einsätze 62 und 64 mit einem Negativ der Formen des Halbleiterchips 20, des Trägers 30 und der Kontaktclips 100 und 110 versehen, um Druck gleichmäßig zu verteilen, so dass die dünnschichtigen Flächen-Interconnects 70, 72 und 74 gleichmäßig verteilt sind und gleichförmige Dicken besitzen. Außerdem können die Lotkugeln 40, 42 und 44 aus dem gleichen oder aus unterschiedlichen Materialien bestehen und können die gleiche oder unterschiedliche Größen besitzen, je nach den für die rückseitigen und vorderseitigen Elektroden 26 und 28 des Halbleiterchips 20, des Trägers 30, des Kontaktclips 100 und der ersten Leitung 110 verwendeten Metalle und den Bereichen und gewünschten Dicken der dünnschichtigen Flächen-Interconnects 70, 72 und 74.
4D veranschaulicht die Anordnung von 4C nach der Entfernung von dem Ofen 50. Wenngleich die dünnschichtigen Flächen-Interconnects 70, 72 und 74 durch die 4A-4C als gleichzeitig ausgebildet dargestellt werden, können die dünnschichtigen Flächen-Interconnects 70, 72 und 74 durch aufeinanderfolgende Prozesse separat ausgebildet werden. Wenngleich als auf vorder- und rückseitige Elektroden 26 und 28 des Halbleiterchips 20 und den Kontaktbereich 114 der ersten Leitung 110 aufgebracht dargestellt, könnten außerdem die Lotkugeln 40, 42 und 44 anfänglich jeweils auf die obere Hauptoberfläche 32 des Die-Pad 30 und die Kontaktbereiche 104 und 106 des Kontaktclips 100 aufgebracht werden. Zudem können die Diffusionslötverbindungen der dünnschichtigen Interconnects 70, 72 und 74 eine Dicke im gleichen Bereich oder identisch zueinander besitzen.
Bei einem Beispiel sind die rückseitige Elektrode 26 und die vorderseitige Elektrode 28 des Halbleiterchips 20 Lastelektroden. Bei einem Beispiel, unter Bezugnahme auf 4E, die ein Beispiel einer Draufsicht der Anordnung von 4D ist, enthält der Halbleiterchip 20 eine dritte Elektrode 29 auf der vorderseitigen Oberfläche 24, wobei die dritte Elektrode 29 eine Steuerelektrode sein kann.
Gemäß einem Beispiel ist der Halbleiterchip 20 als ein Leistungstransistor wie etwa ein Leistungs-MOSFET, IGBT, JFET oder beispielsweise als ein Leistungsbipolartransistor, oder als eine Leistungsdiode, konfiguriert. Im Fall eines Leistungs-MOSFET oder eines JFET ist die rückseitige Elektrode 26 eine Drain-Elektrode, die vorderseitige Elektrode 28 ist eine Source-Elektrode und die dritte Elektrode 29 ist eine Gate-Elektrode. Im Fall eines IGBT ist die rückseitige Elektrode 26 eine Kollektorelektrode, die vorderseitige Elektrode 28 ist eine Emitterelektrode und die dritte Elektrode 29 ist eine Gate-Elektrode. Im Fall eines Leistungsbipolartransistors ist die rückseitige Elektrode 26 eine Kollektorelektrode, die vorderseitige Elektrode 28 ist eine Emitterelektrode und die dritte Elektrode 29 ist eine Basiselektrode. Im Fall einer Leistungsdiode sind die rück- und vorderseitigen Elektroden 26 und 28 Anode und Kathode, und es gibt keine dritte Elektrode 29.
In einem Beispiel, wie durch die Draufsicht von 4E der Konfiguration von 4D dargestellt, enthält der Systemträger zusätzlich dazu, dass er das Die-Pad 30 und die erste Leitung 110 enthält, weiterhin eine zweite Leitung 116 und eine dritte Leitung 118. Bei einem Beispiel, wie dargestellt, ist die zweite Leitung 116 kontinuierlich oder einstückig mit dem Die-Pad 30 ausgebildet. Bei einem Beispiel kann die dritte Elektrode 29 wie etwa beispielsweise über einen Bonddraht mit der dritten Leitung 118 verbunden sein. Unter Bezugnahme auf 4E wird angemerkt, dass 4D eine Querschnittsansicht der Konfiguration von 4E entlang einer Linie A-A darstellt.

Claims

Verfahren, umfassend: Bereitstellen eines ersten (20) und eines zweiten (30) Fügepartners jeweils mit einer ersten Hauptoberfläche (22, 32), wobei mindestens ein Abschnitt der ersten Hauptoberflächen (22, 32) des ersten (20) und zweiten 30) Fügepartners jeweils eine Metallschicht umfasst; Aufbringen einer Vielzahl von Lotformteilen (40) auf der Metallschicht der ersten Hauptoberfläche (22, 32) mindestens eines des ersten (20) und zweiten (30) Fügepartners; Positionieren des ersten (20) und zweiten (30) Fügepartners, so dass die Lotformteile (40) die Metallschichten der ersten Hauptoberflächen (22, 32) des ersten (20) und zweiten (30) Fügepartners kontaktieren; und Schmelzen der Vielzahl von Lotformteilen (40) unter Druck, um einen einzelnen kontinuierlichen dünnschichtigen Flächen-Interconnect (70) auszubilden, umfassend eine Diffusionslötverbindung umfassend eine intermetallische Phase, die die Metallschichten der ersten Hauptoberflächen (22, 32) des ersten (20) und zweiten (30) Fügepartners miteinander bondet.
Verfahren nach Anspruch 1, wobei das Lotformteil (40) Lotkugeln umfasst.
Verfahren nach Anspruch 1 oder 2, wobei die Lotformteile (40) ein bleifreies Lot mit einem Zinngehalt von mindestens 80% umfassen.
Verfahren nach einem der vorhergehenden Ansprüche, einschließlich Verwenden von Lotformteilen (40) mit einem Kern (41a) aus einem ersten Lotmaterial und einer Außenschicht (41b) aus einem zweiten Lotmaterial, wobei das erste Lotmaterial des Kerns (41a) eine höhere Schmelztemperatur besitzt als das zweite Lotmaterial der Außenschicht (41b).
Verfahren nach einem der vorhergehenden Ansprüche, wobei ein Produkt aus der geometrischen Fläche des einzelnen kontinuierlichen dünnschichtigen Flächen-Interconnect (70) und einer Dicke (Th) des einzelnen kontinuierlichen dünnschichtigen Flächen-Interconnects (70) gleich einem kombinierten Volumen der Lotformteile ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste (20) und zweite (30) Fügepartner jeweils Metallfügepartner umfassen.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Fügepartner (20) einen Halbleiterchip umfasst, die erste Hauptoberfläche (22) eine Rückseite des Halbleiterchips umfasst und die Metallschicht (26) eine rückseitige Elektrode umfasst und wobei der zweite Fügepartner (30) einen Träger umfasst.
Verfahren nach Anspruch 7, wobei der Halbleiterchip (20) eine vorderseitige Elektrode (28) auf einer Vorderseite (24) der Halbleiterchips (20) gegenüber der Rückseite (22) umfasst, wobei das Verfahren weiterhin beinhaltet: Aufbringen einer zweiten Vielzahl (42) von Lotformteilen auf mindestens eines einer zweiten Elektrode (28) auf einer Vorderseite (24) des Halbleiterchips (20) und eines ersten Kontaktbereichs (104) auf einer unteren Oberfläche (102) eines Kontaktclips (100); Positionieren des Kontaktclips (100) auf dem Halbleiterchip (20), so dass die zweite Vielzahl von Lotformteilen (42) auf der zweiten Elektrode (28) und auf dem ersten Kontaktbereich (104) angeordnet ist; und Schmelzen der zweiten Vielzahl von Lotformteilen (42) unter Druck, um einen zweiten einzelnen kontinuierlichen dünnschichtigen Flächen-Interconnect (72) auszubilden, umfassend eine Diffusionslötverbindung umfassend eine intermetallische Phase zwischen der zweiten Elektrode (28) und dem ersten Kontaktbereich (104) des Kontaktclips (100).
Verfahren nach Anspruch 8, wobei der Träger (30) ein Die-Pad eines Systemträgers umfasst, wobei das Verfahren weiterhin beinhaltet: Aufbringen einer dritten Vielzahl von Lotformteilen (44) auf mindestens einem eines Kontaktbereichs (114) auf einer oberen Oberfläche (112) einer Leitung (110) des Systemträgers und eines zweiten Kontaktbereichs (106) auf der unteren Oberfläche (102) des Kontaktclips (100); Positionieren des Kontaktclips (100) auf der Leitung (110), so dass die dritte Vielzahl von Lotformteilen (44) auf dem Kontaktbereich (114) der Leitung (110) und auf dem zweiten Kontaktbereich (106) des Kontaktclips (100) angeordnet ist; und Schmelzen der dritten Vielzahl von Lotformteilen (44) unter Druck, um einen dritten einzelnen kontinuierlichen dünnschichtigen Flächen-Interconnect (74) auszubilden, umfassend eine Diffusionslötverbindung umfassend eine intermetallische Phase zwischen dem Kontaktbereich (114) der Leitung (110) und dem zweiten Kontaktbereich (106) des Kontaktclips. (100).
Verfahren nach Anspruch 9, wobei die Vielzahl von Lotformteilen (40), die zweite Vielzahl von Lotformteilen (42) und die dritte Vielzahl von Lotformteilen (44) simultan unter Druck geschmolzen werden, um den einzelnen kontinuierlichen dünnschichtigen Flächen-Interconnect (70), den zweiten einzelnen kontinuierlichen dünnschichtigen Flächen-Interconnect (72) und den dritten einzelnen kontinuierlichen dünnschichtigen Flächen-Interconnect (74) auszubilden.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Fügepartner (20) eine Vielzahl von Halbleiterchips umfasst, wobei der Halbleiter ein gleicher von verschiedenen Typen ist, und wobei der zweite Fügepartner (30) einen einzelnen Träger umfasst, wobei das Verfahren beinhaltet: nacheinander Aufbringen einer Vielzahl von Lotformteilen (40) auf die Metallschicht (26) der ersten Hauptoberfläche (22) jedes Halbleiterchips (20) der Vielzahl von Halbleiterchips; nacheinander Positionieren jedes Halbleiterchips (20) der Vielzahl von Halbleiterchips auf dem Träger (30), wobei die Vielzahl von Lotformteilen (40) die Hauptoberfläche (32) des Trägers (30) kontaktiert; und gleichzeitiges Schmelzen der Vielzahlen von Lotformteilen (40) unter Druck, um einen separaten dünnschichtigen Flächen-Interconnect (70) auszubilden, umfassend eine Diffusionslötverbindung umfassend eine intermetallische Phase zwischen der Metallschicht (26) jedes Halbleiterchips (20) und der Metallschicht (32) des Trägers (30).
Verfahren nach einem der vorherigen Ansprüche, wobei der ganze einzelne kontinuierliche dünnschichtige Flächen-Interconnect (70) eine intermetallische Phase umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der einzelne kontinuierliche dünnschichtige Flächen-Interconnect (70) eine gleichförmige Dicke (Th) in einem Bereich von 1 µm bis 30 µm besitzt.
Verfahren zum Montieren eines Halbleiterchips (20) auf einem Systemträger (30), umfassend: Aufbringen einer ersten Vielzahl von Lotformteilen (40) auf mindestens einer einer ersten Elektrode (26) auf einer Rückseite (22) des Halbleiterchips (20) und einer oberen Oberfläche (32) eines Die-Pad des Systemträgers (30); Positionieren des Halbleiters (20) auf dem Die-Pad, wobei die erste Vielzahl von Lotformteilen (40) auf der ersten Elektrode (26) und auf der oberen Oberfläche (32) des Die-Pad angeordnet ist; und Schmelzen der ersten Vielzahl von Lotformteilen (40) unter Druck, um einen ersten einzelnen kontinuierlichen dünnschichtigen Flächen-Interconnect (70) auszubilden, umfassend eine Diffusionslötverbindung umfassend eine intermetallische Phase zwischen der ersten Elektrode (26) und der oberen Oberfläche (32) des Die-Pad.
Verfahren nach Anspruch 14, beinhaltend: Aufbringen einer zweiten Vielzahl von Lotformteilen (42) auf mindestens eines einer zweiten Elektrode (28) auf einer Vorderseite (24) des Halbleiterchips (20) und einem ersten Kontaktbereich (104) auf einer unteren Oberfläche (102) eines Kontaktclips (100); Positionieren des Kontaktclips (100) auf dem Halbleiterchip (20), so dass die zweite Vielzahl von Lotformteilen (42) auf der zweiten Elektrode (28) und auf dem ersten Kontaktbereich (104) angeordnet ist; und Schmelzen der zweiten Vielzahl von Lotformteilen (42) unter Druck, um einen zweiten einzelnen kontinuierlichen dünnschichtigen Flächen-Interconnect (72) auszubilden, umfassend eine Diffusionslötverbindung umfassend eine intermetallische Phase zwischen der zweiten Elektrode (28) und dem ersten Kontaktbereich (104) des Kontaktclips (100).
Verfahren nach Anspruch 15, beinhaltend: Aufbringen einer dritten Vielzahl von Lotformteilen (44) auf mindestens einem eines Kontaktbereichs (114) auf einer oberen Oberfläche (112) einer Leitung (110) des Systemträgers (30) und eines zweiten Kontaktbereichs (106) auf der unteren Oberfläche (102) des Kontaktclips (100); Positionieren des Kontaktclips (10) auf der Leitung (110), so dass die dritte Vielzahl von Lotformteilen (44) auf dem Kontaktbereich (114) der Leitung (110) und auf dem zweiten Kontaktbereich (106) des Kontaktclips (100) angeordnet ist; und Schmelzen der dritten Vielzahl von Lotformteilen (44) unter Druck, um einen dritten einzelnen kontinuierlichen dünnschichtigen Flächen-Interconnect (74) auszubilden, umfassend eine Diffusionslötverbindung umfassend eine intermetallische Phase zwischen dem Kontaktbereich (114) der Leitung (110) und dem zweiten Kontaktbereich (106) des Kontaktclips (100) .
Verfahren nach Anspruch 16, wobei die erste, zweite und dritte Vielzahl von Lotformteilen (40, 42, 44) gleichzeitig unter Druck geschmolzen werden, um den ersten, zweiten und dritten kontinuierlichen dünnschichtigen Flächen-Interconnect (70, 72, 74) auszubilden.
Verfahren nach Anspruch 16 oder 17, wobei die Lotformteile der ersten, zweiten und dritten Vielzahl von Lotformteilen (40, 42, 44) ein bleifreies Lotmaterial mit einem Zinngehalt von mindestens 80% umfassen.
Verfahren nach einem der Ansprüche 16 bis 18, wobei die Lotformteile der ersten, zweiten und dritten Vielzahl von Lotformteilen (40, 42, 44) Lotkugeln umfassen.
Verfahren nach einem der Ansprüche 16 bis 19, wobei der erste, zweite und dritte kontinuierliche dünnschichtige Flächen-Interconnect (70, 72, 74) jeweils eine gleichförmige Dicke (Th) in einem Bereich von 1 µm bis 30 µm besitzen.
Verfahren nach einem der Ansprüche 16 bis 20, beinhaltend: Aufbringen einer vierten Vielzahl von Lotformteilen auf mindestens einem Kontaktbereich eines anderen Halbleiterchips (20) ; Positionieren des anderen Halbleiterchips (20) auf dem Systemträger (30) mit der vierten Vielzahl von Lotformteilen auf der oberen Oberfläche (32) des Systemträgers (30); und gleichzeitiges Schmelzen der vierten Vielzahl von Lotformteilen unter Druck mit der ersten, zweiten und dritten Vielzahl von Lotformteilen (40, 42, 44), um einen vierten dünnschichtigen Flächen-Interconnect auszubilden, umfassend eine Diffusionslötverbindung umfassend eine intermetallische Phase zwischen dem Kontaktbereich des anderen Halbleiterchips (20) und dem Systemträger (30).
Verfahren nach Anspruch 21, wobei der Halbleiterchip (20) ein Leistungshalbleiterbauelement umfasst und der andere Halbleiterchip (20) ein Logikbauelement umfasst.
Verfahren nach einem der Ansprüche 15 bis 22, wobei der Halbleiterchip (20) ein Leistungshalbleiterbauelement umfasst und wobei die erste (26) und zweite (28) Elektrode Lastelektroden sind.
Verfahren zum Fügen eines ersten (20) und zweiten (30) Metallpartners, umfassend: Aufbringen einer Vielzahl von Lotformteilen (40) auf einer Oberfläche mindestens einer einer ersten Oberfläche (22) des ersten Metallfügepartners (20) und einer ersten Oberfläche (32) des zweiten Metallfügepartners (30); Positionieren des ersten (20) und zweiten (30) Metallfügepartners, so dass die mehreren Lotformteile (40) auf der ersten Oberfläche(22, 32) des ersten (20) und zweiten (30) Metallfügepartners angeordnet sind; und Schmelzen der mehreren Lotformteile (40) unter Druck, um einen einzelnen kontinuierlichen dünnschichtigen Flächen-Interconnect (70) auszubilden, umfassend eine Diffusionslötverbindung umfassend eine intermetallische Phase, die den ersten (20) und zweiten (30) Metallfügepartner miteinander bondet.