DE102016122162B4 - Halbleitervorrichtung mit metallisierungsstrukturen auf gegenüberliegenden seiten eines halbleiterbereichs, halbleiterschaltanordnung und verfahren - Google Patents

Halbleitervorrichtung mit metallisierungsstrukturen auf gegenüberliegenden seiten eines halbleiterbereichs, halbleiterschaltanordnung und verfahren Download PDF

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Abstract

Halbleitervorrichtung, umfassend:einen Halbleiterbereich (100) mit einer Die-Dicke (v0) von höchstens 50 µm;eine erste Metallisierungsstruktur (410) auf einer ersten Oberfläche (101) des Halbleiterbereichs (100), wobei die erste Metallisierungsstruktur (410) einen ersten Kupferbereich (418) mit einer ersten Dicke (v1) aufweist,wobei die erste Metallisierungsstruktur (410) zwischen dem Halbleiterbereich (100) und dem ersten Kupferbereich (418) einen Kontaktfüllbereich (412) aufweist, der Wolfram enthält,wobei der Kontaktfüllbereich (412) zumindest teilweise in Kontaktstrukturen ausgebildet ist, die sich von der ersten Oberfläche (101) in den Halbleiterbereich (100) erstrecken, undwobei die erste Metallisierungsstruktur (410) eine zumindest eines von Titan, Titannitrid, Tantal und Tantalnitrid enthaltende Sperrauskleidung (411) aufweist, die direkt an den Halbleiterbereich (100) grenzt; undeine zweite Metallisierungsstruktur (420) auf einer zweiten, gegenüberliegenden Oberfläche des Halbleiterbereichs (100),wobei die zweite Metallisierungsstruktur (420) einen zweiten Kupferbereich (428) mit einer zweiten Dicke (v2) aufweist, wobei eine Gesamtdicke (v4) aus erster und zweiter Dicke (v1, v2) um nicht mehr als 20 % von der Die-Dicke (v0) abweicht und eine Differenz (Δv) zwischen der ersten und zweiten Dicke (v1, v2) nicht mehr als 20 % der Gesamtdicke (v4) beträgt.

Description

  • HINTERGRUND
  • In vertikalen Leistungshalbleitervorrichtungen wie etwa Leistungshalbleiterdioden und MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistoren) fließt ein Laststrom von einer Vorderseite eines Halbleiterdie zu der gegenüberliegenden Rückseite. Typischerweise ist eine Metallisierungsschicht auf einer Rückseite von Leistungshalbleitervorrichtungen auf einen Leiterrahmen gelötet und Bonddrähte verbinden eine Metallisierungsschicht an der Vorderseite mit weiteren Zuleitungen eines Vorrichtungsgehäuses. Ein Weg, um den Einschalt- oder Durchgangswiderstand von Leistungshalbleitervorrichtungen zu reduzieren, besteht darin, die Distanz zwischen der Vorderseite und der Rückseite des Halbleiterdie zu verringern. Mit abnehmender Dicke des Halbleiterdie wird eine Bearbeitung eines Halbleitersubstrats, aus welchem die dünnen Halbleiterdies erhalten werden, komplizierter in puncto Handhabung und Zerteilen. Außerdem wird eine Handhabung der getrennten dünnen Halbleiterdies komplexer.
  • Die Druckschrift DE 10 2014 116 082 A1 bezieht sich auf eine Halbleitervorrichtung mit einem Halbleiterchip, dessen Dicke kleiner gleich 400 µm sein kann. Eine erste Chipelektrode auf einer ersten Seite des Halbleiterchips umfasst eine Metallschicht aus Kupfer mit einer Dicke zwischen 9 µm und 50 µm. Eine zweite Chipelektrode auf einer zweiten Seite des Halbleiterchips kann eine weitere Metallschicht aus Kupfer aufweisen. Die Druckschrift US 2010 / 0 013 008 A1 beschreibt ein Halbleiterbauelement dessen Vorderseitenelektrode und Rückseitenelektrode aus Metallen bestehen, die im Wesentlichen dieselben Ausdehnungskoeffizienten aufweisen, wobei die Schichtdicken von Vorderseitenelektrode und Rückseitenelektrode im Wesentlichen gleich sind, um während der Prozessierung das Durchbiegen des Wafers zu reduzieren. In der Druckschrift DE 10 2004 012 818 B3 wird ein Leistungshalbleiterbauelement mit Vorder- und Rückseitenkontakten beschrieben. Die Vorder- und Rückseitenkontakte weisen solche Schichtdicken auf, dass die absolute Wärmekapazität einer Schicht durch mindestens 10% der Wärmekapazität des Halbleiterchips gegeben ist. Für einen Halbleiterkörper aus Silizium mit einer Schichtdicke von etwa 120µm betragen die Schichtendicken der Vorder- und Rückseitenkontakte zwischen 20 und 60µm. Beispielsweise umfassen die Vorder- und Rückseitenkontakte beidseitig etwa 50µm dicke Kupferschichten als kurzzeitige Wärmesenken.
  • Es besteht ein Bedarf an Halbleitervorrichtungen und Verfahren zur Herstellung, die Probleme, die sich aus einem Einführen dünner Halbleitersubstrate in Prozesse einer Halbleiterherstellung ergeben, zumindest mindern.
  • ZUSAMMENFASSUNG
  • Dazu stellt die vorliegende Offenbarung eine Halbleitervorrichtung, eine Halbleiterschaltanordnung und ein Verfahren nach den unabhängigen Patentansprüchen zur Verfügung.
  • Weitere Ausführungsformen sind in den abhängigen Ansprüchen definiert. Der Fachmann wird zusätzliche Merkmale und Vorteile beim Lesen der folgenden Detailbeschreibung und beim Betrachten der beiliegenden Zeichnungen erkennen.
  • Figurenliste
  • Die beigefügten Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Erfindung zu liefern, und sie sind in diese Beschreibung einbezogen. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern der Prinzipien der Erfindung. Andere Ausführungsformen der Erfindung und beabsichtigte Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.
    • 1 ist eine schematische vertikale Querschnittsansicht eines Teilbereichs einer Halbleitervorrichtung mit einer ersten Metallisierungsstruktur und einer zweiten Metallisierungsstruktur auf gegenüberliegenden Seiten und einer gesamten Kupferdicke innerhalb des Bereichs der Dicke des Halbleiterbereichs.
    • 2A ist eine schematische vertikale Querschnittsansicht eines Teilbereichs einer Leistungshalbleiterdiode.
    • 2B ist eine schematische vertikale Querschnittsansicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform, die einen IGFET (Feldeffekttransistor mit isoliertem Gate) betrifft.
    • 3A ist eine schematische Draufsicht eines IGFET gemäß einer Ausführungsform, wobei die erste Metallisierungsstruktur eine erste Lastelektrode und eine Steuerelektrode, die ein Gatepad und einen Gatefinger umfasst, enthält.
    • 3B ist eine schematische vertikale Querschnittsansicht der Halbleitervorrichtung von 3A entlang einer Linie B-CD.
    • 4 ist eine schematische vertikale Querschnittsansicht einer Halbleiterschaltanordnung gemäß einer Ausführungsform, die eine Halbbrückenschaltung in einem dünnen, kompakten bzw. kleinformatigen Gehäuse betrifft.
    • 5A ist eine schematische vertikale Querschnittsansicht eines Bereichs eines Halbleitersubstrats, um ein Verfahren zum Herstellen von Halbleitervorrichtungen gemäß einer Ausführungsform zu veranschaulichen, nach einem Ausbilden einer ersten Metallisierungsstruktur an der Vorderseite.
    • 5B ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von 5A, nach einem Aufbringen eines Trägerelements an der Vorderseite und einem Abdünnen des Halbleitersubstrats von der Rückseite aus.
    • 5C ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von 5B, nach einem Ausbilden einer zweiten Metallisierungsschicht und einer Maskenschicht an der Rückseite.
    • 5D ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von 5C, nach einem Ausbilden einer Nassätzmaske aus der Maskenschicht.
    • 5E ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von 5D, nach einem Strukturieren der zweiten Metallisierungsschicht.
    • 5F ist eine schematische vertikale Querschnittsansicht von Halbleitervorrichtungen, die durch Zerteilen des Halbleitersubstratbereichs von 5E erhalten werden.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen in denen zu Veranschaulichungszwecken spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgestaltet werden kann. Es ist zu verstehen, dass andere Ausführungsformen verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Beispielsweise können Merkmale, die für eine Ausführungsform veranschaulicht oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsformen verwendet werden, um zu noch einer weiteren Ausführungsform zu gelangen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Veränderungen umfasst. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Umfang der beigefügten Patentansprüche begrenzend aufgefasst werden sollte. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Entsprechende Elemente sind mit den gleichen Bezugszeichen in den verschiedenen Zeichnungen versehen, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe „haben“, „enthalten“, „umfassen“, „aufweisen“ und ähnliche Begriffe sind offene Begriffe, und die Begriffe geben das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, schließen jedoch zusätzliche Elemente oder Merkmale nicht aus. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Der Begriff „elektrisch verbunden“ beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter. Der Begriff „elektrisch gekoppelt“ umfasst, dass ein oder mehrere dazwischenliegende Elemente, die für eine Signalübertragung geeignet sind, zwischen den elektrisch gekoppelten Elementen vorhanden sein können, beispielsweise Elemente, die steuerbar sind, um zeitweise eine niederohmige Verbindung in einem ersten Zustand und eine hochohmige elektrische Entkopplung in einem zweiten Zustand vorzusehen.
  • Die Figuren veranschaulichen relative Dotierungskonzentrationen durch Angabe von „-“ oder „+“ neben dem Dotierungstyp „n“ oder „p“. Beispielsweise bedeutet „n-“ eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines „n“-Dotierungsgebiets ist, während ein „n+“-Dotierungsgebiet eine höhere Dotierungskonzentration hat als ein „n“-Dotierungsgebiet. Dotierungsgebiete der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene „n“-Dotierungsgebiete die gleichen oder verschiedene absolute Dotierungskonzentrationen haben.
  • 1 zeigt eine Halbleitervorrichtung 500, die einen Halbleiterbereich 100 aus einem kristallinen Halbleitermaterial wie etwa Silizium (Si), Germanium (Ge), Siliziumgermanium (Si-Ge), Siliziumcarbid (SiC) oder irgendeinem AIIIBV-Halbleiter enthält. Eine erste Oberfläche 101 an der Vorderseite des Halbleiterbereichs 100 ist planar oder enthält planare Oberflächenabschnitte. Eine zweite Oberfläche 102 des Halbleiterbereichs 100, die der ersten Oberfläche 101 gegenüberliegt, ist zur ersten Oberfläche 101 parallel und vorwiegend planar.
  • Richtungen parallel zur ersten Oberfläche 101 sind horizontale Richtungen. Eine Normale zur ersten Oberfläche 101 definiert eine vertikale Richtung. Eine horizontale Querschnittsfläche des Halbleiterbereichs 100 kann in einem Bereich von 0,5 mm2 bis 2 cm2, z.B. in einem Bereich von 1 mm2 bis 1 cm2, liegen. Eine Die-Dicke v0 von der ersten Oberfläche 101 zur zweiten Oberfläche 102 beträgt höchstens 50 µm, liegt beispielsweise in einem Bereich von 10 µm bis 40 µm.
  • Die Halbleitervorrichtung 500 ist eine Leistungshalbleitervorrichtung mit einem vertikalen Einschalt- oder Durchlassstrom, der von der ersten Oberfläche 101 zur zweiten Oberfläche 102 oder umgekehrt fließt. Beispielsweise ist die Halbleitervorrichtung 500 eine Leistungshalbleiterdiode, ein IGFET, ein IGBT (Bipolartransistor mit isoliertem Gate), ein Thyristor oder eine Halbleitervorrichtung, die sowohl einen HV-(Hoch-spannungs-)Abschnitt, der eine vertikale Leistungshalbleiterdiode oder einen IGFET enthält, als auch eine LV-(Niederspannungs-)Schaltung enthält, die z.B. eine Schaltung zur Detektion von Kurzschlüssen oder eine Temperatursteuerungsschaltung enthält.
  • Der Halbleiterbereich 100 enthält dotierte Gebiete, die zumindest einen horizontalen pn-Übergang bilden. Ferner bilden hochdotierte Gebiete ohmsche Kontakte mit einer ersten Metallisierungsstruktur 410 an einer Vorderseite und einer zweiten Metallisierungsstruktur 420 auf der Rückseite. Zusätzlich zu dotierten Gebieten kann der Halbleiterbereich 100 weitere isolierende und leitende Strukturen, zum Beispiel Gateelektroden, Gatedielektrika, Feldelektroden, Felddielektrika und Kompensationsstrukturen, in einem zentralen Vorrichtungsgebiet sowie Abschlussstrukturen in einem peripheren Vorrichtungsgebiet umfassen.
  • Die erste Metallisierungsstruktur 410 an der Vorderseite umfasst einen ersten Kupferbereich 418 und einen ersten Zwischenbereich 415, der zwischen dem ersten Kupferbereich 418 und dem Halbleiterbereich 100 angeordnet ist.
  • Der erste Kupferbereich 418 besteht hauptsächlich aus Kupfer. Beispielsweise ist Kupfer der alleinige Hauptbestandteil, und ein Gehalt an Verunreinigungen ist geringer als 5 %, zum Beispiel geringer als 1 %. Der erste Kupferbereich 418 hat eine erste Dicke v1 und kann eine gesputterte Kupferkeimschicht und eine elektroplattierte Kupferschicht umfassen oder kann aus einer gesputterten Kupferschicht bestehen.
  • Der erste Zwischenbereich 415 kann einen Metallbereich und einen dielektrischen Bereich umfassen, der verschiedene Metallbereiche voneinander und/oder von leitfähigen Strukturen in dem Halbleiterbereich 100 elektrisch trennt.
  • Zum Beispiel kann, falls die Halbleitervorrichtung 500 Transistorzellen enthält, der erste Zwischenbereich 415 ein Zwischenschicht-Dielektrikum umfassen, das den Metallbereich von Gateelektroden der Transistorzellen trennt.
  • Der Metallbereich des ersten Zwischenbereichs 415 kann eine geschichtete Struktur aufweisen, die Schichten aus verschiedenen leitfähigen Materialien umfasst, z.B. Diffusionssperrauskleidungen wie Kupferdiffusionssperren, spannungsentlastende Schichten und/oder Adhäsionsschichten.
  • Die zweite Metallisierungsstruktur 420 umfasst einen zweiten Kupferbereich 428 und einen zweiten Zwischenbereich 425, der zwischen der zweiten Oberfläche 102 und dem zweiten Kupferbereich 428 angeordnet ist.
  • Der zweite Kupferbereich 428 besteht hauptsächlich aus Kupfer. Beispielsweise ist Kupfer der alleinige Hauptbestandteil, und ein Gehalt an Verunreinigungen ist geringer als 5 %, zum Beispiel geringer als 1 %. Der zweite Kupferbereich 428 hat eine zweite Dicke v2 und kann eine gesputterte Kupferkeimschicht und eine elektroplattierte Schicht umfassen oder kann aus einer gesputterten Kupferschicht bestehen.
  • Der zweite Zwischenbereich 425 umfasst eine Sperrschicht, die verhindert, dass Kupferatome aus dem zweiten Kupferbereich 428 in den Halbleiterbereich 100 diffundieren. Außerdem kann der zweite Zwischenbereich 425 Spannungen abbauende Schichten und/oder Adhäsionsschichten umfassen. Beispielsweise kann der zweite Zwischenbereich 425 eine Sperrschicht aus Titan, eine Schicht aus Nickel oder Nickelvanadium NiV, die direkt an die Sperrschicht grenzt, und eine Schicht aus Silber und/oder Gold zwischen der Schicht aus Nickel und dem zweiten Kupferbereich 428 umfassen. Der zweite Zwischenbereich 425 kann ferner eine duktile Schicht, zum Beispiel aus Aluminium Al, enthalten, um eine thermisch-mechanische Spannung zu reduzieren. Die duktile Schicht kann beispielsweise zwischen dem Halbleiterbereich 100 und der Sperrschicht angeordnet sein.
  • Eine Gesamtdicke v4 beider Kupferbereiche 418, 428, die durch die Summe der ersten Dicke v1 und der zweiten Dicke v2 gegeben ist, weicht um nicht mehr als 20 %, zum Beispiel um nicht mehr als 10 %, von der Die-Dicke v0 ab. Ein Differenz Δv zwischen der ersten Dicke v1 und der zweiten Dicke v2 beträgt nicht mehr als 20 %, zum Beispiel nicht mehr als 10 %, der Gesamtdicke v4.
  • Für eine Die-Dicke v0 = 50 µm liegt die Gesamtdicke v4 in einem Bereich von 40 µm bis 60 µm. Für v4 = 40 µm beträgt Δv höchstens 8 µm, und sowohl die erste Dicke v1 als auch die zweite Dicke v2 liegen in einem Bereich von 16 µm bis 24 µm. Tabelle I fasst die Bereiche für v1 und v2 für eine Die-Dicke v0 = 50 µm zusammen. Tabelle I
    v4 Δv (v1, v2) min (v1, v2) max
    40 8 16 24
    50 10 20 30
    60 12 24 36
  • Tabelle II bezieht sich auf eine Die-Dicke v0 = 20 µm und Tabelle III auf eine Die-Dicke v0 = 10 µm. Tabelle II
    v4 Δv (v1, v2) min (v1, v2) max
    16 3,2 6,4 9,6
    20 4,0 8, 0 12,0
    24 4, 8 10,6 14,4
    Tabelle III
    v4 Δv (v1, v2) min (v1, v2) max
    8 1,6 3,2 5,6
    10 2, 0 4,0 6,0
    12 2,4 4,8 7,2
  • Die vergleichsweise dicke Metallisierung an der Vorder- und an der Rückseite stabilisiert ein Halbleitersubstrat mechanisch, aus welchem während Herstellungsprozessen die Halbleitervorrichtung 500 erhalten wird. Da die dominierenden Kupferbereiche an gegenüberliegenden Seiten des Halbleiterbereichs 100 symmetrisch ausgebildet sind, wird eine thermo-mechanische Spannung symmetrisch in den Halbleiterbereich 100 induziert, so dass sich der Halbleiterbereich 100 nicht verformt und eine Wahrscheinlichkeit dafür, dass eine thermo-mechanische Spannung eine Kristallschädigung zur Folge hat, drastisch reduziert wird. Beispielsweise kompensiert die symmetrische Metallisierung an der Vorderseite und auf der Rückseite eine Spannung, die während eines Lötens der Halbleitervorrichtung auf einem metallischen Substratträger oder einem Leiterrahmen induziert wird. Aufgrund der symmetrischen Metallisierung an der Vorderseite und auf der Rückseite ist das Prozessfenster zum Löten der Halbleitervorrichtung mit der Rückseite nach unten das gleiche wie das Prozessfenster zum Löten der Halbleitervorrichtung mit der Vorderseite nach unten. In beiden Fällen kann ein flüssiger Klebstoff oder ein flüssiges Lötmittel, das entlang dem Rand der Halbleiterdies herausgedrängt wird, die gleiche Distanz hoch kriechen, bevor es die äußere Oberfläche des Halbleiterbereichs 100 erreicht. Die erhöhte mechanische Stabilität der Halbleitervorrichtung hat auch ein breiteres Prozessfenster für einen Drahtbonding-Prozess zur Folge, der die betreffenden Metallisierungsschichten mit Zuleitungen verbindet, weil die Bonddrähte bei einem höheren Druck an die Metallisierungsstrukturen angebracht werden können. Die erhöhte mechanische Stabilität der Halbleitervorrichtung vergrößert auch ein Prozessfenster für Aufnahmeprozesse, die die Halbleitervorrichtung von Aufnahmebändern aufnehmen.
  • 2A zeigt Details einer Halbleitervorrichtung 500 gemäß den Ausführungsformen anhand einer Halbleiterdiode 501, wobei der veranschaulichte Bereich eine laterale äußere Oberfläche 103 zeigt, die die ersten und zweiten Oberflächen 102 verbindet. Die laterale äußere Oberfläche 103 kann annähernd vertikal sein.
  • Der Halbleiterbereich 100 enthält eine Anoden/Bodywanne 120 vom p-Typ, die sich in einem zentralen Vorrichtungsgebiet 611 von der ersten Oberfläche 101 in den Halbleiterbereich 100 erstreckt. Die Anoden/Bodywanne 120 bildet einen ersten pn-Übergang pn1 mit einer Kathoden/Drainstruktur 130, die unter anderem eine hochdotierte Kontaktschicht 139 entlang der zweiten Oberfläche 102 und eine schwachdotierte Driftzone 131 zwischen der Anoden/Bodywanne 120 und der hochdotierten Kontaktschicht 139 umfassen kann. Die Anoden/Bodywanne 120 fehlt in einem peripheren Vorrichtungsgebiet 619 zwischen dem zentralen Vorrichtungsgebiet 611 und der lateralen äußeren Oberfläche 103.
  • An der Vorderseite kann ein erster Zwischenbereich 415 einer ersten Metallisierungsstruktur 410 eine Sperrschicht bzw. - auskleidung 411 enthalten, die direkt an die Anoden/Bodywanne 120 im zentralen Vorrichtungsgebiet 611 grenzt. Der erste Zwischenbereich 415 kann eine oder mehrere weitere Schichten, zum Beispiel eine Schicht einer Aluminiumkupferlegierung, enthalten. Der erste Zwischenbereich 415 kann durch einen Ätzprozess definiert werden, der eine lithografische Maske zum Ätzen aller Schichten des ersten Zwischenbereichs 415 nutzt, so dass innerhalb des zentralen Vorrichtungsgebiets 611 der erste Zwischenbereich 415 ein System horizontaler Schichten ist, wohingegen der erste Zwischenbereich 415 in dem peripheren Vorrichtungsgebiet 619 fehlt.
  • Eine Passivierungsschicht 220 aus einem dielektrischen Material kann selektiv die Seitenwände des ersten Zwischenbereichs 415 sowie Bereiche der ersten Oberfläche 101 des Halbleiterbereichs 100 zwischen dem ersten Zwischenbereich 415 und der lateralen äußeren Oberfläche 103 bedecken.
  • Ein erster Kupferbereich 418 der ersten Metallisierungsstruktur 410 kann einen Hauptbereich aus elektroplattiertem Kupfer und eine Keimschicht 418a aus Kupfer umfassen, die zwischen dem ersten Zwischenbereich 415 und dem Hauptbereich angeordnet ist. Gemäß anderen Ausführungsformen ist der erste Kupferbereich 418 vollständig aus gesputtertem Kupfer gebildet.
  • Auf der Rückseite umfasst die zweite Metallisierungsstruktur 420 einen zweiten Zwischenbereich 425, z.B. eine gesputterte Sperrschicht aus Titan. Der zweite Kupferbereich 428 kann eine Kupferkeimschicht 428a aus Kupfer umfassen, die direkt an den zweiten Zwischenbereich 425 grenzt, und einen Hauptbereich, der auf der Kupferkeimschicht 428a elektroplattiert ist. Gemäß anderen Ausführungsformen ist der zweite Kupferbereich 428 vollständig auf den zweiten Zwischenbereich 425 gesputtert, der aus der Sperrschicht besteht oder diese enthält. Ein äußerer Rand der zweiten Metallisierungsstruktur 420 kann von der vertikalen Projektion der lateralen äußeren Oberfläche 103 beabstandet sein.
  • Für weitere Details in Bezug auf die erste Dicke v1 der ersten Metallisierungsstruktur 410, die Die-Dicke v0 des Halbleiterbereichs 100 und die zweite Dicke v2 der zweiten Metallisierungsstruktur 420 wird auf die Beschreibung von 1 verwiesen.
  • 2B zeigt Details einer Halbleitervorrichtung gemäß den Ausführungsformen anhand einer Querschnittsansicht eines IGFET 502 mit einer Vielzahl von Transistorzellen TC, die miteinander elektrisch parallel verbunden sind.
  • Der Halbleiterbereich 100 kann Grabenstrukturen 150 enthalten, die sich von der ersten Oberfläche 101 durch die Anoden/Bodywanne 120 in die Driftzone 131 erstrecken. In einem ersten Bereich enthalten die Grabenstrukturen 150 eine leitfähige Feldelektrode 165 und ein Felddielektrikum 161, das die Feldelektrode 165 von dem umgebenden Halbleitermaterial des Halbleiterbereichs 100 trennt. Zwischen der ersten Oberfläche 101 und der Feldelektrode 165 enthalten die Grabenstrukturen 150 eine leitfähige Gateelektrode 155 und ein Gatedielektrikum 151, das die Gateelektrode 155 von der Anoden/Bodywanne 120 elektrisch trennt. Ein Trenndielektrikum 156 trennt die Gateelektrode 155 von der Feldelektrode 165 innerhalb der Grabenstrukturen 150. Das Gatedielektrikum 151 ist dünner als das Felddielektrikum 161. Jedes des Gatedielektrikums 151 und des Felddielektrikums 161 kann aus Siliziumoxid, zum Beispiel thermisch gewachsenem Siliziumoxid, bestehen oder kann Schichten aus zwei oder mehr verschiedenen dielektrischen Materialien wie etwa Siliziumnitrid, Siliziumoxinitrid und abgeschiedenes Siliziumoxid enthalten.
  • Die Anoden/Bodywanne 120 bildet Bodyzonen von Transistorzellen zwischen benachbarten der Grabenstrukturen 150 in einem zentralen Vorrichtungsgebiet 611.
  • Die Grabenstrukturen 150 können streifenförmig sein mit einer longitudinalen Ausdehnung senkrecht zur Querschnittsebene, die eine laterale Ausdehnung parallel zur Querschnittsebene signifikant, zum Beispiel um zumindest ein Zehnfaches, übertrifft. Gemäß anderen Ausführungsformen bilden erste Grabenstrukturen nadelförmige Feldplattenstrukturen, die sich von der ersten Oberfläche 101 in die Driftzone 131 erstrecken, und zweite Grabenstrukturen bilden eine Graben-Gatestruktur, die sich von der ersten Oberfläche 101 in den Halbleiterbereich 100 erstreckt, wobei die Graben-Gatestruktur ein Gitter bildet, das eine der Feldplattenstrukturen in jeder Masche einbettet.
  • Eine Sourcewanne 110 kann sich von der ersten Oberfläche 101 in die Anoden/Bodywanne 120 erstrecken und bildet zweite pnÜbergänge pn2 mit der Anoden/Bodywanne 120. Außerdem kann eine Feldstoppschicht 138 mit einer Dotierstoffkonzentration, die um zumindest eine Größenordnung höher als in der Driftzone 131 und um zumindest eine Größenordnung niedriger als in der Kontaktzone 139 ist, zwischen der Driftzone 131 und der Kontaktschicht 139 angeordnet sein.
  • Der erste Zwischenbereich 415 enthält ein Zwischenschicht-Dielektrikum 210, das leitfähige Bereiche des ersten Zwischenbereichs 415 von der Gateelektrode 155 trennt. Das Zwischenschicht-Dielektrikum 210 umfasst eine oder mehrere Schichten dielektrischer Materialien wie etwa thermisch gewachsenes Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, abgeschiedenes Siliziumoxid, das aus TEOS (Tetraethylorthosilikat) gebildet wird, oder ein Silikatglas. Kontaktstrukturen erstrecken sich von einem geschichteten leitfähigen Bereich des ersten Zwischenbereichs 415 durch Öffnungen in dem Zwischenschicht-Dielektrikum 210 zu einer ersten Oberfläche 101 oder durch die Sourcewanne 110 in die Anoden/Bodywanne 120.
  • Der erste Zwischenbereich 415 umfasst eine Sperrauskleidung 411, die zumindest eines von Titan, Titannitrid, Tantal und Tantalnitrid enthält, wobei die Sperrauskleidung 411 Kontaktgräben in dem Halbleiterbereich 100 auskleidet, die Öffnungen in dem Zwischenschicht-Dielektrikum 210 auskleidet und horizontale Bereiche des Zwischenschicht-Dielektrikums 210 bedecken kann. Ein Kontaktfüllbereich 412 aus gesputtertem Wolfram, oder dieses enthaltend, bedeckt horizontale Bereiche der Sperrauskleidung 411 und füllt zumindest die schmalen Bereiche der Kontaktstrukturen. Eine Legierungsschicht 413, zum Beispiel eine Legierung aus Aluminium und Kupfer oder eine Legierung aus Aluminium, Kupfer und Silizium, bedeckt den Kontaktfüllbereich 412. Eine Adhäsionsschicht 414, die Titan, Wolfram oder eine Kombination aus Titan und Wolfram enthalten kann, kann zwischen dem ersten Kupferbereich 418 und der Legierungsschicht 413 ausgebildet sein. In Bezug auf weitere Details wird auf die Beschreibung der 1 und 2A verwiesen.
  • Die zweite Metallisierungsstruktur 420 enthält eine Sperrschicht 421, welche für Kupferatome nicht durchlässig ist, aus z.B. gesputtertem Titan.
  • 3A und 3B beziehen sich auf einen IGFET 502, wobei die erste Metallisierungsstruktur 410 eine erste Lastelektrode 310 und eine Steuerelektrode 330 umfasst, die von der ersten Lastelektrode 310 elektrisch getrennt ist, wobei die erste Lastelektrode 310 und die Steuerelektrode 330 die gleiche Schichtkonfiguration aufweisen.
  • Der Halbleiterbereich 100 kann Transistorzellen TC entlang Grabenstrukturen 150 wie in 2B gezeigt enthalten, wobei sich die Grabenstrukturen 150 in einer ersten horizontalen Richtung erstrecken. Ein Gatefinger 332 mit der Schichtkonfiguration des ersten Zwischenbereichs 415 erstreckt sich in einer zweiten horizontalen Richtung, die die erste horizontale Richtung und die Grabenstruktur 150 z.B. orthogonal schneidet. Gatekontaktstrukturen, die sich durch das Zwischenschicht-Dielektrikum 210 von 2B erstrecken, verbinden die Gateelektrode 155 in den Grabenstrukturen 150 elektrisch mit dem Gatefinger 332 und einem Gatepad 331. Das Gatepad 331 kann entlang einem Rand oder in einer Ecke des IGFET 502 gelegen sein.
  • Ein erster lateraler Abschnitt der leitfähigen Bereiche des ersten Zwischenbereichs 415 ist wie in 2B veranschaulicht mit der Sourcewanne 110 und der Anoden/Bodywanne 120 elektrisch verbunden. Ein zweiter lateraler Abschnitt der leitfähigen Bereiche des ersten Zwischenbereichs 415 bildet den Gatefinger 332 und das Gatepad 331.
  • Bereiche der Passivierungsschicht 220, die vertikale Seitenwände des ersten Zwischenbereichs 415 bedecken, füllen und bedecken Spalte zwischen dem ersten lateralen Abschnitt des ersten Zwischenbereichs 415, der mit der Sourcewanne 110 elektrisch verbunden ist, und dem zweiten lateralen Abschnitt des ersten Zwischenbereichs 415, der mit den Gateelektroden 155 elektrisch verbunden ist. Eine weitere Passivierungsschicht 230 kann einen Spalt zwischen einem ersten lateralen Abschnitt des ersten Kupferbereichs 418, welcher eine erste Lastelektrode 310 bildet, und einem zweiten lateralen Abschnitt des ersten Kupferbereichs 418 füllen, der die Steuerelektrode 330 bildet. Beispielsweise kann die weitere Passivierungsschicht 230 aus Epoxid oder Polyimid bestehen.
  • Die zweite Metallisierungsstruktur 420 bildet eine zweite Lastelektrode 320 und kann eine Hilfs- bzw. Zusatzschicht 429 umfassen, die den zweiten Kupferbereich 428 bedeckt. Die Zusatzschicht 429 kann eine Antioxidationsschicht aus Silber oder eine Lötauflage- bzw. -tragschicht, z.B. aus Zinn, sein.
  • 4 zeigt schematisch eine Halbleiterschaltanordnung 590 in einem dünnen kleinformatigen Gehäuse 700. Das Gehäuse 700 enthält einen Leiterrahmen 710 mit mehreren, elektrisch getrennten Zuleitungen 711, 712, 713, 714. Lötbereiche der Zuleitungen 711, 712, 713, 714 sind koplanar.
  • Eine erste Halbleiterschaltvorrichtung 502a ist mit der Rückseite nach unten auf eine erste Zuleitung 711 so gelötet, dass eine zweite Lastelektrode 320 durch Löten mit der ersten Zuleitung 711 elektrisch verbunden ist. Eine zweite Halbleiterschaltvorrichtung 502b ist mit der Oberseite nach unten auf die erste Zuleitung 711 so gelötet, dass die erste Lastelektrode 310 auf die erste Zuleitung 711 gelötet ist. Die Steuerelektrode 330 kann auf eine zweite Zuleitung 712 gelötet sein, die von der ersten Zuleitung 711 getrennt ist. Die erste Lastelektrode 310 und die Steuerelektrode 330 der ersten Halbleiterschaltvorrichtung 502a sowie die zweite Lastelektrode 320 der zweiten Halbleiterschaltvorrichtung 502b können mit weiteren Zuleitungen 711, 714 drahtgebondet sein. Die ersten und zweiten Halbleiterschaltvorrichtungen 502a, 502b können in einer Halbbrückenkonfiguration elektrisch verbunden sein, wobei beide Lastpfade elektrisch in Reihe geschaltet sind.
  • Da sowohl die erste Lastelektrode 310 der zweiten Halbleiterschaltvorrichtung 502b als auch die zweite Lastelektrode 320 der ersten Halbleiterschaltvorrichtung 502a die gleiche, vergleichsweise dicke vertikale Ausdehnung aufweisen, kann der gleiche Lötprozess mit dem gleichen entspannten Prozessfenster auf beide Halbleiterschaltvorrichtungen 502a, 502b angewendet werden. In beiden Fällen kann das Lötmittel entlang den Seitenwänden der Halbleitervorrichtung mehrere Mikrometer hoch kriechen, ohne mit der lateralen äußeren Seitenwand 103 des Halbleiterbereichs 100 in Kontakt zu gelangen. Zusätzlich zu den ersten und zweiten Halbleiterschaltvorrichtungen 502a, 502b kann das Gehäuse 700 weitere Halbleitervorrichtungen enthalten, zum Beispiel eine Gate-Treiberschaltung zum Steuern von Signalen, die an die Steuerelektroden 330 der ersten und zweiten Halbleiterschaltvorrichtungen 502a, 502b angelegt werden.
  • 5A bis 5F betreffen die Herstellung von Halbleitervorrichtungen mit dicken vorder- und rückseitigen Metallisierungsstrukturen.
  • Halbleitende Gebiete, zum Beispiel Anoden/Bodywannen 120, die die Anodenschichten von Halbleiterdioden oder die Bodyzonen von Transistorzellen TC von IGFETs oder IGBTs bilden, werden an einer Vorderseite, die durch eine vordere Oberfläche 101a der Halbleiterschicht 100a definiert ist, in Vorrichtungsgebieten 610 ausgebildet, wobei die Vorrichtungsgebiete 610 in einer Matrix aus orthogonalen Zeilen und Spalten in einer horizontalen Ebene angeordnet sind und wobei ein Schnittfugengebiet 690 benachbarte Vorrichtungsgebiete 610 voneinander trennt. Das Schnittfugengebiet 690 bildet ein Gitter, wobei jeder Masche des Gitters ein Vorrichtungsgebiet 610 zugeordnet ist. Die isolierenden und leitfähigen Strukturen, zum Beispiel planare Gatestrukturen oder Grabenstrukturen, die Gatestrukturen und/oder Feldplattenstrukturen enthalten, können in jedem Vorrichtungsgebiet 610 ausgebildet werden. Eine erste Metallisierungsstruktur 410, die mit der Anoden/Bodywanne 120 elektrisch verbunden ist, wird in jedem Vorrichtungsgebiet 610 ausgebildet.
  • 5A zeigt ein Halbleitersubstrat 500a, das eine Halbleiterschicht 100a mit Anoden/Bodywannen 120 vom p-Typ enthält, als ein pars-pro-toto Beispiel einer halbleitenden Struktur für ein Vorrichtungsgebiet 610, wobei die Anoden/Bodywanne 120 die Anodenschicht einer Leistungshalbleiterdiode sein kann oder die Bodyzonen eines Transistorzellen-Arrays bilden kann, das ferner Sourcegebiete vom n-Typ zwischen einer vorderen Oberfläche 101a der Halbleiterschicht 100a und der Anoden/Bodywanne 120 enthält.
  • Die ersten Metallisierungsstrukturen 410 umfassen einen Kupferbereich mit einer Dicke in einem Bereich von 5 µm bis 30 µm, zum Beispiel in einem Bereich von 8 µm bis 20 µm. Gemäß einer Ausführungsform hat der Kupferbereich der ersten Metallisierungsstruktur 410 eine Dicke von etwa 10 µm.
  • Ein steifes Trägerelement 810, z.B. ein Schleifband, kann an der Vorderseite des Halbleitersubstrats 500a zum Beispiel durch Adhäsion an den ersten Metallisierungsstrukturen 410 reversibel angebracht werden. Die Halbleiterschicht 100a kann abgedünnt werden, zum Beispiel durch einen Spaltprozess unter Ausnutzung einer porösen Schicht oder durch einen Schleifprozess, der von der Rückseite der Halbleiterschicht 100a aus beginnt. Beispielsweise schleift eine Schleifscheibe beginnend von einer Auflagefläche 102a, die der vorderen Oberfläche 101a gegenüberliegt, die Halbleiterschicht 100a.
  • 5B zeigt das Trägerelement 810, das ein fester, sich nicht dehnender Film sein kann, zum Beispiel ein temporäres Bonding-Klebeband, das einen Basisfilm 812 aus PET-LCP-(Polyethylenterephthalat-Flüssigkristallpolymer) und einen mittels Strahlung/thermisch lösbaren Klebefilm 811 zum reversiblen Kleben des Basisfilms 810 an die erste Metallisierungsstrukturen 410 umfasst. Nach einem Abdünnen beträgt die Schichtdicke v10 der Halbleiterschicht 100a höchstens 50 µm, liegt z.B. in einem Bereich von 10 µm bis 40 µm.
  • Die Halbleiterschicht 100a kann von der Seite der geschliffenen Oberfläche 102b aus bearbeitet werden. Beispielsweise können Implantationen zumindest eine hochdotierte Kontaktschicht 139a und/oder eine weniger hochdotierte Feldstoppschicht wie oben beschrieben bilden. Eine zweite Metallisierungsschicht 420a wird auf der geschliffenen Oberfläche 102b abgeschieden, und eine Maskenschicht 840a wird auf der zweiten Metallisierungsschicht 420a abgeschieden.
  • 5C zeigt die Metallisierungsschicht 420a. Die zweite Metallisierungsschicht 420a ist ein Schichtsystem, das eine Sperrschicht umfasst, die zum Unterdrücken einer Diffusion von Kupferatomen geeignet ist, und einen Kupferbereich mit einer Dicke, die um nicht mehr als 20 % von einer Dicke eines Kupferbereichs der ersten Metallisierungsstruktur 410 abweicht. Die Gesamtdicke des Kupferbereichs der zweiten Metallisierungsschicht 420a und des Kupferbereichs der ersten Metallisierungsstruktur 410 weicht um nicht mehr als 20 % von der Schichtdicke v10 ab. Die Maskenschicht 840a kann ein Resistfilm sein oder kann eine Kombination eines Resistfilms und einer Hartmaskenschicht zwischen dem Resistfilm und der zweiten Metallisierungsschicht 420a sein.
  • Ein Lithografieprozess nutzt eine Formmaske bzw. ein Reticle und einen Fotolithografieprozess, um aus der Maskenschicht 840a von 5C eine Nassätzmaske 840 zu bilden. Während des Lithografieprozesses liegt das Komposit aus einem Halbleitersubstrat 500a und einem Trägerelement 810 mit der Oberseite nach unten, und eine Information über die Position von Ausrichtungsmarkierungen, die an der Vorderseite ausgebildet sind, wird durch ein reflektierendes optisches System auf die in dem Fotolithografieprozess freigelegte Seite übertragen.
  • 5D zeigt die Nassätzmaske 840, die aus der Nassätzmaskenschicht 840 von 5C gebildet wurde, wobei Maskenöffnungen 841 in der Nassätzmaske 840 mit den Schnittfugengebieten 690 ausgerichtet sind. Eine Breite w2 der Maskenöffnungen 841 kann größer als eine Breite w1 der Streifen des Schnittfugengebiets 690 sein.
  • Unter Ausnutzung der Nassätzmaske 840 wird die zweite Metallisierungsschicht 420a in isolierte zweite Metallisierungsstrukturen 420 getrennt. Spalte zwischen benachbarten zweiten Metallisierungsstrukturen 420 liegen in der vertikalen Projektion der Spalte zwischen benachbarten ersten Metallisierungsstrukturen 410, wie in 5E veranschaulicht ist. Die Nassätzmaske 840 kann entfernt werden.
  • Ein Sägerahmen kann an den zweiten Metallisierungsstrukturen 420 angebracht werden. Das Trägerelement 810 kann entfernt werden, und ein Zerteilungsprozess, zum Beispiel ein mechanisches Sägen, ein Laser-Zerteilen oder ein anisotropes Ätzen, zerteilt die Halbleiterschicht 100a entlang Zerteilungsstraßen innerhalb des Schnittfugengebiets 690.
  • 5F zeigt eine Anzahl von Halbleitervorrichtungen 500, die aus dem an einem Sägeband 820 angebrachten Halbleitersubstrat 500a von 5E erhalten wurden, wobei Halbleiterbereiche 100 der Halbleitervorrichtungen 500 aus der Halbleiterschicht 100a von 5F erhalten werden.

Claims (25)

  1. Halbleitervorrichtung, umfassend: einen Halbleiterbereich (100) mit einer Die-Dicke (v0) von höchstens 50 µm; eine erste Metallisierungsstruktur (410) auf einer ersten Oberfläche (101) des Halbleiterbereichs (100), wobei die erste Metallisierungsstruktur (410) einen ersten Kupferbereich (418) mit einer ersten Dicke (v1) aufweist, wobei die erste Metallisierungsstruktur (410) zwischen dem Halbleiterbereich (100) und dem ersten Kupferbereich (418) einen Kontaktfüllbereich (412) aufweist, der Wolfram enthält, wobei der Kontaktfüllbereich (412) zumindest teilweise in Kontaktstrukturen ausgebildet ist, die sich von der ersten Oberfläche (101) in den Halbleiterbereich (100) erstrecken, und wobei die erste Metallisierungsstruktur (410) eine zumindest eines von Titan, Titannitrid, Tantal und Tantalnitrid enthaltende Sperrauskleidung (411) aufweist, die direkt an den Halbleiterbereich (100) grenzt; und eine zweite Metallisierungsstruktur (420) auf einer zweiten, gegenüberliegenden Oberfläche des Halbleiterbereichs (100), wobei die zweite Metallisierungsstruktur (420) einen zweiten Kupferbereich (428) mit einer zweiten Dicke (v2) aufweist, wobei eine Gesamtdicke (v4) aus erster und zweiter Dicke (v1, v2) um nicht mehr als 20 % von der Die-Dicke (v0) abweicht und eine Differenz (Δv) zwischen der ersten und zweiten Dicke (v1, v2) nicht mehr als 20 % der Gesamtdicke (v4) beträgt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die ersten und zweiten Kupferbereiche (418, 428) elektroplattiertes Kupfer aufweisen.
  3. Halbleitervorrichtung nach einem der Ansprüche 1 und 2, wobei die Gesamtdicke (v4) der ersten und zweiten Dicke (v1, v2) um nicht mehr als 10 % von der Die-Dicke (v0) abweicht.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die Differenz (Δv) zwischen der ersten und zweiten Dicke (v1, v2) nicht größer als 10 % der Gesamtdicke (v4) ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei die zweite Metallisierungsstruktur (420) eine Sperrschicht (421), die gesputtertes Titan enthält, zwischen dem Halbleiterbereich (100) und dem zweiten Kupferbereich (428) aufweist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei der zweite Kupferbereich (428) eine Kupferkeimschicht (428a) aufweist, die dem Halbleiterbereich (100) zugewandt ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei die zweite Metallisierungsstruktur (420) frei von Aluminium zwischen dem Halbleiterbereich (100) und dem zweiten Kupferbereich (428) ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei die erste Metallisierungsstruktur (410) eine Legierungsschicht (413) zwischen dem Halbleiterbereich (100) und dem ersten Kupferbereich (418) aufweist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die erste Metallisierungsstruktur (410) eine Adhäsionsschicht (414), die zumindest eines von Wolfram, Titan und Tantal enthält, zwischen der Legierungsschicht (413) und dem ersten Kupferbereich (418) aufweist.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, ferner umfassend: eine Anoden/Bodywanne (120), die einen ersten pn-Übergang mit einer Kathoden/Drainstruktur (130) in dem Halbleiterbereich (100) bildet, wobei die Anoden/Bodywanne (120) mit einer ersten Lastelektrode (310) elektrisch verbunden ist, die einen Teil der ersten Metallisierungsstruktur (410) bildet.
  11. Halbleitervorrichtung nach Anspruch 10, wobei die Kathoden/Drainstruktur (130) mit einer zweiten Lastelektrode (320) elektrisch verbunden ist, die einen Teil der zweiten Metallisierungsstruktur (420) bildet.
  12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, ferner umfassend: Grabenstrukturen (150), die sich von der ersten Oberfläche (101) in den Halbleiterbereich (100) erstrecken und Gateelektroden (155) aufweisen, die mit einer Steuerelektrode (330) elektrisch verbunden sind, die einen Teil der ersten Metallisierungsstruktur (410) bildet.
  13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, ferner umfassend: eine Vielzahl von elektrisch parallel verbundenen Transistorzellen (TC).
  14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, wobei die Die-Dicke (v0) in einem Bereich von 10 µm bis 40 µm liegt.
  15. Halbleiterschaltanordnung, umfassend: einen Leiterrahmen (710) mit einer ersten Zuleitung (711), die einen planaren Lötbereich aufweist; eine erste Halbleiterschaltvorrichtung (502a) und eine zweite Halbleiterschaltvorrichtung (502b), wobei jede der ersten und zweiten Halbleiterschaltvorrichtungen (502a, 502b) aufweist: einen Halbleiterbereich (100) mit einer Die-Dicke (v0) von höchstens 50 µm; eine erste Metallisierungsstruktur (410) auf einer ersten Oberfläche (101) des Halbleiterbereichs (100), wobei die erste Metallisierungsstruktur (410) einen ersten Kupferbereich (418) mit einer ersten Dicke (v1) aufweist, wobei die erste Metallisierungsstruktur (410) zwischen dem Halbleiterbereich (100) und dem ersten Kupferbereich (418) einen Kontaktfüllbereich (412) aufweist, der Wolfram enthält, wobei der Kontaktfüllbereich (412) zumindest teilweise in Kontaktstrukturen ausgebildet ist, die sich von der ersten Oberfläche (101) in den Halbleiterbereich (100) erstrecken, und wobei die erste Metallisierungsstruktur (410) eine zumindest eines von Titan, Titannitrid, Tantal und Tantalnitrid enthaltende Sperrauskleidung (411) aufweist, die direkt an den Halbleiterbereich (100) grenzt; und eine zweite Metallisierungsstruktur (420) auf einer zweiten, gegenüberliegenden Oberfläche des Halbleiterbereichs (100), wobei die zweite Metallisierungsstruktur (420) einen zweiten Kupferbereich (428) mit einer zweiten Dicke (v2) aufweist, wobei eine Gesamtdicke (v4) aus erster und zweiter Dicke (v1, v2) um nicht mehr als 20 % von der Die-Dicke (v0) abweicht und eine Differenz (Δv) zwischen der ersten und zweiten Dicke (v1, v2) nicht mehr als 20 % der Gesamtdicke (v4) beträgt, wobei ein erster lateraler Abschnitt der ersten Metallisierungsstruktur (410) der zweiten Halbleiterschaltvorrichtung (502b) und der zweiten Metallisierungsstruktur (420) der ersten Halbleiterschaltvorrichtung (502a) auf einer Montageseite des Lötbereichs der ersten Zuleitung (711) leitend angebracht sind.
  16. Halbleiterschaltanordnung nach Anspruch 15, wobei der erste laterale Abschnitt der ersten Metallisierungsstruktur (410) eine erste Lastelektrode (310) der zweiten Halbleiterschaltvorrichtung (502b) bildet.
  17. Halbleiterschaltanordnung nach einem der Ansprüche 15 und 16, wobei der Leiterrahmen (710) eine zweite Zuleitung (712) aufweist, die von der ersten Zuleitung (711) elektrisch getrennt ist, ein Lötbereich der zweiten Zuleitung (712) mit dem Lötbereich der ersten Zuleitung (711) koplanar ist und ein zweiter lateraler Abschnitt der ersten Metallisierungsstruktur (410) eine Steuerelektrode (330) der zweiten Halbleiterschaltvorrichtung (502b) bildet.
  18. Halbleiterschaltanordnung nach einem der Ansprüche 15 bis 17, wobei der Leiterrahmen (710) eine dritte Zuleitung (713) aufweist, die von der ersten Zuleitung (711) elektrisch getrennt ist, ein Bonding-Bereich der dritten Zuleitung (713) mit dem Lötbereich der ersten Zuleitung (711) koplanar ist und eine/einer der (i) zweiten Metallisierungsstruktur (420) der zweiten Halbleiterschaltvorrichtung (502b), (ii) eines ersten lateralen Abschnitts der ersten Metallisierungsstruktur (410) der ersten Halbleiterschaltvorrichtung (502a) und (iii) eines zweiten lateralen Abschnitts der ersten Metallisierungsstruktur (410) der ersten Halbleiterschaltvorrichtung (502a) an den Bonding-Bereich der dritten Zuleitung (713) drahtgebondet ist.
  19. Halbleiterschaltanordnung nach einem der Ansprüche 15 bis 18, wobei der Leiterrahmen (710) Teil eines TSO (Thin-smalloutline-package) Gehäuses (700) ist.
  20. Halbleiterschaltanordnung nach einem der Ansprüche 15 bis 19, wobei die Die-Dicke (v0) in einem Bereich von 10 µm bis 40 µm liegt.
  21. Verfahren zum Herstellen von Halbleitervorrichtungen, wobei das Verfahren umfasst: Ausbilden einer flachen Halbleiterschicht (100a) mit Vorrichtungsgebieten (610) von Halbleitervorrichtungen (500), wobei eine Schichtdicke (v10) höchstens 50 µm beträgt; Ausbilden einer ersten Metallisierungsstruktur (410) auf einer vorderen Oberfläche (101a) der Halbleiterschicht (100a), wobei die erste Metallisierungsstruktur (410) einen ersten Kupferbereich (418) mit einer ersten Dicke (v1) aufweist, wobei die erste Metallisierungsstruktur (410) zwischen dem Halbleiterbereich (100) und dem ersten Kupferbereich (418) einen Kontaktfüllbereich (412) aufweist, der Wolfram enthält, wobei der Kontaktfüllbereich (412) zumindest teilweise in Kontaktstrukturen ausgebildet ist, die sich von der ersten Oberfläche (101) in den Halbleiterbereich (100) erstrecken, und wobei die erste Metallisierungsstruktur (410) eine zumindest eines von Titan, Titannitrid, Tantal und Tantalnitrid enthaltende Sperrauskleidung (411) aufweist, die direkt an den Halbleiterbereich (100) grenzt; und Ausbilden einer zweiten Metallisierungsstruktur (420) auf einer gegenüberliegenden, geschliffenen Oberfläche (102b) der Halbleiterschicht (100a), wobei die zweite Metallisierungsstruktur (420) einen zweiten Kupferbereich (428) mit einer zweiten Dicke (v2) aufweist, wobei eine Gesamtdicke (v4) aus erster und zweiter Dicke (v1, v2) um nicht mehr als 20 % von der Schichtdicke (v10) abweicht und eine Differenz (Δv) zwischen der ersten und zweiten Dicke (v1, v2) nicht mehr als 20 % der Gesamtdicke (v4) beträgt.
  22. Verfahren nach Anspruch 21, wobei ein Ausbilden der zweiten Metallisierungsstruktur (420) ein Ausbilden einer zweiten Metallisierungsschicht (420a) auf der geschliffenen Oberfläche (102b) umfasst, ein Ausbilden einer Nassätzmaske (840) auf der zweiten Metallisierungsschicht (420a), wobei Maskenöffnungen (841) in der Nassätzmaske (840) Bereiche der zweiten Metallisierungsschicht (420a) in einer vertikalen Projektion von Schnittfugengebieten (690) der Halbleiterschicht (100a) selektiv freilegen, und ein Entfernen freigelegter Bereiche der zweiten Metallisierungsschicht (420a), um getrennte zweite Metallisierungsstrukturen (420) zu bilden.
  23. Verfahren nach Anspruch 22, ferner umfassend: Zerteilen der Halbleiterschicht (100a) entlang den Schnittfugengebieten (690) und zwischen benachbarten zweiten Metallisierungsstrukturen (420).
  24. Verfahren nach einem der Ansprüche 22 und 23, wobei eine Formmaske zum Definieren der Maskenöffnungen (841) justiert wird, indem ein optisches Signal genutzt wird, das durch ein reflektierendes optisches System von einer Ausrichtungsmarkierung an einer Seite, die durch die vordere Oberfläche (101a) definiert ist, erhalten wird.
  25. Verfahren nach einem der Ansprüche 21 und 24, wobei die Die-Dicke (v0) in einem Bereich von 10 µm bis 40 µm liegt.
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US15/804,396 US10593623B2 (en) 2016-11-17 2017-11-06 Semiconductor device with metallization structure on opposite sides of a semiconductor portion
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US16/722,734 US10971449B2 (en) 2016-11-17 2019-12-20 Semiconductor device with metallization structure on opposite sides of a semiconductor portion
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016122162B4 (de) * 2016-11-17 2022-05-05 Infineon Technologies Ag Halbleitervorrichtung mit metallisierungsstrukturen auf gegenüberliegenden seiten eines halbleiterbereichs, halbleiterschaltanordnung und verfahren
US10580906B1 (en) * 2018-10-01 2020-03-03 Nxp B.V. Semiconductor device comprising a PN junction diode
US20200279830A1 (en) * 2019-02-28 2020-09-03 Mercury Systems, Inc. Interleaved multi-layer redistribution layer providing a fly-by topology with multiple width conductors
JP7481975B2 (ja) * 2020-09-16 2024-05-13 株式会社東芝 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004012818B3 (de) 2004-03-16 2005-10-27 Infineon Technologies Ag Verfahren zum Herstellen eines Leistungshalbleiterbauelements
US20070278516A1 (en) 2006-05-30 2007-12-06 Renesas Technology Corp. Semiconductor device and power source unit using the same
US20080035988A1 (en) 2006-08-08 2008-02-14 Force-Mos Technology Corp., Ltd. Trenched MOSFET device with trenched contacts
US20080296611A1 (en) 2006-10-13 2008-12-04 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JP2009111187A (ja) 2007-10-30 2009-05-21 Denso Corp 半導体装置
US20100013008A1 (en) 2008-03-12 2010-01-21 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
DE102014116082A1 (de) 2014-11-04 2016-05-04 Infineon Technologies Ag Halbleitervorrichtung mit einer spannungskompensierten Chipelelektrode

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7944048B2 (en) * 2006-08-09 2011-05-17 Monolithic Power Systems, Inc. Chip scale package for power devices and method for making the same
US7989356B2 (en) * 2009-03-24 2011-08-02 Stats Chippac, Ltd. Semiconductor device and method of forming enhanced UBM structure for improving solder joint reliability
US9029200B2 (en) * 2010-07-15 2015-05-12 Infineon Technologies Austria Ag Method for manufacturing semiconductor devices having a metallisation layer
JP5999748B2 (ja) * 2011-08-12 2016-09-28 ルネサスエレクトロニクス株式会社 パワーｍｏｓｆｅｔ、ｉｇｂｔおよびパワーダイオード
US8937317B2 (en) * 2012-12-28 2015-01-20 Avogy, Inc. Method and system for co-packaging gallium nitride electronics
US9570542B2 (en) * 2014-04-01 2017-02-14 Infineon Technologies Ag Semiconductor device including a vertical edge termination structure and method of manufacturing
US9773737B2 (en) * 2015-11-23 2017-09-26 International Business Machines Corporation Advanced metallization for damage repair
DE102015122828A1 (de) * 2015-12-23 2017-06-29 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Halbleitervorrichtung mit epitaktischen Schichten und einer Ausrichtungsmarkierung
DE102016122162B4 (de) * 2016-11-17 2022-05-05 Infineon Technologies Ag Halbleitervorrichtung mit metallisierungsstrukturen auf gegenüberliegenden seiten eines halbleiterbereichs, halbleiterschaltanordnung und verfahren

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004012818B3 (de) 2004-03-16 2005-10-27 Infineon Technologies Ag Verfahren zum Herstellen eines Leistungshalbleiterbauelements
US20070278516A1 (en) 2006-05-30 2007-12-06 Renesas Technology Corp. Semiconductor device and power source unit using the same
US20080035988A1 (en) 2006-08-08 2008-02-14 Force-Mos Technology Corp., Ltd. Trenched MOSFET device with trenched contacts
US20080296611A1 (en) 2006-10-13 2008-12-04 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JP2009111187A (ja) 2007-10-30 2009-05-21 Denso Corp 半導体装置
US20100013008A1 (en) 2008-03-12 2010-01-21 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
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