DE102019115857A1 - Halbleitergehäuse und verfahren zur herstellung eines halbleitergehäuses - Google Patents

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Jürgen Hoegerl
Stephan Bradl
Daniel Obermeier
Bernd Betz
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Infineon Technologies AG
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Abstract

Ein Halbleitergehäuse zur doppelseitigen Kühlung umfasst einen ersten und einen zweiten Träger, die einander zugewandt sind, mindestens einen Leistungshalbleiterchip, der zwischen dem ersten und dem zweiten Träger angeordnet ist, externe Kontakte, die mindestens teilweise zwischen dem ersten und dem zweiten Träger angeordnet sind, und Federelemente, die zwischen dem ersten und dem zweiten Träger angeordnet und so konfiguriert sind, dass sie den ersten und den zweiten Träger in einem vordefinierten Abstand voneinander halten.

Description

  • TECHNISCHER BEREICH
  • Diese Offenbarung bezieht sich im Allgemeinen auf ein Halbleitergehäuse und auf ein Verfahren zur Herstellung eines Halbleitergehäuses.
  • HINTERGRUND
  • Ein Halbleitergehäuse, insbesondere ein für eine doppelseitige Kühlung geeignetes Halbleitergehäuse, kann zwei Träger, die einander gegenüberliegend angeordnet sind und eine „Sandwich-Struktur“ bilden, und einen oder mehrere Halbleiterchips, insbesondere Leistungshalbleiterchips, die zwischen den Trägern angeordnet sind, umfassen. Darüber hinaus können die Träger so konfiguriert sein, dass an ihren Außenflächen Kühlstrukturen wie Kühlkörper angebracht werden können. Um z.B. hohe Anforderungen an die thermische Leistungsfähigkeit zu erfüllen, müssen die Träger eine hohe Planarität aufweisen. Oberflächenunregelmäßigkeiten erhöhen den durchschnittlichen Abstand zwischen dem Träger und der Kühlstruktur und erhöhen damit den thermischen Widerstand des Halbleitergehäuses. Die Bereitstellung eines zufriedenstellenden Planaritätsgrades kann das Schleifen der Außenseiten der Träger umfassen, um Oberflächenunregelmäßigkeiten zu entfernen. Je größer die Oberflächenunregelmäßigkeiten sind, desto mehr Material muss von den Trägern abgeschliffen werden. Verbesserte Halbleitergehäuse und verbesserte Verfahren zur Herstellung von Halbleitergehäusen können Oberflächenunregelmäßigkeiten der Träger reduzieren oder sogar beseitigen. Daher muss möglicherweise weniger Material abgeschliffen werden oder das Schleifen kann sogar ganz entfallen.
  • Das Problem, auf dem die Erfindung beruht, wird durch die Merkmale der unabhängigen Ansprüche gelöst. Weitere vorteilhafte Beispiele werden in den abhängigen Ansprüchen beschrieben.
  • KURZFASSUNG
  • Verschiedene Aspekte beziehen sich auf ein Halbleitergehäuse für eine doppelseitige Kühlung, wobei das Halbleitergehäuse Folgendes umfasst: einen ersten und einen zweiten Träger, die einander gegenüberliegen, mindestens einen Leistungshalbleiterchip, der zwischen dem ersten und dem zweiten Träger angeordnet ist, externe Kontakte, die mindestens teilweise zwischen dem ersten und dem zweiten Träger angeordnet sind, und Federelemente, die zwischen dem ersten und dem zweiten Träger angeordnet und so konfiguriert sind, dass sie den ersten und den zweiten Träger in einem vordefinierten Abstand voneinander halten.
  • Verschiedene Aspekte beziehen sich auf ein Verfahren zur Herstellung eines Halbleitergehäuses, wobei das Verfahren umfasst: Anordnen eines ersten und eines zweiten Trägers gegenüberliegend zueinander, Anordnen mindestens eines Leistungshalbleiterchips zwischen dem ersten und dem zweiten Träger, Anordnen externer Kontakte mindestens teilweise zwischen dem ersten und dem zweiten Träger, und Anordnen von Federelementen zwischen dem ersten und dem zweiten Träger, wobei die Federelemente so konfiguriert sind, dass sie den ersten und den zweiten Träger in einem vordefinierten Abstand voneinander halten.
  • Figurenliste
  • Die beigefügten Zeichnungen illustrieren Beispiele und dienen zusammen mit der Beschreibung zur Erläuterung der Grundsätze der Offenbarung. Andere Beispiele und viele der beabsichtigten Vorteile der Offenbarung werden zu schätzen gewusst werden, wenn sie unter Berücksichtigung der folgenden detaillierten Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgerecht zueinander. Gleiche Referenznummern bezeichnen entsprechende ähnliche Teile.
    • Die 1A und 1B zeigen eine Seitenansicht (1A) und eine Draufsicht (1B) eines Halbleitergehäuses, das zwei Träger und zwischen den beiden Trägern angeordnete Federelemente umfasst.
    • 2 zeigt eine perspektivische Ansicht eines weiteren Halbleitergehäuses, wobei die Federelemente Teile eines Leadframes sind.
    • 3 zeigt eine Seitenansicht eines weiteren Halbleitergehäuses, wobei die Träger Aussparungen aufweisen und wobei die Federelemente in den Aussparungen angeordnet sind.
    • Die 4A bis 4C zeigen ein weiteres Halbleitergehäuse in verschiedenen Fertigungsstufen.
    • 5 zeigt ein Flussdiagramm eines Verfahrens zur Herstellung eines Halbleitergehäuses.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden ausführlichen Beschreibung können in Bezug auf die Ausrichtung der beschriebenen Figur(en) Richtungsbegriffe wie „oben“, „unten“, „links“, „rechts“, „oben“, „unten“ usw. verwendet werden. Da die Komponenten der Offenbarung in verschiedenen Orientierungen positioniert werden können, wird zur Veranschaulichung die Richtungsterminologie verwendet. Soweit die Begriffe „einschließen“, „haben“, „mit“ oder andere Varianten davon entweder in der ausführlichen Beschreibung oder in den Ansprüchen verwendet werden, sollen diese Begriffe in ähnlicher Weise einschließen wie der Begriff „umfassen“. Die Begriffe „gekoppelt“ und „verbunden“ sowie deren Ableitungen können verwendet werden. Es sollte verstanden werden, dass diese Begriffe verwendet werden können, um anzuzeigen, dass zwei Elemente zusammenwirken oder interagieren, unabhängig davon, ob sie sich in direktem physischen oder elektrischen Kontakt oder nicht in direktem Kontakt miteinander befinden; zwischen den „zusammengefügten“, „angebrachten“ oder „verbundenen“ Elementen können dazwischenliegende Elemente oder Schichten vorgesehen sein. Es ist jedoch auch möglich, dass die „zusammengefügten“, „angebrachten“ oder „verbundenen“ Elemente in direktem Kontakt miteinander stehen.
  • Der/die weiter unten beschriebene(n) Halbleiterchip(s) kann/können von unterschiedlichem Typ sein, kann/können mit unterschiedlichen Technologien hergestellt werden und kann/können aus spezifischem Halbleitermaterial, z.B. Si, SiC, SiGe, GaAs, GaN, oder aus jedem anderen Halbleitermaterial hergestellt sein.
  • Die Beispiele für ein Halbleitergehäuse können in die Halbleiterchips integrierte Schaltungen umfassen, darunter AC/DC- oder DC/DC-Wandlerschaltungen, Leistungs-MOS-Transistoren, Leistungs-Schottky-Dioden, JFETs (Junction Gate Field Effect Transistors), Leistungsbipolartransistoren, logische integrierte Schaltungen, analoge integrierte Schaltungen, integrierte Mischsignalschaltungen, Sensorschaltungen, integrierte Leistungsschaltungen, Chips mit integrierten Passiven usw. Die Beispiele können auch Halbleiterchips mit MOS-Transistorstrukturen oder vertikalen Transistorstrukturen wie z.B. IGBT (Insulated Gate Bipolar Transistor)-Strukturen verwenden.
  • Die im Folgenden beschriebenen Halbleitergehäuse können für eine doppelseitige Kühlung konfiguriert sein. Dies kann bedeuten, dass die Halbleitergehäuse so konfiguriert sind, dass auf zwei Seiten Kühlstrukturen aufgebracht werden können. Ein Halbleitergehäuse für doppelseitige Kühlung kann beispielsweise einen ersten Kühlkörper haben, der auf einer ersten externen Seite angeordnet ist, und einen zweiten Kühlkörper, der auf einer gegenüberliegenden zweiten externen Seite angeordnet ist. Solche Kühlkörper können für die Flüssigkeitskühlung oder für die Luftkühlung konfiguriert sein. Die Halbleitergehäuse können Träger (z.B. DCBs (direct copper bonding), DABs (direct aluminum bonding), AMBs (active metal brazing), Leadframes usw.) umfassen, die auch als Wärmeleiter wirken und die zumindest teilweise an den genannten gegenüberliegenden Seiten der Halbleitergehäuse freiliegen. Die Kühlkörper können auf den freiliegenden Teilen dieser Träger angeordnet werden.
  • 1A zeigt eine Seitenansicht eines Halbleitergehäuses 100. Das Halbleitergehäuse 100 umfasst einen ersten Träger 110 und einen zweiten Träger 120, wobei der erste und der zweite Träger 110, 120 einander gegenüberliegen. 1B zeigt eine Draufsicht auf das Halbleitergehäuse 100, wobei der erste Träger 110 weggelassen wurde, um das Innere des Halbleitergehäuses 100 zu zeigen.
  • Das Halbleitergehäuse 100 umfasst auch mindestens einen Leistungshalbleiterchip (oder Leistungshalbleiter-Die) 130, der zwischen dem ersten und zweiten Träger 110, 120 angeordnet ist, externe Kontakte 140, die zumindest teilweise zwischen dem ersten und zweiten Träger 110, 120 angeordnet sind, und Federelemente 150, die ebenfalls zwischen dem ersten und zweiten Träger 110, 120 angeordnet sind. Die Federelemente 150 sind so konfiguriert, dass sie den ersten und zweiten Träger 110, 120 in einem vordefinierten Abstand voneinander halten.
  • Die Träger 110, 120 können Chipträger vom Typ DCB, DAB, AMB, Leadframe oder jeder andere geeignete Typ sein. Der erste Träger 110 und der zweite Träger 120 können vom gleichen Typ oder von verschiedenen Typen sein. Einer oder beide der Träger 110, 120 können elektrisch leitende Bahnen aufweisen, wobei der mindestens eine Leistungshalbleiterchip 130 mit den leitenden Bahnen gekoppelt ist. Die Träger 110, 120 sind so angeordnet, dass eine Innenseite jedes Trägers 110, 120 sowohl dem mindestens einen Leistungshalbleiterchip 130 als auch dem jeweils anderen Träger 110, 120 zugewandt ist. Nach einem Beispiel sind der erste Träger 110 und der zweite Träger 120 jeweils Träger vom Typ DCB.
  • Der mindestens eine Leistungshalbleiterchip 130 kann eine erste Leistungselektrode, die dem ersten Träger 110 zugewandt und elektrisch mit dem ersten Träger 110 gekoppelt ist, und eine zweite Leistungselektrode, die dem zweiten Träger 120 zugewandt und elektrisch mit dem zweiten Träger 120 gekoppelt ist, umfassen. Der Leistungshalbleiterchip 130 kann ferner eine Steuerelektrode (z.B. eine Gate-Elektrode) umfassen, die mit dem ersten Träger 110 oder mit dem zweiten Träger 120 gekoppelt sein kann.
  • Das Halbleitergehäuse 100 kann eine Vielzahl von Leistungshalbleiterchips wie den Leistungshalbleiterchip 130 umfassen, z.B. 3, 6, 8, 16 oder eine beliebige andere geeignete Anzahl von Leistungshalbleiterchips. Die Vielzahl der Leistungshalbleiterchips kann elektrisch mit dem ersten und/oder zweiten Träger 110, 120 gekoppelt sein, um eine spezifische Schaltung wie z.B. eine Halbbrückenschaltung zu bilden. Das Halbleitergehäuse kann z.B. ein Leistungswandler, ein AC/DC-Wandler, ein DC/DC-Wandler usw. sein.
  • Das Halbleitergehäuse 100 kann optional einen elektrisch leitenden ersten Abstandshalter 160 umfassen, der zwischen dem Leistungshalbleiterchip 130 und einem der Träger 110, 120, z.B. dem ersten Träger 110, angeordnet ist. Der erste Abstandshalter 160 kann so konfiguriert sein, dass eine Leistungselektrode des Leistungshalbleiterchips 130 mit dem ersten Träger 110 gekoppelt ist. Der erste Abstandhalter 160 kann beispielsweise ein Metall wie Al, Cu oder Fe oder eine Metalllegierung umfassen oder aus einem oder einer solchen bestehen. Nach einem anderen Beispiel enthält das Halbleitergehäuse 100 nicht den ersten Abstandshalter 160, und der Leistungshalbleiterchip 130 ist stattdessen direkt mit dem ersten Träger 110 durch ein Lotdepot gekoppelt.
  • Die externen Kontakte 140 (vgl. 1B) können Leistungskontakte umfassen, die mit Leistungselektroden (z.B. einer Source-, Drain-, Emitter- oder Kollektorelektrode) des Leistungshalbleiterchips 130 gekoppelt sind und/oder Steuerkontakte, die mit einer Steuerelektrode (z.B. einer Gate-Elektrode) des Leistungshalbleiterchips 130 gekoppelt sind. Das in 1B gezeigte Beispiel zeigt vier externe Kontakte 140. Das Halbleitergehäuse 100 kann jedoch eine beliebige Anzahl von externen Kontakten umfassen.
  • Das Halbleitergehäuse 100 kann eine Verkapselung enthalten (nicht in den 1A und 1B dargestellt). Die Verkapselung kann zum Beispiel ein Formmaterial, ein Polymer oder ein Epoxid umfassen. Die externen Kontakte 140 sind an der Verkapselung freiliegend. Außerdem sind zumindest Teile der Außenseiten des ersten und zweiten Trägers 110, 120 (die vom Leistungshalbleiterchip 130 abgewandt sind) an der Verkapselung freigelegt.
  • Die Federelemente 150 können z.B. an den vier Ecken des Halbleitergehäuses 100 angeordnet sein. Es ist auch möglich, dass das Halbleitergehäuse 100 zusätzliche Federelemente 150 enthält, die z.B. an den Rändern, in der Mitte oder an jeder anderen geeigneten Stelle innerhalb des Halbleitergehäuses 100 angeordnet sein können.
  • Die Federelemente 150 können aus einem Metall wie Al, Cu oder Fe oder aus einer Metalllegierung bestehen oder ein solches enthalten. Die Federelemente 150 können z.B. Teile eines Leadframes sein. Nach einem Beispiel sind die externen Kontakte 140 und die Federelemente 150 Teile desselben Leadframes. Jedes Federelement 150 kann insbesondere einteilig mit einem der Außenkontakte 140 geformt sein, wie im Beispiel von 1B gezeigt.
  • Jedes Federelement 150 kann sowohl den ersten Träger 110 als auch den zweiten Träger 120 berühren und kann daher so konfiguriert sein, dass es eine Kraft ausübt, die darauf abzielt, die Träger 110, 120 auseinander zu halten. Eine gewünschte Federkraft jedes Federelements 150 kann z.B. durch die Wahl einer geeigneten Breite w eingestellt werden (eine Dicke t jedes Federelements 150 kann durch den verwendeten Leadframe vordefiniert sein und ist daher möglicherweise nicht so leicht einstellbar wie die Breite w).
  • Nach einem Beispiel hat jedes Federelement 150 grundsätzlich eine S-Form, wie in der Seitenansicht von 1A zu sehen ist. Die S-Form kann einen ersten Bogen 151 und einen zweiten Bogen 152 umfassen. Der erste Bogen 151 kann den ersten Träger 110 (insbesondere die Innenseite des ersten Trägers 110) und der zweite Bogen 152 kann den zweiten Träger 120 (insbesondere die Innenseite des zweiten Trägers 120) berühren. Der erste und der zweite Bogen 151, 152 können seitlich um eine Länge l verschoben sein, die etwa 1mm, 2mm, 3mm, 5mm, 8mm, 1cm oder mehr betragen kann.
  • Nach einem Beispiel können die Federelemente 150 vom Leistungshalbleiterchip 130 und/oder jedem anderen Teil einer elektrischen Schaltung, die im Halbleitergehäuse 100 enthalten ist, elektrisch isoliert sein. Nach einem anderen Beispiel ist es jedoch auch möglich, dass zumindest einige der Federelemente 150 mit dem elektrischen Schaltkreis gekoppelt sind und den ersten Träger 110 mit dem zweiten Träger 120 elektrisch koppeln.
  • Die Federelemente 150 können den ersten Träger 110 und/oder den zweiten Träger 120 berühren, ohne mit dem ersten Träger 110 und/oder dem zweiten Träger 120 verklebt zu sein. Die Federelemente 150 können daher so konfiguriert sein, dass sie entlang der Innenfläche des ersten Trägers 110 und/oder der Innenfläche des zweiten Trägers 120 gleiten. Wenn zum Beispiel der erste und der zweite Träger 110, 120 gegeneinander gedrückt werden, können die ersten Bögen 151 entlang der Innenfläche des ersten Trägers 110 gleiten, wie durch die Pfeile in 1A angezeigt.
  • Die Herstellung des Halbleitergehäuses 100 kann Folgendes umfassen: Anordnen des Leistungshalbleiterchips 130 auf dem ersten Träger 110 oder auf dem zweiten Träger 120, Anordnen der beiden Träger 110, 120 gegenüberliegend zueinander, wie in 1A gezeigt, Ausüben von Druck auf die Träger 110, 120, so dass die Träger 110, 120 gegeneinander (und z.B. gegen den Halbleiterchip 130 und den Abstandshalter 160) gedrückt werden, und Anwenden von Wärme, um die Teile des Halbleitergehäuses 100 zusammenzulöten. Aufgrund von z.B. Unterschieden zwischen der Innen- und der Außenfläche der Träger 110, 120 (z.B.: die Innenflächen können Leiterbahnen aufweisen, die Außenflächen nicht), aufgrund des Vorhandenseins des Halbleiterchips 130 auf der Innenfläche oder aufgrund anderer Faktoren können die Träger 110, 120 eine Oberflächenkrümmung oder, allgemeiner gesagt, Oberflächenunregelmäßigkeiten aufweisen.
  • Die Federelemente 150 können jedoch dazu beitragen, einer solchen Oberflächenkrümmung entgegenzuwirken, indem sie die Träger 110, 120 in einem vordefinierten Abstand voneinander halten (insbesondere indem sie eine nach außen gerichtete Kraft auf die Ecken der Träger 110, 120 ausüben). Aufgrund der Federelemente 150 können die Träger 110, 120 des Halbleitergehäuses 100 daher eine bessere Planarität aufweisen als Träger in einem Halbleitergehäuse, das nicht die Federelemente 150 enthält.
  • Halbleitergehäuse wie das Halbleitergehäuse 100 können nach dem oben erwähnten Löten einer Planarisierungsbehandlung unterzogen werden. Eine solche Planarisierungsbehandlung kann das Schleifen der externen Oberflächen der Träger 110, 120 umfassen. Aufgrund der inhärenten Planarität des Halbleitergehäuses 100, die durch die Federelemente 150 verursacht wird, muss von dem Halbleitergehäuse 100 möglicherweise weniger Material abgeschliffen werden als von einem Halbleitergehäuse ohne die Federelemente 150.
  • 2 zeigt eine perspektivische Ansicht eines Halbleitergehäuses 200 in einem Fertigungsstadium. Das Halbleitergehäuse 200 kann ähnlich oder identisch mit dem Halbleitergehäuse 100 sein, mit Ausnahme der im Folgenden beschriebenen Unterschiede. Um eine Ansicht des Inneren des Halbleitergehäuses 200 zu ermöglichen, ist der erste Träger 110 in 2 nicht dargestellt.
  • In 2 sind die externen Kontakte 140 und die Federelemente 150 als Teil eines gemeinsamen Leadframes 210 dargestellt. In dem in 2 gezeigten Beispiel ist eine erste Gruppe von Federelementen 150 (in 2 rechts dargestellt) integral, insbesondere monolithisch, mit den jeweiligen Außenkontakten 140 ausgebildet. Eine zweite Gruppe von Federelementen 150 (links in 2) ist nicht einteilig mit den Außenkontakten 140 ausgebildet, sondern besteht aus separaten Teilen.
  • Die externen Kontakte 140 können einen externen Teil 141, der auf einer Verkapselung des Halbleitergehäuses 200 freiliegt, und einen internen Teil 142 umfassen, der von der Verkapselung eingekapselt wird und mit dem ersten Träger 110 und/oder mit dem zweiten Träger 120 gekoppelt (z.B. verlötet) ist. Der externe Teil 141 und der interne Teil 142 können einen zentralen Körper des externen Kontakts 140 bilden. Ein Federelement 150, das einstückig mit dem externen Kontakt 140 ausgebildet ist, kann sich aus dem Zentralkörper heraus z.B. in seitlicher Richtung erstrecken. Ein solches Federelement 150 kann z.B. eine fingerartige Struktur bilden, die aus dem Zentralkörper herausragt.
  • Das Halbleitergehäuse 200 kann einen ersten Abstandshalter 160 haben, der auf jedem Leistungshalbleiterchip 130 angeordnet ist. Das Halbleitergehäuse 200 kann ferner einen oder mehrere zweite Abstandshalter 220 enthalten, die nicht auf einem Halbleiterchip angeordnet sind, sondern seitlich neben dem/den Halbleiterchip(s) des Halbleitergehäuses 200. Der eine oder die mehreren zweiten Abstandshalter 220 können direkt auf den Innenflächen des ersten und zweiten Trägers 110, 120 angeordnet sein (Lötschichten können jedoch zwischen dem/den zweiten Abstandshalter(n) 220 und den Innenflächen angeordnet sein).
  • Die ersten Seiten der ersten Abstandhalter 160 und der zweiten Abstandhalter 220, die dem ersten Träger 110 zugewandt sind, können in einer gemeinsamen Ebene angeordnet sein. Ein Bestandsteil der Federelemente 150, das dem ersten Träger 110 zugewandt sind (z.B. der erste Bogen 151, vgl. 1A), kann in der in 2 gezeigten Phase der Herstellung des Halbleitergehäuses 200 über die gemeinsame Ebene hinausragen (bevor der erste Träger 110 über dem zweiten Träger 120 angeordnet wird).
  • Die Detailansicht in 2 zeigt einen Zoom auf ein Federelement 150. Das Federelement 150 kann einen distalen Teil 153 umfassen, der mit dem Zentralkörper eines externen Kontaktes 140 verbunden sein kann oder auch nicht. Der distale Teil 153 und der Zentralkörper des externen Kontaktes 140 können in einer gemeinsamen Ebene angeordnet sein. Der distale Teil 153 des Federelements 150 kann aus der gemeinsamen Ebene nach unten (z.B. in Richtung des zweiten Trägers 120) zur Bildung des zweiten Bogens 152 und dann nach oben (z.B. in Richtung des ersten Trägers 110) zur Bildung des ersten Bogens 151 gebogen sein.
  • 3 zeigt eine Seitenansicht eines Halbleitergehäuses 300. Das Halbleitergehäuse 300 kann ähnlich zu oder identisch mit den Halbleitergehäusen 100 oder 200 sein, mit Ausnahme der im Folgenden beschriebenen Unterschiede.
  • Im Halbleitergehäuse 300 können der erste und zweite Träger 110, 120 vom DCB- oder DAB-Typ sein, die jeweils innere elektrisch leitende Schichten 111, 121, Isolierschichten 112, 122 und externe leitende Schichten 113, 123 umfassen. Der erste Träger 110 und/oder der zweite Träger 120 können Aussparungen 310 aufweisen, wobei die jeweilige innere leitende Schicht 111, 121 in der Aussparung 310 entfernt ist. Eine Aussparung 310 im ersten Träger 110 und eine Aussparung 310 im zweiten Träger 120 können einander gegenüberliegend angeordnet sein. In den Aussparungen 310 können die Federelemente 150 angeordnet sein. Daher kann der erste Bogen 151 in direktem Kontakt mit der Isolierschicht 112 des ersten Trägers 110 und/oder der zweite Bogen 152 in direktem Kontakt mit der Isolierschicht 122 des zweiten Trägers 120 stehen.
  • Die inneren leitenden Schichten 111, 121 der Träger 110, 120 können in einem Abstand d1 voneinander angeordnet sein, wobei d1 beispielsweise etwa 850µm betragen kann. Die Isolierschichten 112, 122 können dagegen in einem Abstand d2 voneinander angeordnet sein, wobei d2 z.B. etwa 1450µm betragen kann. Durch die Anordnung der Federelemente 150 in den Aussparungen 310 wird also der verfügbare Federweg erhöht. Dies kann die Fähigkeit der Federelemente 150 verbessern, tatsächlich eine nach außen gerichtete Kraft auf die Träger 110, 120 auszuüben.
  • Das Halbleitergehäuse 200 kann eine Gesamtdicke d3 von etwa 2,8mm haben. Ein minimaler lateraler Abstand x zwischen den Federelementen 150 und jeder der inneren leitenden Schichten 111, 121 kann mindestens etwa 200µm betragen, um eine elektrische Isolierung zwischen den Federelementen 150 und den inneren leitenden Schichten 111, 121 zu gewährleisten. Der Bereich des minimalen seitlichen Abstandes x kann mit einem elektrisch isolierenden Material, z.B. dem Material der Verkapselung, gefüllt sein, um die elektrische Isolierung zwischen Federelement 150 und der inneren leitenden Schicht 111, 121 zu verbessern.
  • Die 4A bis 4C zeigen Seitenansichten eines Halbleitergehäuses 400 in verschiedenen Fertigungsstufen. Das Halbleitergehäuse 400 kann ähnlich oder identisch mit den Halbleitergehäusen 100, 200 oder 300 sein, mit Ausnahme der im Folgenden beschriebenen Unterschiede.
  • 4A zeigt das Halbleitergehäuse 400 in einem Fertigungsschritt, bevor der erste Träger 110 an den ersten Abstandshaltern 160 befestigt wird. Der erste Träger 110 (und möglicherweise auch der zweite Träger 120) kann eine Krümmung aufweisen. Zur besseren Sichtbarkeit wird die Krümmung des ersten Trägers 110 durch die gestrichelte Linie in 4A übertrieben dargestellt.
  • 4B zeigt ein Spannwerkzeug 410, das zum Aufeinanderpressen des ersten und zweiten Trägers 110, 120 verwendet wird. Das Spannwerkzeug 410 kann einen ersten Halter 411 und einen zweiten Halter 412, die einander gegenüberliegend angeordnet sind, und einen oder mehrere Abstandselemente 413 umfassen, die so konfiguriert sein können, dass ein vordefinierter Abstand zwischen dem ersten und dem zweiten Halter 411, 412 eingestellt werden kann. Der Abstand zwischen dem ersten und zweiten Halter 411, 412, der durch das/die Abstandselement(e) 413 eingestellt wird, definiert die Gesamtdicke d3 (vgl. 3) des Halbleitergehäuses 400.
  • 4C zeigt das Halbleitergehäuse 400 nach dem Zusammenlöten der Teile des Halbleitergehäuses. Das Halbleitergehäuse 400 kann eine Unebenheit von z.B. weniger als 10µm oder sogar weniger als 2µm aufweisen.
  • Nach einem Beispiel können die Federelemente 150 an den Trägern 110, 120 befestigt werden. Zum Beispiel können Lotdepots 420 verwendet werden, um die Federelemente an den inneren leitenden Schichten 111, 121 der Träger 110, 120 zu befestigen. Nach einem anderen Beispiel werden die Federelemente 150 nicht auf den Trägern 110, 120 befestigt, sondern können in den Aussparungen 310 angeordnet werden und/oder so konfiguriert werden, dass sie entlang der jeweiligen Isolierschicht 112, 122 gleiten (vgl. z.B. 3).
  • 5 zeigt ein Flussdiagramm eines Verfahrens 500 zur Herstellung eines Halbleitergehäuses. Die Verfahren 500 kann z.B. zur Herstellung der Halbleitergehäuse 100 bis 400 verwendet werden.
  • Das Verfahren 500 umfasst bei 501 das Anordnen eines ersten und eines zweiten Trägers einander gegenüberliegend, bei 502 das Anordnen mindestens eines Leistungshalbleiterchips zwischen dem ersten und dem zweiten Träger, bei 503 das Anordnen externer Kontakte zumindest teilweise zwischen dem ersten und dem zweiten Träger und bei 504 das Anordnen von Federelementen zwischen dem ersten und dem zweiten Träger. Nach dem Verfahren 500 sind die Federelemente so konfiguriert, dass sie den ersten und zweiten Träger in einem vordefinierten Abstand voneinander halten.
  • Nach einem Beispiel umfasst das Verfahren 500 ferner das Bereitstellen von gegenüberliegenden Aussparungen in den ersten und zweiten Trägern, wobei jeder Träger eine innere leitende Schicht, die dem mindestens einen Leistungshalbleiterchip zugewandt ist, eine Isolierschicht und eine externe leitende Schicht umfasst, wobei die inneren leitenden Schichten in den Aussparungen entfernt sind und wobei jedes Federelement in einer Aussparung angeordnet ist.
  • Nach einem weiteren Beispiel des Verfahrens 500 können die Federelemente und die externen Kontakte Teile eines Leadframes sein. Das Verfahren 500 kann das Biegen des Leadframes umfassen, um die Federelemente bereitzustellen. Ein solches Biegen kann z.B. mit Hilfe eines Stanzapparates vorgenommen werden.
  • Darüber hinaus kann das Verfahren 500 das Einkapseln des mindestens einen Leistungshalbleiterchips mit einem Formmaterial umfassen. Das Formmaterial kann zwischen den Federelementen und den inneren leitenden Schichten des ersten und zweiten Trägers angeordnet werden, um beispielsweise eine ausreichende elektrische Isolierung zwischen den Federelementen und dem ersten und zweiten Träger zu gewährleisten.
  • BEISPIELE
  • Im Folgenden werden das Halbleitergehäuse und das Verfahren zur Herstellung eines Halbleitergehäuses anhand konkreter Beispiele näher beschrieben.
  • Beispiel 1 ist ein Gehäuse für doppelseitige Kühlung, wobei das Halbleitergehäuse einen ersten und einen zweiten Träger, die einander gegenüberliegen, mindestens einen Leistungshalbleiterchip, der zwischen dem ersten und dem zweiten Träger angeordnet ist, externe Kontakte, die mindestens teilweise zwischen dem ersten und dem zweiten Träger angeordnet sind, und Federelemente umfasst, die zwischen dem ersten und dem zweiten Träger angeordnet und so konfiguriert sind, dass sie den ersten und den zweiten Träger in einem vordefinierten Abstand voneinander halten.
  • Beispiel 2 ist das Halbleitergehäuse von Beispiel 1, wobei die externen Kontakte und die Federelemente Teile eines Leadframes sind.
  • Beispiel 3 ist das Halbleitergehäuse von Beispiel 1 oder 2, wobei jedes Federelement integral, insbesondere monolithisch, mit einem der externen Kontakte ausgebildet ist.
  • Beispiel 4 ist das Halbleitergehäuse eines der vorhergehenden Beispiele, wobei der erste und der zweite Träger jeweils eine innere leitende Schicht, die dem mindestens einen Leistungshalbleiterchip zugewandt ist, eine Isolierschicht und eine externe leitende Schicht aufweisen, und wobei der erste und der zweite Träger gegenüberliegende Aussparungen aufweisen, wobei die innere leitende Schicht des ersten und des zweiten Trägers in den Aussparungen entfernt ist und wobei jedes Federelement in einer Aussparung angeordnet ist.
  • Beispiel 5 ist das Halbleitergehäuse eines der vorhergehenden Beispiele, wobei die Federelemente im Wesentlichen eine S-Form haben.
  • Beispiel 6 ist das Halbleitergehäuse von Beispiel 5, bei dem die externen Kontakte in einer gemeinsamen Ebene angeordnet sind und bei dem die Federelemente nach oben und unten aus der Ebene herausgebogen sind.
  • Beispiel 7 ist das Halbleitergehäuse von Beispiel 5 oder Beispiel 6, wobei ein erster Bogen der S-Form die Isolierschicht des ersten Trägers berührt und wobei ein zweiter Bogen der S-Form die Isolierschicht des zweiten Trägers berührt.
  • Beispiel 8 ist das Halbleitergehäuse von Beispiel 7, wobei einer oder mehrere des ersten Bogens und des zweiten Bogens so konfiguriert sind, dass sie entlang der jeweiligen Isolierschicht gleiten.
  • Beispiel 9 ist das Halbleitergehäuse eines der vorhergehenden Beispiele, bei dem jedes der Federelemente in einer Ecke des Halbleitergehäuses angeordnet ist.
  • Beispiel 10 ist ein Verfahren zur Herstellung eines Halbleitergehäuses, wobei das Verfahren umfasst: Anordnen eines ersten und eines zweiten Trägers gegenüberliegend zueinander, Anordnen mindestens eines Leistungshalbleiterchips zwischen dem ersten und dem zweiten Träger, Anordnen externer Kontakte mindestens teilweise zwischen dem ersten und dem zweiten Träger, und Anordnen von Federelementen zwischen dem ersten und dem zweiten Träger, wobei die Federelemente so konfiguriert sind, dass sie den ersten und den zweiten Träger in einem vordefinierten Abstand voneinander halten.
  • Beispiel 11 ist das Verfahren von Beispiel 10, ferner umfassend: Bereitstellen gegenüberliegender Aussparungen in den ersten und zweiten Trägern, wobei jeder Träger eine innere leitende Schicht, die dem mindestens einen Leistungshalbleiterchip zugewandt ist, eine Isolierschicht und eine externe leitende Schicht umfasst, und wobei die inneren leitenden Schichten in den Aussparungen entfernt sind und wobei jedes Federelement in einer Aussparung angeordnet ist.
  • Beispiel 12 ist das Verfahren von Beispiel 10 oder 11, wobei die externen Kontakte und die Federelemente als Teile eines gemeinsamen Leadframes bereitgestellt werden.
  • Beispiel 13 ist die Verfahren von Beispiel 12, ferner umfassend: Biegen des Leadframes, um die Federelemente bereitzustellen.
  • Beispiel 14 ist das Verfahren nach einem der Beispiele 11 bis 13, ferner umfassend: Einkapseln des mindestens einen Leistungshalbleiterchips mit einem Formmaterial, wobei das Formmaterial zwischen den Federelementen und den inneren leitenden Schichten des ersten und zweiten Trägers angeordnet ist.
  • Beispiel 15 ist das Verfahren nach einem der Beispiele 10 bis 14, ferner umfassend: Pressen des ersten und zweiten Trägers gegen einen von den Federelementen ausgeübten Druck gegeneinander.
  • Beispiel 16 ist eine Vorrichtung mit Mitteln zur Durchführung des Verfahrens nach einem der Beispiele 10 bis 15.
  • Obwohl die Offenbarung in Bezug auf eine oder mehrere Ausführungen veranschaulicht und beschrieben wurde, können an den veranschaulichten Beispielen Änderungen und/oder Modifikationen vorgenommen werden, ohne vom Geist und Umfang der beigefügten Ansprüche abzuweichen. Insbesondere in Bezug auf die verschiedenen Funktionen, die von den oben beschriebenen Komponenten oder Strukturen (Baugruppen, Vorrichtungen, Schaltkreise, Systeme usw.) ausgeführt werden, sollen die zur Beschreibung dieser Komponenten verwendeten Begriffe (einschließlich eines Verweises auf ein „Mittel“), sofern nicht anders angegeben, allen Komponenten oder Strukturen entsprechen, die die spezifizierte Funktion der beschriebenen Komponente erfüllen (z.B. funktional gleichwertig sind), auch wenn sie nicht strukturell gleichwertig zu der offenbarten Struktur sind, die die Funktion in den hier illustrierten beispielhaften Implementierungen der Offenbarung erfüllt.

Claims (15)

  1. Halbleitergehäuse (100, 200, 300, 400) zur doppelseitigen Kühlung, wobei das Halbleitergehäuse (100, 200, 300, 400) Folgendes umfasst: einen ersten (110) und einen zweiten (120) Träger, die einander gegenüberliegen, mindestens einen Leistungshalbleiterchip (130), der zwischen dem ersten und zweiten Träger (110, 120) angeordnet ist, externe Kontakte (140), die zumindest teilweise zwischen dem ersten und zweiten Träger (110, 120) angeordnet sind, und Federelemente (150), die zwischen dem ersten und zweiten Träger (110, 120) angeordnet und so konfiguriert sind, dass sie den ersten und zweiten Träger (110, 120) in einem vordefinierten Abstand voneinander halten.
  2. Halbleitergehäuse (100, 200, 300, 400) nach Anspruch 1, wobei die externen Kontakte (140) und die Federelemente (150) Teile eines Leadframes (210) sind.
  3. Halbleitergehäuse (100, 200, 300, 400) nach Anspruch 1 oder 2, wobei jedes Federelement (150) integral, insbesondere monolithisch, mit einem der externen Kontakte (140) ausgebildet ist.
  4. Halbleitergehäuse (300) eines der vorhergehenden Ansprüche, wobei der erste und der zweite Träger (110, 120) jeweils eine innere leitende Schicht (111, 121), die dem mindestens einen Leistungshalbleiterchip (130) zugewandt ist, eine Isolierschicht (112, 122) und eine externe leitende Schicht (113, 123) umfassen, und wobei der erste und zweite Träger (110, 120) gegenüberliegende Aussparungen (310) aufweisen, wobei die innere leitende Schicht (111, 121) des ersten und zweiten Trägers (110, 120) in den Aussparungen (310) entfernt ist und wobei jedes Federelement (150) in einer Aussparung (310) angeordnet ist.
  5. Halbleitergehäuse (100, 200, 300, 400) eines der vorhergehenden Ansprüche, wobei die Federelemente (150) im Wesentlichen eine S-Form aufweisen.
  6. Halbleitergehäuse (100, 200, 300, 400) nach Anspruch 5, wobei die externen Kontakte (140) in einer gemeinsamen Ebene angeordnet sind und wobei die Federelemente (150) nach oben und unten aus der Ebene herausgebogen sind.
  7. Halbleitergehäuse (300) nach Anspruch 5 oder 6, wobei ein erster Bogen (151) der S-Form die Isolierschicht (112) des ersten Trägers (110) berührt und wobei ein zweiter Bogen (152) der S-Form die Isolierschicht (122) des zweiten Trägers (120) berührt.
  8. Halbleitergehäuse (300) nach Anspruch 7, wobei einer oder mehrere des ersten Bogens (151) und des zweiten Bogens (152) so konfiguriert sind, dass sie entlang der jeweiligen Isolierschicht (112, 122) gleiten.
  9. Halbleitergehäuse (100, 200, 300, 400) nach einem der vorhergehenden Ansprüche, wobei jedes der Federelemente (150) in einer Ecke des Halbleitergehäuses (100, 200, 300, 400) angeordnet ist.
  10. Verfahren (500) zur Herstellung eines Halbleitergehäuses, wobei das Verfahren umfasst: Anordnen (501) eines ersten und eines zweiten Trägers gegenüberliegend zueinander, Anordnen (502) mindestens eines Leistungshalbleiterchips zwischen dem ersten und zweiten Träger, Anordnen (503) von externen Kontakten zumindest teilweise zwischen dem ersten und dem zweiten Träger, und Anordnen (504) von Federelementen zwischen dem ersten und zweiten Träger, wobei die Federelemente so konfiguriert sind, dass sie den ersten und zweiten Träger in einem vordefinierten Abstand voneinander halten.
  11. Verfahren (500) nach Anspruchs 10, ferner umfassend: Bereitstellen von gegenüberliegenden Aussparungen im ersten und zweiten Träger, wobei jeder Träger eine innere leitende Schicht, die dem mindestens einen Leistungshalbleiterchip zugewandt ist, eine Isolierschicht und eine externe leitende Schicht aufweist, und wobei die inneren leitenden Schichten in den Aussparungen entfernt sind und jedes Federelement in einer Aussparung angeordnet ist.
  12. Verfahren (500) nach Anspruch 10 oder 11, bei dem die externen Kontakte und die Federelemente als Teile eines gemeinsamen Leadframes bereitgestellt werden.
  13. Verfahren nach Anspruch 12 (500), ferner umfassend: Biegen des Leadframes, um die Federelemente bereitzustellen.
  14. Verfahren (500) nach einem der Ansprüche 11 bis 13, ferner umfassend: Einkapseln des mindestens einen Leistungshalbleiterchips mit einem Formmaterial, wobei das Formmaterial zwischen den Federelementen und den inneren leitenden Schichten des ersten und zweiten Trägers angeordnet ist.
  15. Verfahren (500) nach einem der Ansprüche 10 bis 14, ferner umfassend: Aufeinanderdrücken des ersten und zweiten Trägers gegen einen von den Federelementen ausgeübten Druck.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220208653A1 (en) * 2020-12-29 2022-06-30 Semiconductor Components Industries, Llc Dual-side cooling semiconductor packages and related methods

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7395452B2 (ja) * 2020-09-23 2023-12-11 株式会社東芝 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070236891A1 (en) * 2006-04-03 2007-10-11 Denso Corporation Semiconductor device having heat radiation member and semiconductor chip and method for manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3961728A (en) 1975-03-31 1976-06-08 The Goodyear Tire & Rubber Company Fluid container mounting method and apparatus
CA2716795C (en) * 2008-02-25 2018-07-31 Nkt Flexibles I/S A pipe system, a fluid sensing system for a pipe system, and a method of determining a fluid component in an annulus cavity of a pipe
JP2012146760A (ja) 2011-01-11 2012-08-02 Calsonic Kansei Corp パワー半導体モジュール
WO2016024333A1 (ja) 2014-08-12 2016-02-18 新電元工業株式会社 半導体モジュール

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070236891A1 (en) * 2006-04-03 2007-10-11 Denso Corporation Semiconductor device having heat radiation member and semiconductor chip and method for manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220208653A1 (en) * 2020-12-29 2022-06-30 Semiconductor Components Industries, Llc Dual-side cooling semiconductor packages and related methods
US11646249B2 (en) * 2020-12-29 2023-05-09 Semiconductor Components Industries, Llc Dual-side cooling semiconductor packages and related methods

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