DE102006040838B4 - Elektronische Leistungspackung mit zwei Substraten mit mehreren Halbleiterchips und elektronischen Komponenten - Google Patents

Elektronische Leistungspackung mit zwei Substraten mit mehreren Halbleiterchips und elektronischen Komponenten Download PDF

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Abstract

Elektronische Leistungspackung, die aufweist:
ein erstes und ein zweites nicht ebenes Isoliersubstrat hoher thermischer Leitfähigkeit (1, 2); und
mehrere Halbleiterchips (20) und elektronische Komponenten (30), die zwischen den ersten und zweiten nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit (1, 2) angeordnet sind, wobei
jedes der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) eine elektrische Isolierschicht (77) und mehrere gemusterte elektrische Leiterschichten (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) enthält, die abwechselnd gestapelt sind,
die elektrischen Leiterschichten (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) mit den elektronischen Komponenten (30) mechanisch und elektrisch verbunden sind,
jedes der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) außerdem mehrere erhobene Bereiche oder Pfosten (70) enthält,
die erhobenen Bereiche oder Pfosten (70) miteinander verbunden sind, so dass die ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1,...

Description

  • Die vorliegende Erfindung betrifft im allgemeinen eine elektronische Leistungspackung mit zwei Substraten mit mehreren Halbleiterchips und elektronischen Komponenten.
  • Elektronische Hochleistungsvorrichtungen machen hinsichtlich der Spannungs-, Strom und Leistungspegel weiterhin große Fortschritte. Mit dem höheren Leistungsvermögen sind jedoch höhere Leistungsverluste (Dissipationen) verbunden, die eine Belastung für elektrische Verbindungen, für die Kühlung und für die mechanische Integrität darstellen. Herkömmliche Ansätze, um elektronische Leistungsvorrichtungen zu packen, verwenden diskret gepackte Vorrichtungen, die auf einer Karte bzw. Platine oder einem Substrat oder einem Hybridmodul angebracht sind, bei denen bloße Chips auf dem Substrat angebracht werden und mit dem Substrat durch Bondierungsdrähte bzw. Verbindungsdrähte verbunden werden, und daher weisen die herkömmlichen Techniken signifikante Grenzen hinsichtlich des Leistungsvermögens auf. Die diskrete Packung kann in Plastik gegossen, versiegelte bzw. abgedichtete Metallgefäße oder abgedichtete Keramikträger sein, und die Packung enthält einen Leistungschipdraht, der mit einem Leitungsrahmen der Plastikpackung verbunden ist. Der bloße Leistungschip wird mittels Löten an einer Anschlussfläche auf dem Substrat befestigt, und der thermische Pfad führt durch diese Schnitt- bzw. Verbindungsstellen, durch das Substrat, durch ein Klebemittel oder thermisches Schmiermittel in eine Kühlstruktur. Die Anzahl thermischer Schnitt- bzw. Verbindungsstellen und die schlechte thermische Leitfähigkeit zwischen den Substraten und den Materialien der Verbindungsstellen bewirken übermäßig hohe thermische Verbindungsstelle-zu-Umgebung-Widerstände, und der Aufbau begrenzt den Betrieb der Vorrichtung und erhöht die Verbindungsstellentemperatur über die Grenze hinaus. Diese thermischen Effekte können ebenfalls dazu führen, dass Entwickler Vorrichtungen voneinander trennen, um eine thermische Streuung zu erhöhen, auf Kosten einer größeren Modulgröße, erhöhter elektrischer Parasitäten und eines teueren Aufbaus.
  • Leistungshalbleiterchips wie z. B. Leistungs-JFETs, -MOSFETs, -IGBTs und -Dioden sind Vorrichtungen zum Steuern großer Ströme, so dass sie große Wärmemengen erzeugen. Demzufolge sind die Halbleiterchips, wenn sie in Packungen eingebaut sind, derart angeordnet, dass sie eine ausreichende Kühlung (Wärmestrahlung) erzielen. Bei einer herkömmlichen Leistungsmodultechnologie, bei der mehrere Halbleiterchips in einer Packung eingebaut sind, wird ein Isoliersubstrat, das aus einer Keramik mit hoher thermischer Leitfähigkeit besteht, verwendet. Die Halbleiterchips sind auf diesem Isoliersubstrat angebracht, und Hauptelektroden, die auf den unteren Hauptflächen der Halbleiterchips vorgesehen sind, sind durch Weichlöten mit einem dicken Kupferfilm, der auf dem Isoliersubstrat vorgesehen ist, verbunden. Hauptelektroden und Steuerelektroden, die auf den oberen Oberflächen der IGBT-Chips vorgesehen sind, sind mit einem dicken Kupferfilm, der auf dem Isoliersubstrat vorgesehen ist, mittels Drahtverbindung (Bonden) verbunden. Das Isoliersubstrat ist an eine Wärmestrahlungsgrundplatte aus Kupfer gelötet. Dadurch wird Wärme, die von den Halbleiterchips erzeugt wird, durch das Isoliersubstrat, das auf der Seite der unteren Oberfläche der Halbleiterchips angeordnet ist, abgestrahlt. Bei dieser herkömmlichen Technologie wird die Wärme nur von einer Oberfläche eines jeweiligen Halbleiterchips abgestrahlt, und daher besteht eine Grenze dahingehend, wie viel das Wärmestrahlungsvermögen erhöht werden kann, und außerdem besteht eine Grenze hinsichtlich der Verringerung der Größe des Aufbaus des Leistungsmoduls.
  • Eine fortgeschrittene Packungstechnologie, die die Anforderungen hinsichtlich des thermischen und mechanischen Leistungsvermögens anspricht und gleichzeitig eine Verbindungsstruktur hoher elektrischer Leistungsfähigkeit bereitstellt, wird in der Zukunft für Leistungselektroniken benötigt, die auf Anwendungsbereiche wie z. B. für Militär-, Luftfahrt-, Medizin- und industrielle Elektroniken abzielen. Diese Anwendungsbereiche bewegen sich alle in Richtung Halbleiter mit höherer Spannung, höherem Strom, höheren Leistungsverlusten und schnelleren Schaltgeschwindigkeiten, und die Vorrichtungen überragen die elektrischen, mechanischen und thermischen Fähigkeiten traditioneller Packungsansätze. Die fortgeschrittene Packungstechnologie sollte den Die (Halbleiterplättchen) mit Drahtverbindung auf Keramiksubstraten niedriger Leistungsfähigkeit, bei denen ein einseitiger Kühlungspfad vorgesehen ist, durch eine metallbasierte Verbindungsstruktur mit direkter doppelseitiger Kühlung ersetzen. Ein Beispiel für einen derartigen Aufbau ist eine elektrisch isolierte und thermisch leitende doppelseitige vorgepackte Komponente (siehe US-Patentanmeldungsveröffentlichung Nr. 2003/0132511 A1. Eine Hybridtechnologie verwendet Metallabstandshalter und eine Drahtverbindung, um elektrische Verbindungen mit Halbleiterchips zu erstellen. Die Verwendung von Abstandshaltern, die in der Lage sind, einen Unterschied in der Dicke zwischen Halbleiterchips zu absorbieren, stellen ebenfalls einen Wärmeleitpfad für eine doppelseitige Kühlung des Leistungsmoduls bereit (siehe US-Patentanmeldungsveröffentlichung Nr. 2003/0090873 A1. In dieser vorgepackten Komponente sind gestanzte Leitungselemente, Kontaktelektroden, Halbleiterchips und ähnliches zwischen einem Paar Keramiksubstratelementen positioniert. Ein anderes Beispiel eines derartigen Aufbaus ist eine hochzuverlässige Leistungsvorrichtungspackung mit Kupfergraphitleitersubstrat (siehe IEEE, 44. jährliches internationales ”Reliability Physics Symposium”, San José, 2006, Seite 613).
  • Diese Packung weist eine Struktur auf, bei der ein IGBT- und Dioden-Chips durch zwei Kupfergraphitleitungssubstrate, Goldbumps und Lötbumps (Perlen) zur Planarisierung und Verbindung und eine zweite Kupfergraphitschicht zur oberen Verbindung und doppelseitigen Wärmeentfernung geschichtet sind. Jedoch benötigt der doppelseitige Aufbau ohne inhärente Spannungsentlastung von Drahtverbindungen eine sehr sorgfältige Materialauswahl, um eine Ausdehnungsfehlanpassung an den Verbindungsstellen zu eliminieren, während eine hohe Leitfähigkeit sowohl für die elektrische Leitung als auch die thermische Leitung bereitgestellt wird. Der verringerte thermische Ausdehnungskoeffizient der Wärmeübertragungsschicht stellt nicht nur eine zuverlässige Verbindungsstelle bereit, sondern ermöglicht aufgrund der verringerten Spannung auf die elektrische Isolierschicht die Verwendung einer sehr dünnen AIN-Dielektrik, um die Wärmeübertragung weiter zu verbessern. Bei diesem Aufbau sind die Halbleiterchips zwischen zwei Kupfergraphitleitersubstrate, Goldbumps und Lötbumps zur Planarisierung geschichtet, um eine elektrische Verbindung zwischen den Elektroden der IGBT- und Dioden-Chips und den Elektroden zu erhalten. Auf der oberen Seite des Halbleiterchips ist jedoch der Bereich der Verbindung klein, da die Elektroden auf dieser oberen Seite und Elektroden, die auf dem oberen Isoliersubstrat vorgesehen sind, durch Metallbumps verbunden sind. Demzufolge besteht das Problem, dass der elektrische Widerstand groß ist, was unvorteilhaft ist, um große Ströme zu erhalten, und außerdem das Problem, dass Wärme, die von dem Halbleiterchip erzeugt wird, nicht ohne weiteres zum Isoliersubstrat übertragen wird und somit das Wärmestrahlungsvermögen schlecht ist. Außerdem benötigt dieser Packungsentwurf externe Verbindungsbusse, die mit der Halbleiterchipbondierung verbunden sind. In diesem asymmetrischen Entwurfslayout ist es schwierig, eine einheitliche Spannungsverteilung in der Packung nach dem vollständigen Zusammenbauprozess zu erzielen, was zu großen Spannungen, die auf die Halbleiterchips wirken, führen kann. Die Halbleiterchips wie beispielsweise IGBTs und MOSFETs, die MOS-Gatestrukturen aufweisen, haben eine Charakteristik, die gegenüber Spannungen anfällig ist.
  • Die WO 2004/034 428 A2 zeigt eine Halbleiterpackung, die zwei Leiterplatten und mindestens eine Halbleitervorrichtung enthält, die zwischen den beiden Leiterplatten angeordnet ist. Die erste und zweite Leiterplatte enthält jeweilige leitende Verbindungsanschlussflächen, die mittels eines leitenden Klebemittels beispielsweise verbunden werden. Die Erzeugung einer Nettorestkompressionsspannung in den elektronischen Komponenten ist jedoch nicht gezeigt.
  • Die US 2005/0 146 027 A1 zeigt eine Leistungshalbleitervorrichtung, die ein Leistungs-Halbleiterschaltelement und eine Freilaufdiode in antiparalleler Verbindung zueinander zeigt, wobei diese zwischen einem ersten Substrat und einem zweiten Substrat angeordnet sind. Weiterhin sind Verbindungsvorsprünge und Verbindungsleiter miteinander und mit den Isoliersubstraten verbunden, um eine elektrische Verbindung herzustellen. Die Erstellung einer mechanischen Kopplung durch Erzeugen einer Nettorestkompressionsspannung in den elektronischen Komponenten ist jedoch nicht erwähnt.
  • Dasselbe gilt für die in den Dokumenten US 2004/0 061 221 A1 , US 6943 443 B2 und US 6 072 240 A beschriebenen Halbleiterpackungen.
  • Im Hinblick auf das oben beschriebene Problem ist es eine Aufgabe der vorliegenden Erfindung, eine elektronische Leistungspackung zu schaffen, die zwei Substrate mit mehreren Halbleiterchips und elektronischen Komponenten aufweist.
  • Die Aufgabe wird mit den Merkmalen der unabhängigen Ansprüche gelöst. Die abhängigen Ansprüche sind auf bevorzugte Ausführungsformen der Erfindung gerichtet.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung enthält eine elektronische Leistungspackung ein erstes und ein zweites nicht ebenes Isoliersubstrat hoher thermischer Leitfähigkeit und mehrere Halbleiterchips und elektronische Komponenten, die zwischen dem ersten und zweiten nicht ebenen Isoliersubstrat hoher thermischer Leitfähigkeit angeordnet sind. Jedes der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit enthält eine elektrische Isolierschicht und mehrere gemusterte bzw. strukturierte elektrische Leiterschichten, die abwechselnd gestapelt sind. Die elektrischen Leiterschichten sind mit den elektronischen Komponenten mechanisch und elektrisch verbunden. Jedes der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit enthält außerdem mehrere erhobene Bereiche oder Pfosten. Die erhobenen Bereiche oder Pfosten sind miteinander verbunden, so dass das erste und zweite nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit mechanisch und elektrisch miteinander verbunden sind. Die Anzahl der erhobenen Bereiche oder Pfosten, die Anordnung der erhobenen Bereiche oder Pfosten und die Gestalt eines jeweiligen erhobenen Bereiches oder Pfostens werden derart eingestellt, dass sie eine mechanische Kopplung zwischen dem ersten und zweiten nicht ebenen Isoliersubstrat hoher thermischer Leitfähigkeit aufweisen. Die elektrischen Leiterschichten sind voneinander getrennt und isoliert, so dass mehrere elektrische Schaltungen auf zumindest einem der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit vorgesehen sind. Die mechanische Kopplung erzeugt eine Nettorestkompressionsspannung in den Halbleiterchips und den elektronischen Komponenten.
  • In der obigen Packung wird eine einheitliche Spannungsverteilung in der Packung erhalten, und daher wird das Wärmestrahlungsvermögen verbessert. Insbe sondere wird die Wärme, die von dem Halbleiterchip erzeugt wird, glatt von den beiden Hauptoberflächen des Halbleiterchips zu den beiden nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit übertragen und dadurch schnell abgestrahlt. Die Konfiguration mit direkter doppelseitiger Kühlung verringert außerdem den Wärmewiderstand der elektronischen Leistungspackung.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung enthält eine elektronische Leistungspackung ein erstes und ein zweites nicht ebenes Isoliersubstrat hoher thermischer Leitfähigkeit und mehrere Halbleiterchips und Elektronikkomponenten, die zwischen den ersten und zweiten nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit angeordnet sind. Jedes der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit enthält eine elektrische Isolierschicht und mehrere gemusterte elektrische Leiterschichten, die abwechselnd gestapelt sind. Die elektrischen Leiterschichten sind mit den elektronischen Komponenten mechanisch und elektrisch verbunden. Eines der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit enthält außerdem mehrere Einschnitte oder Kanäle. Die Einschnitte oder Kanäle sind an vorbestimmten Bereichen von dem einen der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit angeordnet, wobei die vorbestimmten Bereiche diejenigen sind, auf denen die elektronischen Komponenten angeordnet sind. Die ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit sind durch mehrere Verbindungsbereiche mechanisch und elektrisch verbunden. Die elektrischen Leiterschichten sind voneinander getrennt und isoliert, so dass mehrere elektrische Schaltungen auf zumindest einem der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit vorgesehen sind. Die Anzahl, Anordnung und Gestalt der Verbindungsbereiche sind derart eingestellt, dass eine mechanische Kopplung zwischen den dersten und zweiten nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit vorhanden ist. Die mechanische Kopplung erzeugt eine Nettorestkompressionsspannung in den Halbleiterchips und den elektronischen Komponenten.
  • Bei der obigen Packung wird eine einheitliche Spannungsverteilung in der Packung erhalten, und daher werden die Zuverlässigkeit und das Wärmestrahlungsvermögen verbessert.
  • Die obigen und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden genaueren Beschreibung mit Bezug auf die zugehörigen Zeichnungen deutlich. Es zeigen:
  • 1 einen Querschnitt, der eine elektronische Leistungspackung zeigt,
  • 2 eine auseinandergezogene Ansicht, die die elektronische Leistungspackung zeigt,
  • 3A und 3B eine obere und untere Draufsicht auf ein oberes nicht ebenes Isoliersubstrat hoher thermischer Leitfähigkeit in der Packung,
  • 4A und 4B eine obere und untere Draufsicht auf ein unteres nicht ebenes Isoliersubstrat hoher thermischer Leitfähigkeit in der Packung,
  • 5A und 5B die oberen Draufsichten der oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit, die die mechanischen und elektrischen Verbindungen zeigen,
  • 6A bis 6C Querschnitte, die schematisch die elektronische Leistungspackung in verschiedenen Stufen zeigen, wobei 6A die Packung vor dem Zusammenbau, 6B die Packung während eines Rückflussprozesses und 6C Packung nach dem Zusammenbau erläutert,
  • 7 eine vergrößerte Ansicht eines 3D-Maschen-Bildes eines Halbleiterchips und eines Verbindungspfostenbereiches in der elektronischen Leistungspackung,
  • 8 einen Graphen, der die berechneten Ergebnisse des Effektes des Halbleiterchipeckenradius (Die-Eckenradius) auf die Gesamtspannungswerte in einer Kupferschicht des unteren nicht ebenen Substrats und einem Lötmaterial (AuGe) nach dem Rückflussprozess zeigt,
  • 9 einen Graphen, der die berechneten Ergebnisse der Spannungsänderungen in den verschiedenen Materialschichten aufgrund der Erhöhung der Verbindungspfostenkrümmung nach dem Rückflussprozess zeigt,
  • 10A bis 10C obere Draufsichten, die Positionskonfigurationen mit neun (P1) und fünf (P2), (P3) Pfosten zeigen, einschließlich einem zentralen Phasenausgangs-Pfosten, und
  • 10D und 10E obere Draufsichten, die vorgeschlagene Pfostenkrümmungen (G1) und (G2) zeigen,
  • 11 einen Graphen, der berechnete Ergebnisse des Einflusses der sich erhöhenden Krümmung eines Phasenausgangs-Pfostens auf die Restspannungen in der Kupferoberfläche des oberen nicht ebenen Substrats und der Verbindungslötmaterialschicht zeigt,
  • 12A bis 12D Ansichten, die eine berechnete Phasenausgangs-Pfostenanalyse mit und ohne ein vertikales geätztes Profil zeigen, das eine 30%-Verringerung der Restspannungen in der Kupferschicht aufgrund der Inklusion der Krümmung in der Z-Richtung zeigt,
  • 13A einen Querschnitt einer schematischen Darstellung der Phasenausgangs- und Trägerpfostenstrukturen in der Keramikschichtung, und
  • 13B eine Ansicht, die das 3D-Maschen-Modell des Haupteinschnittmerkmals zeigt,
  • 14 einen Graphen, der die berechneten Restspannungen zeigt, die in den Kupfer- und Keramikschichten der Trä gerpfostenstruktur auf der zusammengebauten Keramikschichtungsstruktur beobachtet wurden,
  • 15A eine obere Draufsicht, die die schematische Pfosten-Pfosten-Trennung zeigt, und
  • 15B eine Ansicht, die ein zweidimensionales Maschenmodell zeigt, das verwendet wird, um die Auswirkung des Abstandsparameters zwischen Trägerpfosten auf die Restspannungen innerhalb der Keramikschichtung zu untersuchen,
  • 16 einen Graphen, der die berechneten Ergebnisse der variierenden Pfostentrennung auf die maximalen Spannungswerte zeigt, die in den jeweiligen Schichten auf dem Packungsaufbau gesehen wurden,
  • 17 eine schematische Querschnittsansicht, die den Keramikschichtungsaufbau zeigt, der die AuGe-Lötbefestigungslötung und die AuSn-Verbindungspfostenbefestigungslötung zeigt,
  • 18 einen Graphen, der die berechneten Ergebnisse der Spannungswerte zeigt, die durch Variieren der Die-Befestigungslötdicke nach den Rückflussprozessen erhalten werden,
  • 19 einen Graphen, der die berechneten Ergebnisse der Spannungswerte zeigt, die durch Variieren der Pfostenverbindungslötdicke nach den Rückflussprozessen erhalten werden,
  • 20 einen Graphen, der die berechneten maximalen Spannungen zeigt, die in der dicken und dünnen Kupferkeramikschicht der elektronischen Leistungspackung erhalten werden, wobei diese bei den extremen Zyklustemperaturen, die bei –60°C und 200°C verwendet werden, gezeigt sind,
  • 21 eine schematische Querschnittsansicht, die eine vorgeschlagene Layoutführung für den Lötresist zeigt,
  • 22A bis 22G Querschnittsansichten, die eine Doppelätztechnik zeigen, und zwar entweder mit einem einzigen oder mit einem Doppelverbindungsprozess, die für die Herstellung nicht ebener Substrate verwendet wird,
  • 23 eine auseinandergezogene Ansicht der Packung in dem Zusammenbauprozess einschließlich der Wärmetauschereinheit,
  • 24 eine auseinandergezogene Ansicht, die die elektronische Leistungspackung in dem Zusammenbauprozess unter Verwendung der alternativen Polyimidisolierfolie bzw. -schicht zeigt,
  • 25 ein Schaltungsdiagramm, das eine elektrische Schaltung der elektronischen Leistungspackung zeigt,
  • 26 eine auseinandergezogene Ansicht des Leistungsinvertersystems, das aus einem Schichtungsleistungsmodul, einer DC-Verbindungskondensatorkarte und einer Ansteuerungseinheit besteht, die sämtlich durch eine integrierte abgedichtete Wärmetauschereinheit gekühlt werden,
  • 27 eine perspektivische Ansicht des Leistungsinvertersystems von oben,
  • 28 eine perspektivische Ansicht des Leistungsinvertersystems von unten,
  • 29A bis 29D obere und untere Draufsichten, die große und kleine Halbleitervorrichtungen auf denselben Chips mit gemeinsamen Elektrodenpfostenentwürfen zeigen, und
  • 29E und 29F obere und untere Draufsichten eines anderen oberen Isoliersubstrats hoher thermischer Leitfähigkeit, das Halbleitervorrichtungen unterschiedlicher Größe unterbringen kann,
  • 30A und 30B obere und untere Draufsichten eines weiteren oberen Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 31 einen Querschnitt, der eine andere elektronische Leistungspackung zeigt,
  • 32A und 32B obere und untere Draufsichten eines oberen Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 33A und 33B obere und untere Draufsichten eines unteren Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 34 eine Querschnittsansicht, die noch eine andere elektronische Leistungspackung zeigt,
  • 35A und 35B obere und untere Draufsichten eines oberen Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 36A und 36B obere und untere Draufsichten eines unteren Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 37 eine Querschnittsansicht, die eine andere elektronische Leistungspackung zeigt,
  • 38A und 38B obere und untere Draufsichten eines oberen Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 39A und 39B obere und untere Draufsichten eines unteren Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 40 eine Querschnittsansicht, die die Anhäufung möglicher Linien an der Kante des Halbleiterchips zeigt,
  • 41 eine Querschnittsansicht, die die Verringerung der Anhäufung der möglichen Linien an der Kante des Halbleiterchips zeigt,
  • 42 eine Querschnittsansicht, die eine andere elektronische Leistungspackung zeigt,
  • 43 eine auseinandergezogene Ansicht, die die elektronische Leistungspackung zeigt,
  • 44A und 44B obere und untere Draufsichten eines oberen Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 45A und 45B obere und untere Draufsichten eines unteren Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 46 eine Querschnittsansicht, die eine andere elektronische Leistungspackung zeigt,
  • 47A und 47B obere und untere Draufsichten eines oberen Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 48A und 48B obere und untere Draufsichten eines unteren Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 49A und 49B Querschnittsansichten, die elektronische Leistungspackungen zeigen, und
  • 50 eine auseinandergezogene Ansicht, die eine elektrisch isolierte und thermisch leitfähige doppelseitige vorgepackte IC-Komponente, gestanzte Leitungselemente, Kontaktelektroden, Halbleiterchips und ähnliches zeigen, die zwischen einem Paar Keramiksubstratelementen gemäß dem Stand der Technik positioniert sind.
  • Mit Bezug auf die Zeichnungen, in denen gleiche Bezugszeichen für ähnliche bzw. gleiche Teile verwendet werden, werden im Folgenden beispielhafte Ausführungsformen einer doppelseitig gekühlten Leistungselektronik beschrieben.
  • Eine erste beispielhafte Ausführungsform der Erfindung, die für eine elektronische Leistungspackung 100 verwendet wird, wird im Folgenden mit Bezug auf die 1 bis 5B beschrieben. Der Querschnitt der elektronischen Leistungspackung 100 ist in 1 gezeigt (die Figur zeigt nur die Hälfte des Halbbrückengleichrichters, d. h. einen Transistor 20 und eine Diode 30). Die elektronische Leistungspackung 100 besteht aus z. B. zwei Halbleiterleistungstransistorchips 20 und beispielsweise zwei Halbleiterleistungsdiodenchips 30, die zwischen zwei nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit 1, 2 geschichtet sind, auf denen Metallelektroden 7–10 gemustert sind, um einen Kontakt mit den Halbleiterchips zu erstellen, wenn die oberen und unteren nicht ebenen Substrate 1, 2 in Kontakt gebracht werden. 2 zeigt die auseinandergezogene Ansicht, die die elektronische Leistungspackung zeigt. Die 3 und 4 zeigen die Entwürfe bzw. Layouts der oberen und unteren nicht ebenen Substrate. Die inneren und äußeren Seiten dieser nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 sind in den Figuren gezeigt. Die Halbleiterleistungstransistorchips 20 weisen eine obere Oberfläche 21 und eine untere Oberfläche 22 als zwei Hauptoberflächen auf. Auf der unteren Hauptoberfläche 22 eines jeweiligen Transistorchips 20 ist eine Drain- oder Kollektorelektrode 25 über der gesamten Oberfläche ausgebildet. Auf der anderen, oberen Hauptoberfläche 21 der Transistorchips 20 ist eine kleine rechtwinklige Gateelektrode 24 in dem ausgewählten Bereich der oberen Hauptoberfläche ausgebildet, und eine Source- oder Emitterelektrode 23 ist in dem verbleibenden oberen Hauptoberflächenbereich ausgebildet. Die Halbleiterleistungsdiodenchips 30 weisen ebenfalls eine obere Oberfläche 31 und eine untere Oberfläche 32 als zwei Hauptoberflächen auf. Auf der unteren Hauptoberfläche 32 der Halbleiterleistungsdiodenchips 30 ist eine Kathodenelektrode 34 über der gesamten Oberfläche ausgebildet. Auf der oberen Hauptoberfläche 31 der Diodenchips 30 ist eine Anodenelektrode 33 ausgebildet, während die Kathodenelektrode 34 auf der unteren Hauptoberfläche 32 der Diodenchips 30 ausgebildet ist.
  • Die elektronische Leistungspackung wird mit Bezug auf die 1 bis 28 beschrieben. Die oberen und unteren Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 bestehen aus einem nicht leitenden Keramiksubstrat 77 und hoch leitenden Metallelektroden 7–10, die entweder mittels Direktkupferverbindung, Direktaluminiumverbindung oder einem Aktivmetall-Hartlötmaterial verbunden sind. Das Keramiksubstrat 77 weist Materialien aus einer Gruppe auf, die aus Aluminium, Aluminiumnitrid, Siliziumnitrid, Siliziumkarbid oder Diamant und Kupfer- oder Aluminiummetall besteht. Jedes der oberen und unteren Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 weist außerdem eine innere Oberfläche 3, 4 und eine äußere Oberfläche 5, 6 als zwei Hauptoberflächen auf. Auf der inneren Hauptoberfläche 3 des oberen Isoliersubstrats hoher thermischer Leitfähigkeit 1 sind externe Bus-Elektrodenmuster 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b für Gate, Drain oder Emitter und Anode angeordnet, wie es in der Draufsicht auf das Isoliersubstrat hoher thermischer Leitfähigkeit 1, 2 der 3A bis 4B gezeigt ist. Diese externen Bus-Elektrodenmuster 7–10 auf den nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit 1, 2 sind entweder durch Ein-Bondierungs- und zweistufiges Ätzverfahren mit einstufiger Verbindung oder durch ein zweistufiges Ätzverfahren mit zweistufiger Verbindung von Kupfer- oder Aluminiummaterialien des Direktverbindungskupfers (direct bonded copper), Direktverbin dungsaluminiums (direct bonded aluminum) oder Aktivmetall-Hartlötmaterials (active metal brazing solder material) ausgebildet. Zusätzlich zu diesen externen Bus-Elektrodenmustern 7–10 sind elektrisch isolierte Bereiche 70 auf den inneren Hauptoberflächen 3, 4 der oberen und unteren Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 angeordnet. Diese Substrate 1, 2 bestehen aus abwechselnden Schichten eines elektrischen Isolators und eines gemusterten elektrischen Leiters, wobei der elektrische Leiter für die Komponenten vorgesehen ist, um eine mechanische und elektrische Verbindung zu erstellen. Das Oberflächenprofil der Leiterbereiche auf den Substraten wird derart eingestellt, dass sie eine Anzahl erhobener Bereiche oder Pfosten aufweisen, die während des Zusammenbaus miteinander verbunden werden, um eine mechanische und elektrische Verbindung zwischen den beiden Substraten 1, 2 zu schaffen. In Abhängigkeit von beispielhaften Ausführungsformen können die erhobenen Bereiche ebenfalls verwendet werden, um eine elektrische und/oder mechanische Verbindung zwischen den Komponenten und den Substraten zu schaffen. Diese Verbindungsbereiche, die Anzahl, die Platzierung und die Geometrie steuern die mechanische Kopplung der nicht ebenen Substrate 1, 2. Die Trennung der Leiterschichten in eine Anzahl elektrisch isolierter Bereiche ermöglicht die Definition einer elektrischen Schaltung auf einem oder beiden Substraten.
  • Die Gestalten der elektrisch leitenden und isolierten Bereiche wird im folgenden beschrieben. Wie es in den 3A bis 4B gezeigt ist, weisen die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 eine im wesentlichen rechtwinklige Gestalt auf, die außerdem die externen Verbindungsbusse enthält. In dieser Ausführungsform ist beispielsweise der Halbbrückengleichrichter ausgelegt, mit zwei Transistoren 20 und zwei Dioden 30 betrieben zu werden. Der Abstand zwischen den Halbleiterchips ist variabel, da dieser eine große Rolle bei der Bestimmung der Spannungsverteilung über der gesamten elektronischen Leistungspackung 100 spielt.
  • Wie es in den 3A bis 4B gezeigt ist, weisen die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 eine im wesentlichen rechtwinklige Gestalt auf, die außerdem die externen Verbindungsbusse enthält. Zwei Halbleitertransistoren- und zwei Halbleiterdiodenchips 20, 30 sind auf das untere nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit 2 gelötet. Entfernt von dem Verbindungsbereich der Halbleiterchips auf den nicht ebenen Substraten 1, 2 sind die externen Leitungsverbindungsanschlüsse, die DC-Bus- und Phasenaus gangs-Leitungen definieren, in der Z-Richtung positioniert. Die gemusterten Verbindungsbusse sind auf den oberen und unteren nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit 1, 2 vorgesehen und schaffen eine direkte Integration der elektronischen Leistungspackung 100 mit einer externen Schaltung wie der Gate-Ansteuereinheit (GDU), da keine externe Aufrüstung bzw. Montage notwendig ist, um die Höhendifferenz zwischen den Bussen zu kompensieren. Der externe Leitungsverbindungsmetallanschluss 7–10 wird von der Geometrie der oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit begrenzt und steht gegenüber den nicht ebenen Substraten nicht vor.
  • In der elektronischen Leistungspackung 100 sind für die mechanische Stabilität und zur Minimierung der Spannung, die auf die Halbleiterchips wirkt, nicht elektrisch aktive Trägerpfosten an der Peripherie des Moduls vorhanden. Dieses dient zum Helfen bei der mechanischen Unterstützung insbesondere während der Ausbildung der Kompressionsverbindung zwischen den nicht elektrisch aktiven Trägerpfosten und den Halbleiterchips, womit der Aufbau übermäßiger Spannungen in den nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit 1, 2 verhindert wird.
  • Wie es in den 5A und 5B gezeigt ist, bestehen die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 aus abwechselnden Schichten eines elektrischen Isolators und eines gemusterten elektrischen Leiters, wobei der elektrische Leiter für die Komponenten vorgesehen ist, um eine mechanische und elektrische Verbindung zu erstellen. Das Oberflächenprofil der Leiterbereiche auf den Substraten wird derart eingestellt, dass sie eine Anzahl erhobener Bereiche oder Pfosten aufweisen, die während des Zusammenbaus miteinander verbunden werden, um eine mechanische und elektrische Verbindung zwischen den beiden Substraten zu erstellen. In Abhängigkeit von beispielhaften Ausführungsformen können die erhobenen Bereiche ebenfalls verwendet werden, um eine elektrische und/oder mechanische Verbindung zwischen den Komponenten und den Substraten zu schaffen. Die Trennung der Leiterschichten in eine Anzahl elektrisch isolierter Bereiche ermöglicht die Definition einer elektrischen Schaltung auf einem oder beiden Substraten. Wie es in den 5A und 5B gezeigt ist, schaffen zusätzlich zu der zentralen Phasenausgangs-Position Bereiche 46 und 47 auf dem oberen Isoliersubstrat hoher thermischer Leitfähigkeit 1 und Bereiche 48 und 49 auf dem unteren Isoliersubstrat hoher thermischer Leitfähigkeit 2 die mechanischen und elektrischen Verbindungen für die elektronische Leistungspackung.
  • Die 6A bis 6C zeigen die elektronische Leistungspackung schematisch in verschiedenen Stufen: 6A zeigt die Packung vor dem Zusammenbau, 6B zeigt die Packung während des Rückflussprozesses und 6C zeigt die Packung nach dem Zusammenbau. Unterschiede in den thermischen Ausdehnungskoeffizienten des Materials der Packung werden eine Spannung nach dem Rückflussprozess erzeugen. Die vorhandenen verschiedenen Spannungskräfte sind wie folgt: ungleiche Spannungen beim Beginn des nicht ebenen Isoliersubstrats hoher thermischer Leitfähigkeit, was zum Biegen vor dem Zusammenbauprozess führt; Zugkraft in den Kupfer-Kupfer-Verbindungsbereichen für eine mechanische Festigkeit, da sich das Kupfer mehr als die Halbleiterchips zusammenzieht; Kompressionskraft auf die Halbleiterchips, wobei eine übermäßige Spannung eine Beschädigung des Halbleiterchips bewirken kann; und Biegekraft auf die Halbleiterchips in Abhängigkeit von der Anzahl und der Position und dem Abstand zwischen den isolierenden Verbindungsbereichen. Um den Entwurf der elektronischen Leistungspackung zu optimieren, werden Spannungswerte berechnet, um die Schlüsselpackungsparameter zu bestimmen. Geometriebetrachtungen sind wichtig, wenn eine thermo-mechanische Analyse des Zusammenbauprozesses durchgeführt wird. Eine Optimierung der Parameter, die die Ätzmerkmale innerhalb der Keramikkacheln definieren, ist wichtig bei der Minimierung der Restspannungen, die nach dem Zusammenbau der Keramikschichtung vorhanden sind. Bereiche, die für hohe resultierende Kräfte empfänglich sind, sind hauptsächlich die Halbleiterchip-Seitenstapelstruktur (Die-Seitenstapelstruktur), die Verbindungspfosten und die Trägerpfosten.
  • Eine lokalisierte Erhöhung der resultierenden Spannungen ist symptomatisch für scharfe Ecken in dem untersuchten Modell. In einem Versuch, das Ausmaß zu untersuchen, mit dem man in der Lage ist, die Spitze in den Spannungswerten entlang der Ecken des Halbleiterchips zu verringern, wurde der Die-Ecke eine Krümmung hinzugefügt, und zwar auf der X-Y-Ebene mit einem Radius rd für einen beispielhaften Die von 5 mm. Da ein Laserschneiden des Halbleiters häufig die vertikalen Kanten in rechten Winkeln zueinander lässt, wird die Krümmung in der Z-Richtung nicht betrachtet. Diese Die-Krümmung ist in dem 3D-Maschen-Modell der 7 zu sehen. Bei einer Befestigung des Halbleiterchips an dem unteren nicht ebenen Isoliersubstrat hoher thermischer Leitfähigkeit werden die von-Mises-Spannungswerte (SEQV) für die Materialschichten unmittelbar an dem AuGe-Chipbefestigungslötmittel für jedes rd extrahiert. Diese Ergebnisse sind in 8 gezeigt. Wie erwartet ist ein exponentieller Abfall mit einer scharfen Verringerung bei einem beobachteten SEQV zwischen Kurvenradien von 150 und 200 μm zu sehen. Wie es anhand der Anfangszusammenbausimulationen zu sehen ist, ergeben sich große Spannungen, die das σUTS für AuGe-Lötmittel überschreiten, als Folge der Dicke dieser Schicht im Vergleich zu den anderen Schichten, die diese einschließen. Die geätzte Kupferoberfläche des äußeren Substrats erfährt Spannungswerte, die um das σUST des Materials liegen, wobei SEQV um 27% der maximalen und minimalen Werte schwebt. Die Bodenfläche des SiC zeigt eine 12%-Streuung der Spannungswerte für variierende rd. Diese SEQV-Werte sind sämtlich signifikant niedriger als die äußerste Spannungsfestigkeit des Materials, die angibt, dass die Krümmung der Halbleiter-Die-Ecke nicht ernsthaft die Kräfte innerhalb des Die während des Die-Befestigungsprozesses beeinflusst. Für rd = 250 μm wurden anschließend an den zweiten Rückflussprozess für die Verbindung der 4 mm-Pfostenverbindung große Spannungen innerhalb des SiC-Die aufgrund seines vollständig elastischen Verhaltens beobachtet, und zwar mit einer Streuung von 28%, die exponentiell auf 653 MPa abfällt, d. h. 18% von σUST (SiC), wie es in 9 zu sehen ist, wenn der Pfostenkrümmungsradius rd variiert wird. Während dieses leicht das σUST für SiC überschreitet, wird erwartet, dass dieses die Fließgrenze des Materials in dem tatsächlichen Aufbau sättigt. Während die Spannungen, die in den anderen Materialien, die das AuSn-Lötmittel umgeben, zu sehen sind, als wesentlich höher als ihre jeweiligen σUST-Werte beobachtet werden, fallen sie sämtlich exponentiell ab, wobei sie graduell anzeigen, dass ein kreisförmiger Verbindungspfosten (wenn rd nach unendlich läuft, d. h. ∞), wie es in den 10A bis 10E gezeigt ist, am besten die Restspannungen in dem oberen nicht ebenen Isoliersubstrat hoher thermischer Leitfähigkeit minimieren würde.
  • Entfernt von der Nachbarschaft des Die wurde die Phasenausgangs-Pfostengeometrie untersucht. Hier wurde eine Struktur betrachtet, die symmetrisch um die AuSn-Verbindungslötschicht ist. Die Phasenausgangs-Pfostenkrümmung wurde variiert, wobei mit einer vollständig quadratischen Pfostenstruktur von 2 mm begonnen und mit einer vollständig kreisförmigen Struktur mit rout = 1 mm geendet wurde. Nach dem Rückfluss des AuSn-Lötmittels (ähnlich dem zweiten Rückflussprozess) wurden die resultierenden maximalen Spannungen in den Modellen für jedes rout extrahiert, die in 11 gezeigt sind. Während die AuSn-Lötschicht die erwarteten erhöhten elastischen Spannungswerte zeigt, zeigen die von-Mises-Spannungskonturen in dem Kupferpfosten eine 37%-Verringerung des σCu, wenn von einem quadratischen zu einem kreisförmigen Phasenausgangs-Pfosten übergegan gen wird. Die signifikant niedrigen Spannungswerte, die in der Pfostenstruktur zu sehen sind, geben an, dass der AuSn-Rückflussprozess geringen Einfluss auf die geätzte innere Kupferschicht auf beiden Substratschichten in der Nähe des Phasenausgangs-Pfostens hat. Im Gegensatz dazu übt, wie es im vorherigen Unterabschnitt gezeigt wurde, der Lötprozess einen wesentlich größeren Einfluss auf die resultierenden Spannungen in den Verbindungspfosten in der Nähe des Halbleiterchips aus.
  • Zusätzlich zur Krümmung auf der X-Y-Ebene wurde ein Ätzradius in die Phasenausgangs-Pfostenstruktur in der Z-Richtung eingeführt (Radius von der Hälfte der Höhe des Verbindungspfostens). Der Einschluss dieser Krümmung nähert am besten die tatsächliche innere Oberfläche der geätzten nicht ebenen Substrate an. Für einen vollständigen kreisförmigen Phasenausgangs-Pfosten zeigt eine Extraktion der resultierenden Spannungen nach dem Lötmittelrückfluss eine 30%-Verbesserung des σmax von 117 MPa bis 84 MPa, wie es in den 12A bis 12D gezeigt ist. In der Figur ist ebenfalls das Maschenmodell, das bei der Analyse verwendet wird, gezeigt.
  • In diesem Entwurf der elektronischen Leistungspackung ist der Phasenausgangs-Pfosten ein Ätzmerkmal, das beispielsweise einen 300 μm-Kupferblock auf der inneren Kupferschicht der jeweiligen Substrate aufweist, wie es in den 13A und 13B gezeigt ist. Bei Betrachtung der Trägerpfosten langt dieses Ätzen bis zur Keramikschicht herab, womit beispielsweise ein 500 μm hoher elektrisch isolierter Pfosten erzeugt wird. Diese leichte Änderung der Geometrie der Pfostenstruktur beeinflusst die Restspannungen, die nach dem Zusammenbau verbleiben. Das Maschenmodell, das in dieser Analyse verwendet wurde, ist ebenfalls in den 13A und 13B gezeigt. Dieses Modell beinhaltet die Krümmung in der X-Y-Ebene und in der Z-Richtung. Es wurde die Wirkung des Variierens des Pfosteneinschnittabstands Xrec untersucht, wie es in der Figur gezeigt ist. Die extrahierten von-Mises-Spannungen in den Kupfer- und Keramikschichten, die aus einem AuSn-Pfostenbefestigungslötmittelrückfluss resultieren, sind für sämtliche Xrec in 14 gezeigt. Aus der Darstellung ist zu sehen, dass die Spannungswerte, die in der Struktur erhalten werden, unterhalb der äußersten Spannungsfestigkeiten der jeweiligen Materialien liegen. Außerdem sind die Tendenzen der Kupfer- und Aluminiumschichten zueinander entgegengesetzt, wobei sich σ(Al2O3) verringert, während sich σ(Cu) bei erhöhendem Xrec erhöht. Übermäßig große Einschnitte werden zu einer plastischen Verformung der Kupferschicht führen, wodurch der Trägerpfostenstruktur eine geometrische Beschränkung auferlegt wird. Da eine exponentielle Verringerung in der Aluminiumschicht auf unterhalb von σUTS(Al2O3) zu beobachten ist, wird das Halten von Xrec auf einen so geringen Entwurfswert wie möglich eine plastische Verformung des Kupfers aufgrund des Aufbaus von Restspannungen in der Schicht nach dem Zusammenbau verhindern.
  • Das Beabstanden von Pfostenstrukturen auf den Substraten 1, 2 ist ein weiteres wichtiges Thema, das analysiert werden muss. Aufgrund der übermäßigen Knotenzahl wurden in dieser Analyse 2D-Modelle verwendet, wobei ein Beispiel in den 15A und 15B gezeigt ist. Diese Modelle beinhalten Pfostenstrukturen, die sowohl im Inneren der Substrate (300 μm in der Höhe) als auch elektrisch isolierte Strukturen sind, die auf 500 μm auf die Keramikschicht herabgeätzt wurden.
  • Die Lösung des AuSn-Lötmittelrückflussprozesses ergibt Spannungskonturen, die nicht symmetrisch um die Lötschicht wie bei der vorherigen Analyse sind, wie es in 16 für die Hauptstruktur mit XP = 9,5 mm gezeigt ist.
  • Brüche in der inneren Kupferschicht des oberen Substrats 1 aufgrund des vollständigen Herabätzens des Kupfers zur elektrischen Isolierung belassen 90°-Ecken in der Schicht, die dann zu einer lokalisierten Spannungserhöhung in der darunter liegenden Keramik führen. Die maximalen von-Mises-Spannungswerte in jeder dieser Schichten wurde für jedes XP extrahiert. Es ist aus der Zeichnung ersichtlich, dass die Spannungswerte unterhalb des σUTS für jedes Material liegen, obwohl die Trends der exponentiellen Erhöhung, die für die meisten Materialschichten beobachtet werden, zu hohen Spannungen führen, die sich entwickeln, wenn sich die Trennung zwischen den Pfosten auf große Werte erhöht. Aluminium auf den oberen und unteren Substraten 1, 2 reagiert jedoch aufgrund der Natur der Kupferätzung auf der Oberfläche der Keramik anders auf die Pfostentrennung. Eine Erhöhung der Pfostentrennung vermeidet die Kompressionsspannungen in dem oberen Substrataluminium, womit die beobachtete Spannung in der Schicht verringert wird. Dieser Trend ist in 16 zu sehen.
  • Um das Ausmaß zu bestimmen, mit dem der Vorbefestigungs- und Pfostenbefestigungslötprozess einen Einfluss auf die Restspannungen, die sich in den umgebenden Schichten entwickeln, hat, werden die Dicken der Die-Befestigungs- und Pfostenbefestigungslötmittel td und tp während der jeweiligen Lötmittelrückflussprozesse geändert. Beim Untersuchen von td wird der Zusammenbauprozess nach dem Rückflussprozess angehalten, wohingegen in dem Fall der tp-Variation beide Lötmittelrückflussprozesse simuliert werden (td wird in diesem Fall konstant auf 100 μm gehalten). Diese Parameter sind in dem Querschnitt der Keramikschichtung der 17 gezeigt. Das extrahierte Maximum der von-Mises-Spannungen, das erhalten wird, wenn td variiert wird, ist in 18 für die Kupferschicht des oberen Substrats und den Halbleiterchip gezeigt. Beide Materialien zeigen Kräfte, die unterhalb ihrer jeweiligen σUTS-Werte liegen und sich exponentiell verringern, wenn sich td erhöht. Während der Einfluss der Lötmitteldicke in diesen Umgebungsschichten vorherrschend ist, sind die Spannungswerte, die in dem Lötmaterial extrahiert werden, selbst jenseits ihrer Fließspannung, und somit sollten sie realistischerweise aufgrund der plastischen Verformung sättigen. Es wird jedoch eine hohe Spannungscharakteristik einer vollständigen elastischen Verformung beobachtet. Beim Halten von td konstant und beim Variieren von tp kann ein ähnlicher sich exponentiell verringernder Trend beobachtet werden, wenn tp auf Unendlich zugeht, d. h. ∞, wie es in der Darstellung der extrahierten Spannungswerte der 19 zu sehen ist. Da zwei Schichten von Lötmitteln auf beiden Seiten des Halbleiterchips vorhanden sind, wird erwartet, dass die Spannungen, die sich in dem Die entwickeln, auf jenseits der Fließspannung des Materials sättigen werden. Dieses ist bei den hohen extrahierten von-Mises-Spannungen offensichtlich, die für sämtliche AuSn-Lötmitteldicken, die untersucht wurden, zu sehen sind. Während die Spannungen in der oberen Substratschicht und der AuSn-Pfostenverbindungslötschicht innerhalb eines akzeptablen Bereiches ihrer σUTS-Werte liegen, wird die Verwendung dickerer Lötmittel die Restspannungen, die in den verschiedenen Schichten der Keramikschichtungspackung zu sehen sind, minimieren.
  • Maximale von-Mises-Spannungen in der Aluminiumkeramik, die von verschiedenen Typen von Substraten bei verschiedenen tcera extrahiert wurden, sind in der Darstellung der 20 für zwei extreme Temperaturen des thermischen Zyklus gezeigt. Anhand der hervorgehobenen Trends in der Darstellung ist zu sehen, dass die dickeren Keramikschichten die Spannungen, die in der Aluminiumschicht zu beobachten sind, reduzieren werden, ebenso wie sie in der Lage sind, den Scher- und Kompressionskräften der inneren Schichten und Kupferschichten auf beiden Seiten zu widerstehen. Außerdem ist zu sehen, dass die Spannungen in den herkömmlichen Strukturen ohne Kanal niedriger als bei den dicken Substraten sind, was die ausgedehnte Lebensdauer, die experimentell beobachtet wurde, erklärt.
  • In den vorherigen Abschnitten zeigt der Halbleiterchip Spannungen, die in dem plastischen Verformungsbereich liegen, und als solches wird erwartet, da die Analyse hier vollständige elastische Materialmodelle beinhaltet, dass die extrahierten von-Mises-Spannungswerte das σUTS(Halbleitermaterial) überschreiten, wie es in dem Diagramm zu sehen ist. Auf ähnliche Weise werden aufgrund des hohen Längenverhältnisses der FEA-Elemente (Finite-Elemente-Analyse) innerhalb der AuGe- und AuSn-Lötschichten, die den Halbleiterchip umgeben, und der resultierenden Nähe der Integrationspunkte innerhalb der Elemente und ihrer definierenden Knoten Spannungen, die die jeweiligen σUTS-Werte der jeweiligen Materialien überschreiten, beobachtet.
  • Die Anzahl der nicht elektrisch aktiven Trägerpfosten und die Gestalt sind Parameter, die ebenfalls eine Rolle bei der Bestimmung der Spannungsverteilung über die gesamte elektronische Leistungspackung 100 spielen. Es gibt drei Variationen von Layouts mit Trägerpfosten, die berücksichtigt wurden, und es wird eine Konfiguration mit neun und fünf Trägerpfosten vorgeschlagen. Der zentrale Pfosten ist mit dem Phasenausgangs-Anschluss verbunden und weist dieselbe Abmessung auf. In den 10A bis 10C sind mögliche Konfigurationen mit neun (P1) und fünf (P2), (P3) Pfostenpositionen gezeigt, einschließlich des zentralen Phasenausgangs-Pfostens. Diese Substrate bestehen aus abwechselnden Schichten eines elektrischen Isolators und eines gemusterten elektrischen Leiters, wobei der elektrische Leiter für die Komponenten vorgesehen ist, um eine mechanische und elektrische Verbindung zu erstellen. Das Oberflächenprofil der Leiterbereiche auf den Substraten wird derart eingestellt, dass sie eine Anzahl erhobener Bereiche oder Pfosten besitzen, die während des Zusammenbaus miteinander verbunden werden, um eine mechanische und elektrische Verbindung zwischen den beiden Substraten zu schaffen. In Abhängigkeit von beispielhaften Ausführungsformen können die erhobenen Bereiche ebenfalls verwendet werden, um eine elektrische und/oder mechanische Verbindung zwischen den Komponenten und den Substraten zu erstellen. Die Trennung der Leiterschichten in eine Anzahl elektrisch isolierter Bereiche ermöglicht die Definition einer elektrischen Schaltung auf einem oder beiden Substraten.
  • Für das Bonden bzw. Verbinden dieser elektrisch isolierenden Pfostenbereiche ist eine Lötstoppschicht 50 vorgesehen, um den Überfluss des Lötmittels 45 zu verhindern, das einen Kurzschluss nach dem vollständigen Rückflussprozess verursachen kann. Lötresistschichten werden auf die Pfosten gedruckt und weisen eine end liche Leitungsdicke von beispielsweise 500 μm auf (mittlere Position Qs (xy) ± 200 μm). Das Siebdrucken der Lötpaste 45 auf die Gate-Anschlussfläche benötigt eine Schablone, die eine Toleranz von beispielsweise 200 μm aufweist, wie es in 21 gezeigt ist. Dieser Lötresist kann ebenfalls auf die gemusterten Elektroden angewendet werden, die für eine elektrische Verbindung mit den Halbleiterchips verwendet werden. Auf den Halbleiterchips gewährleistet der Herstellungsprozess eine ausreichende Polyimidbeschichtung auf den Vorrichtungs-Anschlussflächen, womit Lötstoppschichten nicht benötigt werden.
  • Die Herstellung dieser nicht ebenen Isoliersubstrate 1, 2 hoher thermischer Leitfähigkeit erfolgt beispielsweise durch Ätzen des Direktverbindungskupfers. Die verschiedenen Schichten, die für jeden Schritt benötigt werden, sind entlang des Prozessflusses gezeigt. Eine Doppelätztechnik mit entweder einem einzigen oder einem zweifachen Verbindungsprozess wird für die Herstellung der nicht ebenen Substrate 1, 2 verwendet, wie es in den 22A bis 22G gezeigt ist. In dem Doppelverbindungs-Doppelätzprozess ist das Startmaterial beispielsweise eine 300 μm dicke Keramik mit beispielsweise einem dünnen Kupfer (200 μm) auf jeder Seite darauf gebondet (22A, Schritt Nr. 1). Dieses wird dann geätzt, wie es durch die Maske spezifiziert ist (22B, Schritt Nr. 2), wonach 300 μm dickes Kupfer auf die Oberfläche des geätzten dünnen Kupfers gebondet wird (22C, Schritt Nr. 3). Das Ätzen des dicken Kupfers schreitet dann voran, um das endgültige gemusterte Substrat mit Direktverbindungskupfer zu ergeben (22D, Schritt Nr. 4). In der Ein-Schritt-Verbindungstechnik wird 500 μm-dickes Kupfer auf die Keramik zu Beginn gebondet (22E, Schritt Nr. 1), wonach zwei Ätzprozesse durchgeführt werden, um das geätzte Substrat mit Direktverbindungskupfer wie benötigt zu erzielen (22F und 22G, Schritte Nr. 2 und 3). Der Doppelverbindungs-Doppelätzprozess rühmt sich einer guten Steuerung über die seitliche Streuung Is der geätzten Merkmale (beispielsweise innerhalb von 100 μm und 250 μm), obwohl das doppelte Ätzen zu einem Überätzen der ersten 200 μm-Kupferschicht führt. Der Einfachverbindungs-Doppelätzprozess lässt eine viel glattere Kupferoberfläche zurück.
  • Die verschiedenen Aufbaustufen der elektronischen Leistungspackung 100 mit Halbleiterchips und der Verbindung der Wärmetauschereinheit sind ebenfalls in 23 gezeigt. Zwei Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 werden von Angesicht zu Angesicht gebracht, so dass zwei Halbleitertransistorchips 20 und zwei Diodenchips 30 zwischen die beiden Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 geschichtet sind. Als Ergebnis kommen die gemusterten Elektrodenmuster 7a, 7b, 8a, 8b, 9a, 9b, 9c auf dem oberen Isoliersubstrat hoher thermischer Leitfähigkeit 1, die Steuergateelektrode 24, Source- oder Emitterelektrode 23 der Transistorchips 20 und die obere Anodenelektrode 34 der Diodenchips 30 auf der Seite des unteren Isoliersubstrats hoher thermischer Leitfähigkeit 2 mit dem Lötmaterial 45 und/oder der Lötstoppschicht 50 dazwischen zusammen. Dann führen die oben genannten Kontaktteile, die mit einer Heizplatte oder einem Heizofen oder ähnlichem aufgeheizt werden, ein Rückflusslöten durch. Die Lücke zwischen den Isoliersubstraten hoher thermischer Leitfähigkeit 1, 2 wird einheitlich durch die elektrisch inaktiven Verbindungspfosten gesteuert und beträgt fast das Doppelte der Startkupfermetalldicke, die z. B. etwa 0,3 mm bis 5 mm beträgt. Die Lücke der Schichtungspackung berücksichtigt ebenfalls die Dicke des Lötmittels 45 nach dem Rückflussprozess.
  • In dieser elektronischen Leistungspackung steuern Verbindungsbereiche die mechanische Kopplung der nicht ebenen Substrate 1, 2, und daher besteht keine Notwendigkeit, Abstandshalter zwischen die beiden nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 einzufügen. Beim Hartlöten der Halbleiterchips an die Elektrodenmuster der Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 werden die Lötmaterialien mittels Siebdruck auf den Verbindungsteilen der Elektrodenmuster angebracht. Alternativ kann eine Folie eines Hartlötmaterials zwischen die Elektroden der Halbleiterchips und die Verbindungsteile der Elektrodenmuster geschichtet werden.
  • In dieser Ausführungsform werden sämtliche Halbleiterchips an das untere Isoliersubstrat hoher thermischer Leitfähigkeit 2 im ersten Lötvorgang gelötet (Lötmittel 45 mit höherem Schmelzpunkt, beispielsweise AuGe). Danach wird das obere Isoliersubstrat hoher thermischer Leitfähigkeit 1 damit zusammengebracht, und der zweite Lötvorgang wird durchgeführt (Lötmittel 45 mit niedrigerem Schmelzpunkt, beispielsweise AuSn). Alternativ kann dieser Zusammenbauprozess in einem einzigen Lötvorgang durchgeführt werden, wobei die Halbleiterchips zwischen die Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 geschichtet sind und dasselbe Lötmittel 45 mit demselben Schmelzpunkt, beispielsweise AgSn, für einen Prozess mit transienter Flüssigkeitsphase (transient liquid Phase) verwendet wird. In dem zweiten Lötvorgang können Lötbumps 45 großer Größe verwendet werden, da dieses eine Steuerung über die Lötmenge 45, die in dem Lötvorgang verwendet wird, bereitstellen kann. Für Hauptelektrodenanschlussflächen können verschiedene große Löt bumps auf den Halbleiterchips anstelle eines einzigen Bump ausgebildet werden. Als Material dieser Bumps wird ein auf Gold basierendes Lötmittel 45, beispielsweise AuGe und AuSn bevorzugt. Zur Steuerung der Dicke des Lötmittels 45 auf den gemusterten Elektroden auf den nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit 1, 2 kann ebenfalls ein Lötstoppresist 50 verwendet werden, um die Lötmenge 45 nach dem Rückflussprozess zu steuern. Nach der Durchführung der oben genannten Verbindung wird ein Isolierharz, beispielsweise ein Silikonharz, zwischen die beiden Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 gefüllt und durch Aussetzen einer speziellen Temperatur gehärtet. Ein einkapselndes Füllen des Zwischenraumes resultiert in der Eliminierung von Lufttaschen in der Struktur, was folglich zu einem Luftzusammenbruch führt, wenn hohe elektrische Felder involviert sind. Alternativ kann ein Polyimidisolierblatt zwischen den beiden nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit in dem Aufbauprozess eingeführt werden, wie es in 24 gezeigt ist.
  • Gemäß dieser Ausführungsform sind Halbleiterchips zwischen zwei Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 geschichtet, und die Elektroden der Halbleitertransistorchips 20 und der Diodenchips 30 und die Elektrodenmuster der Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 werden durch Hartlöten verbunden (beispielsweise Löten mit AuSn und AuGe), um eine elektronische Leistungspackung zu erstellen. Die Wärme, die von den Halbleiterchips erzeugt wird, wird glatt von den oberen Oberflächen und der unteren Oberfläche der Halbleiterchips zu den Isoliersubstraten hoher thermischer Leitfähigkeit 1, 2 übertragen und dadurch schnell abgestrahlt.
  • Die äußere Oberfläche der beiden nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 wurde in Stufen geätzt, um Rippen 43 auszubilden, um eine Integration mit dem Wärmetauscher 80 zu verbessern. Der Wärmetauscher 80 weist gefräste Nuten auf seiner Bodenoberfläche auf. Das Ätzen einer erhobenen Peripherie (Rippenstruktur) um die äußere Kante des freigelegten Kupfers ermöglichet es, dass der Wärmetauscherkörper fest an seinem Ort sitzt. Eine Wärmetauschereinheit wird unter Verwendung desselben Isolierharzes oder unter Verwendung des Niedertemperaturlötmittels 45 versiegelt, wie es in der 23 gezeigt ist.
  • Die externen Verbindungsbusanschlüsse sind in den Elektrodenmustern der Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 vorgesehen. Ein Laserkeramik abtrag- oder Keramikschneideverfahren der Bodenkeramik kann die elektrischen Verbindungsbusse nach dem vollständigen Aufbau freilegen. Daher ist es möglich, dass die Arbeit für das Bereitstellen separater Anschlüsse für Verbindungen mit externen Leitungen und für das Verbinden dieser Anschlüsse mit den Elektrodenmustern nicht notwendig werden. Insbesondere sind unter den Anschlüssen zur Verbindung mit einer externen Leitung die Haupt-DC-Busanschlüsse derart vorgesehen, dass sie sich in derselben Richtung erstrecken, und die Steuerelektrodenanschlüsse für die Gateansteuereinheit sind derart vorgesehen, dass sie sich in der entgegengesetzten Richtung zu den Hauptelektrodenanschlüssen erstrecken. Da dieser Aufbau für Steuerleitungen und Leistungsleitungen leicht getrennt zu halten ist, ist er gegenüber elektromagnetischem Störungsrauschen resistent. Außerdem ist ein derartiger Elektrodenlayoutentwurf dahingehend wirksam, dass die Streuinduktivität der elektronischen Leistungspackung 100 verringert wird.
  • Eine elektronische Leistungspackung 100 bringt eine Halbbrückenleistungsstufe unter. Sie besteht aus zwei Halbleitertransistoren 20, die in Serie geschaltet sind und die jeweils ihre eigene Freilaufdiode 30 mit derselben Nennleistung aufweisen. Ein elektrisches Schaltungsdiagramm der elektronischen Leistungspackung 100, die auf die oben beschriebene Weise hergestellt wird, ist in 25 gezeigt. Das Layout der Halbleiterchips in der elektronischen Leistungspackung 100 ist in der Figur gezeigt. Wie es in 25 gezeigt ist, ist die Drain- oder Kollektorelektrode der Transistoren 20 mit einem positiven DC-Busanschluss verbunden, wobei die Source oder der Emitter der Transistoren 20 mit einem negativen DC-Busanschluss verbunden ist, und der Gate der Transistoren 20 ist mit einem Anschluss der Gateansteuereinheit verbunden. Auf ähnliche Weise sind die Anschlüsse der Dioden 30 mit dem Drain oder Kollektor und der Source oder dem Emitter der Transistoren 20 mit jeweiliger Polarität verbunden. Der Drain oder Kollektor eines zweiten Transistors 20 ist mit der Source oder dem Emitter des ersten Transistors 20 verbunden, und das Gate des zweiten Transistors 20 ist ebenfalls mit einem Anschluss der Gateansteuereinheit verbunden. Der zentrale Verbindungsbereich verbindet die oberen und unteren DC-Busanschlüsse, um das Phasenausgangs-Signal zu geben. Die Anschlüsse einer zweiten Diode 30 sind mit der Polarität mit dem Drain oder dem Kollektor und der Source oder dem Emitter des zweiten Transistors 20 verbunden. Ein derartiger Aufbau kann von der erläuterten Halbbrückenschaltung auf eine volle Drei-Phasen-Inverterschaltung durch Verbinden der Halbleiterchips ausgedehnt werden.
  • Im folgenden wird anhand der 26, 27 und 28 ein Leistungsinvertersystem beschrieben, das sämtliche Seiten der Wärmetauschereinheit verwendet, um ein Leistungsmodul, eine DC-Verbindungskondensatorkarte und die Gateansteuereinheit zu kühlen. 26 zeigt die auseinandergezogene Ansicht des Invertersystems. Die elektronische Leistungspackung besteht aus drei Halbbrückenschaltungen, die früher mit Bezug auf 25 beschrieben wurden und die ein vollständiges Drei-Phasen-Invertermodul bilden. In diesem Invertersystem wird die erste Seite des unteren Wärmetauschers in die elektronische Packung 100 eingesteckt, während die individuelle Gateansteuereinheit für die Halbbrückenschaltung in die andere Seite gesteckt wird. Andererseits wird die erste Seite des oberen Wärmetauschers in die elektronische Packung 100 eingesteckt, während die individuelle DC-Verbindungskondensatorkarte für die Halbbrückenschaltung in die andere Seite gesteckt wird. Ein derartiger Aufbau ermöglicht den Betrieb des Invertersystems bei hohen Betriebstemperaturen. Die 27 und 28 zeigen dreidimensionale Ansichten des Leistungsinvertersystems von oben und von unten.
  • In einer zweiten beispielhaften Ausführungsform wird eine elektronische Leistungspackung mit Bezug auf die 29A bis 30B beschrieben. Die Unterschiede zwischen dieser Packung und der in den 1 bis 28 gezeigten Packung werden beschrieben.
  • Die 29E, 29F, 30A und 30B zeigen die oberen und unteren Draufsichten auf obere und untere Isoliersubstrate hoher thermischer Leitfähigkeit. Um sowohl große als auch kleine Halbleitervorrichtungen auf denselben Chips unterzubringen, wurden allgemeine Elektrodenpfostenlayouts derart berücksichtigt (Konfiguration D1 und D2), dass sie zu den Verbindungselektrodenanschlussflächen beider Geometrien des Halbleitertransistors 20 ausgerichtet sind. Die Größe des Verbindungsbereiches der gemusterten Elektrode wird im wesentlichen etwas kleiner als diejenige der Verbindungselektrodenanschlussflächen des Halbleitertransistors 20 eingestellt, und die Vorstéhungshöhe der gemusterten Elektrode wird auf höher als die externen Verbindungsbusse eingestellt. Die Krümmung der dünnen Merkmale wie beispielsweise der Gateelektroden wurde erhöht, um 90-Grad-Ecken soweit wie möglich zu eliminieren.
  • Wie es in diesen Figuren gezeigt ist, weisen die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 im wesentlichen rechtwinklige Gestalten auf, wobei sämtliche externen Verbindungsbusse auf dem oberen Iso liersubstrat hoher thermischer Leitfähigkeit vorhanden sind. Das obere Isoliersubstrat hoher thermischer Leitfähigkeit 1 weist eine große Größe im Vergleich zum unteren Isoliersubstrat hoher thermischer Leitfähigkeit 2 auf. Die Halbleitertransistorchips 20 und die Diodenchips 30 weisen zwei Hauptoberflächen auf, die hinsichtlich der Vorder- und Rückseite umgekehrt sind und die zwischen die beiden Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 geschichtet sind. Der erste Halbleitertransistor 20 und die erste Diode 30 und der zweite Halbleitertransistor 20 und die zweite Diode 30 sind auf das untere nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit 2 gelötet. Der Rest des Aufbaus ist derselbe wie derjenige der ersten beispielhaften Ausführungsform. Mit dieser Art von Aufbau ist es ebenfalls möglich, die Erzeugung thermischer Wärme und die Scherspannungsverteilung innerhalb der elektronischen Leistungspackung 100 zu verbessern.
  • Gemäß einer dritten beispielhaften Ausführungsform wird eine elektronische Leistungspackung mit Bezug auf die 31 bis 33B beschrieben. Die Unterschiede zwischen dieser Packung und der in den 1 bis 28 gezeigten Packung werden beschrieben.
  • Wie es in 31 gezeigt ist, wurde die jeweilige äußere Oberfläche der beiden nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 für eine verbesserte Integration mit dem Wärmetauscher 80 nicht geätzt. Diese beispielhafte Ausführungsform schafft einen Freiraum hinsichtlich der Verwendung eines integrierten ebenso wie eines nicht integrierten Wärmetauschers 80 zum Kühlen der beiden Seiten der Schichtungsstruktur. Die flache äußere Oberfläche der beiden nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 ist für eine Verwendung einer Mikrokanalwärmetauschereinheit vom geschlossenen Typ 80 geeignet, die eine thermische Komponente dazwischen verwendet, um das Wärmestrahlungsvermögen zu verbessern. Dieses führt jedoch zu einem größeren Wärmewiderstand der elektronischen Leistungspackung 100. Dieser Aufbau entspannt jedoch aufgrund des Fehlens einer direkten Verbindung der Wärmetauschereinheit 80 die Gesamtspannung auf die Schichtungsstruktur. Diese Struktur kann ebenfalls auf den luftgekühlten Wärmetauschereinheiten angebracht werden. Der Rest des Aufbaus ist derselbe wie derjenige der ersten Ausführungsform. Mit dieser Art von Aufbau ist es ebenfalls möglich, die Erzeugung thermischer Wärme und die Scherspannungsverteilung innerhalb der elektronischen Leistungspackung 100 zu verbessern.
  • Die 32A bis 33B zeigen die oberen und unteren Draufsichten auf die oberen und unteren Isoliersubstrate hoher thermischer Leitfähigkeit. Wie es in diesen Figuren gezeigt ist, weisen die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 eine im wesentlichen rechtwinklige Gestalt auf, wobei sämtliche externen Verbindungsbusse auf dem oberen Isoliersubstrat hoher thermischer Leitfähigkeit 1 vorhanden sind. Das obere Isoliersubstrat hoher thermischer Leitfähigkeit 1 weist eine große Größe im Vergleich zum unteren Isoliersubstrat hoher thermischer Leitfähigkeit 2 auf. Ein erster Halbleitertransistorchip 20 und ein erster Diodenchip 30 und ein zweiter Halbleitertransistorchip 20 und ein zweiter Diodenchip 30 sind auf das untere nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit 2 gelötet.
  • In einer vierten beispielhaften Ausführungsform wird eine elektronische Leistungspackung mit Bezug auf die 34 bis 36B beschrieben. Die Unterschiede zwischen dieser Packung und der Packung, die in den 1 bis 28 gezeigt ist, werden beschrieben.
  • Wie es in 34 gezeigt ist, sind die Halbleiterchips auf den oberen und unteren nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit 1, 2 auf symmetrische Weise angebracht. Die Halbleitertransistorenchips 20 und die Diodenchips 30, deren Hauptoberflächen in Bezug zueinander hinsichtlich der Vorderseite und der Rückseite umgekehrt sind, sind zwischen die beiden Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 geschichtet. Insbesondere sind der erste Transistorchip 20 und der ersten Diodenchip 30 auf das obere Isoliersubstrat hoher thermischer Leitfähigkeit 1 gelötet, und der zweite Transistorchip 20 und der zweite Diodenchip 30 sind auf das untere Isoliersubstrat hoher thermischer Leitfähigkeit 2 gelötet, die hinsichtlich ihrer vorderen und hinteren Oberfläche umgekehrt zueinander sind. Der Rest des Aufbaus ist derselbe wie derjenige der ersten beispielhaften Ausführungsform. Mit dieser Art von Aufbau ist es ebenfalls möglich, die Erzeugung thermischer Wärme und die Scherspannungsverteilung innerhalb der elektronischen Leistungspackung 100 zu verbessern.
  • Die 35A bis 36B zeigen die oberen und unteren Draufsichten auf die oberen und unteren Isoliersubstrate hoher thermischer Leitfähigkeit. Wie es in diesen Figuren gezeigt ist, weisen die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 eine im wesentlichen rechtwinklige Gestalt auf, wo bei sämtliche externe Verbindungsbusse auf dem oberen Isoliersubstrat hoher thermischer Leitfähigkeit vorgesehen sind. Das obere Isoliersubstrat hoher thermischer Leitfähigkeit 1 weist eine große Größe im Vergleich zum unteren Isoliersubstrat hoher thermischer Leitfähigkeit 2 auf. Ein erster Halbleitertransistorchip 20 und ein erster Diodenchip 30 und ein zweiter Halbleitertransistorchip 20 und ein zweiter Diodenchip 30 sind jeweils auf die oberen und unteren nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit 1, 2 gelötet.
  • Gemäß einer fünften beispielhaften Ausführungsform wird eine elektronische Leistungspackung mit Bezug auf die 37 bis 39B beschrieben. Die Unterschiede zwischen dieser Packung und der in den 1 bis 28 gezeigten Packung werden beschrieben.
  • Wie es in 37 gezeigt ist, wurde die jeweilige Außenoberfläche der beiden nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 für eine verbesserte Integration mit dem Wärmetauscher 80 nicht geätzt. Diese Ausführungsform schafft einen Freiraum hinsichtlich der Verwendung eines integrierten ebenso wie eines nicht integrierten Wärmetauschers 80 zum Kühlen der beiden Seiten der Schichtungsstruktur. Jede flache Außenfläche der beiden nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 ist zur Verwendung einer Mikrokanal-Wärmetauschereinheit 80 vom geschlossenen Typ geeignet, die eine thermische Komponente dazwischen verwendet, um das Wärmestrahlungsvermögen zu verbessern. Dieses führt jedoch zu einem größeren Wärmewiderstand der elektronischen Leistungspackung 100. Dieser Aufbau entspannt jedoch die Gesamtspannung auf die Schichtungsstruktur aufgrund des Fehlens einer direkten Verbindung der Wärmetauschereinheit 80. Diese Struktur kann ebenfalls auf den luftgekühlten Wärmetauschereinheiten 80 angebracht werden. Der Rest des Aufbaus ist derselbe wie derjenige der vierten Ausführungsform. Mit dieser Art von Aufbau ist es ebenfalls möglich, die Erzeugung thermischer Wärme und die Scherspannungsverteilung innerhalb der elektronischen Leistungspackung 100 zu verbessern.
  • Die 38A bis 39B zeigen die oberen und unteren Draufsichten auf die oberen und unteren Isoliersubstrate hoher thermischer Leitfähigkeit. Wie es in diesen Figuren gezeigt ist, weisen die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 eine im wesentlichen rechtwinklige Gestalt auf, wobei sämtliche externen Verbindungsbusse auf dem oberen Isoliersubstrat hoher thermischer Leitfähigkeit vorgesehen sind. Das obere Isoliersubstrat hoher thermischer Leitfähigkeit 1 weist eine große Größe im Vergleich zum unteren Isoliersubstrat hoher thermischer Leitfähigkeit 2 auf. Ein erster Halbleitertransistorchip 20 und ein erster Diodenchip 30 und ein zweiter Halbleitertransistorchip 20 und ein zweiter Diodenchip 30 sind jeweils auf die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 gelötet.
  • In einer sechsten beispielhaften Ausführungsform wird eine elektronische Leistungspackung mit Bezug auf die 40 bis 45B beschrieben. Die Unterschiede zwischen dieser Packung und der in den 1 bis 28 gezeigten Packung werden beschrieben.
  • Während des Betriebes des Halbbrückengleichrichters ist das Potential der oberen Substratkupferleitung niedriger als dasjenige der unteren Substratkupferleitung. Dieses führt zum Aufbau eines elektrischen Feldes im Hohlraum zwischen den beiden Keramikkacheln, wo die gleich beabstandeten Potentiallinien parallel zu den Substraten verlaufen, wie es in 40 gezeigt ist. An der Kante der Halbleiterchips biegen sich diese Potentiallinien von innerhalb des Verarmungsbereiches nach außen in diesen Lufthohlraum (aufgrund der Abschlussstrukturen). Die Höhe des geätzten Kupferpfostens auf dem oberen Substrat beträgt z. B. wie die Dicke der Halbleiterchips näherungsweise 300 μm. Diese 600 μm-Trennung zwischen dem oberen und dem unteren Substrat führt zu einem weiteren Biegen der Potentiallinien von der Kante der Halbleiterchips, da sie sich in dem Luftraum neu verteilen. Diese Verstärkung des elektrischen Feldes wird durch die Rauhigkeit der Formkanten nach dem Laserschneiden erhöht. Unbeabsichtigt führt dieses zu einer Potentialanhäufung an der Kante des Halbleiters, die möglicherweise zu einem vorzeitigen Zusammenbruch des Halbleiters an den Chipkanten aufgrund des Aufbaus eines hohen elektrischen Feldes in diesem Bereich führt.
  • Die Einführung von geätzten Fenstern in dicke Kupfersubstratkacheln versucht zu verhindern, dass die Kanten zusammenbrechen, wie es in der 43 gezeigt ist. Hier ist die ungeätzte Kupferschicht beispielsweise 500 μm dick, während die Dicke des Kupfers an der Basis des Fensters z. B. 200 μm beträgt. Um für diese Kanäle jedoch hohe elektrische Felder entlang der Peripherie des Die zu verhindern, muss der Abstand zwischen dem Die und der Kanalkante in der Größenordnung von etwa 10 μm betragen. Dieses ist aufgrund der Toleranzen, die während des Ätzprozesses involviert sind, ebenso wie aufgrund der Ausrichtungsgenauigkeit des Die-Befestigungsprozesses physikalisch nicht möglich. Tatsächlich wurden die Kanäle aufgrund des Ätzprozesses der heutigen Technologie derart ausgelegt, dass sie beispielsweise 450 μm größer als die verwendeten Dies sind. Während dieses die Situation der lokalen Felderhöhung an den Die-Kanten hinsichtlich der mechanischen Perspektive nicht ändert, wird erwartet, dass diese Kanalstrukturen eine bessere Stabilität für die Keramikschichtung aufgrund der dickeren Cu-Schichten schafft. Dickere Kupferschichten auf den oberen und unteren Substraten schaffen ebenfalls die Möglichkeit einer anderen Packungsvariation.
  • Außerdem deutet das früher erläuterte Simulationsergebnis an, dass es offensichtlich ist, dass die Kupferschichtdicke das obere Substrat ernsthaft beeinflusst. Hier zeigt das Substrat mit 500 μm-Kupfer wesentlich niedrigere Restspannungen in dem äußeren und inneren Kupfer und den Keramikschichten. Dickere Kupferschichten verringern die Restspannungen in der oberen Kupferschicht auf dem oberen Substrat durch Bewegen dieser auf 40% niedriger als der Fließspannungspunkt zum Bereich elastischer Verformung hin. Keramikschichtspannungen in dem oberen DBC (Direct Bonded Copper) zeigt ebenfalls eine 33%-Verringerung der Spannungswerte. Die Spannungswerte an dem unteren DBC zeigen eine geringe Verbesserung, da dieses durch die Sättigung der Spannungswerte für Materialien in der Nachbarschaft des Halbleiterchips und des Die-Befestigungslötmittels maskiert wird.
  • Wie es in 42 gezeigt ist, wurde die innere Oberfläche des unteren nicht ebenen Isoliersubstrats hoher thermischer Leitfähigkeit 2 geätzt, so dass ein oder mehrere Einschnitte oder Kanäle innerhalb denen die Komponenten angeordnet werden, vorhanden sind. Ein derartiger Aufbau bewirkt, dass das untere nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit im Vergleich zum oberen nicht ebenen Isoliersubstrat hoher thermischer Leitfähigkeit 1 dicker ist. 43 zeigt die auseinandergezogene Ansicht der elektronischen Leistungspackung, und die 44A bis 45B zeigen die oberen und unteren Draufsichten auf die oberen und unteren Isoliersubstrate hoher thermischer Leitfähigkeit. Wie es in diesen Figuren gezeigt ist, weisen die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 eine im wesentlichen rechtwinklige Gestalt auf, wobei sämtliche externen Verbindungsbusse auf dem oberen Isoliersubstrat hoher thermischer Leitfähigkeit 1 vorgesehen sind. Das obere Isoliersubstrat hoher thermischer Leitfähigkeit 1 weist eine große Größe im Vergleich zum unteren Isoliersubstrat hoher thermischer Leitfä higkeit 2 auf. Zwei Halbleitertransistorchips 20 und zwei Halbleiterdiodenchips 30 sind auf das untere nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit 2 gelötet. Der Rest des Aufbaus ist derselbe wie derjenige der ersten Ausführungsform.
  • Gemäß einer siebten beispielhaften Ausführungsform wird eine elektronische Leistungspackung mit Bezug auf die 46 bis 48B beschrieben. Die Unterschiede zwischen dieser Packung und der in den 40 bis 45B gezeigten Packung werden beschrieben.
  • In dieser Ausführungsform wurde, wie es in 46 gezeigt ist, die innere Oberfläche des unteren nicht ebenen Isoliersubstrats hoher thermischer Leitfähigkeit 2 geätzt, so dass ein oder mehrere Einschnitte oder Kanäle, innerhalb denen die Komponenten angeordnet werden, vorhanden sind. Außerdem stimmt die Dicke der Kupferschicht des oberen nicht ebenen Isoliersubstrats hoher thermischer Leitfähigkeit 1 mit der Dicke des unteren Substrats 2 überein. Ein derartiger Aufbau bewirkt, dass die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 eine dickere Kupferdicke im Vergleich zur ersten Ausführungsform aufweisen. Die 47A bis 48B zeigen die oberen und unteren Draufsichten auf die oberen und unteren Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2. Wie es in diesen Figuren gezeigt ist, weisen die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 eine im wesentlichen rechtwinklige Gestalt auf, wobei sämtliche externen Verbindungsbusse auf dem oberen Isoliersubstrat hoher thermischer Leitfähigkeit 1 vorgesehen sind. Das obere Isoliersubstrat hoher thermischer Leitfähigkeit 1 weist eine große Größe im Vergleich zum unteren Isoliersubstrat hoher thermischer Leitfähigkeit 2 auf. Zwei Halbleitertransistorchips 20 und zwei Halbleiterdiodenchips 30 sind auf das untere nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit 2 gelötet. Der Rest des Aufbaus ist derselbe wie derjenige der ersten Ausführungsform.
  • Gemäß einer achten beispielhaften Ausführungsform wird jeweils eine elektronische Leistungspackung mit Bezug auf die 49A und 49B beschrieben. Die Unterschiede zwischen diesen Packungen und der in den 1 bis 28 gezeigten Packung werden beschrieben.
  • In dieser Ausführungsform sind, wie es in 49 gezeigt ist, die Halbleiterchips symmetrisch auf den oberen und unteren nicht ebenen Isoliersubstraten hoher ther mischer Leitfähigkeit 1, 2 angebracht. Die Halbleitertransistorchips 20 und die Diodenchips 30, die zwei Hauptoberflächen aufweisen, die in Bezug zueinander hinsichtlich der Vorder- und Rückseite umgekehrt sind, sind zwischen die beiden Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 geschichtet. Insbesondere sind der erste Transistorchip 20 und der erste Diodenchips 30 an das obere Isoliersubstrat hoher thermischer Leitfähigkeit 1 gelötet, und der zweite Transistorchip 20 und der zweite Diodenchip 30 sind auf das untere Isoliersubstrat hoher thermischer Leitfähigkeit 2 gelötet, die eine umgekehrte Beziehung zueinander in Bezug auf die Vorder- und Rückseite aufweisen. Der Rest des Aufbaus ist derselbe wie derjenige der ersten Ausführungsform. Mit dieser Art von Aufbau ist es ebenfalls möglich, die Erzeugung thermischer Wärme und die Scherspannungsverteilung innerhalb der elektronischen Leistungspackung 100 zu verbessern.
  • Die 49A und 49B zeigen die Querschnittsansicht der oberen und unteren Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 in zwei möglichen Konfigurationen. Wie es in diesen Figuren gezeigt ist, weisen die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 eine im wesentlichen rechtwinklige Gestalt auf, wobei sämtliche externen Verbindungsbusse auf dem oberen Isoliersubstrat hoher thermischer Leitfähigkeit vorgesehen sind. Das obere Isoliersubstrat hoher thermischer Leitfähigkeit 1 weist eine große Größe im Vergleich zum unteren Isoliersubstrat hoher thermischer Leitfähigkeit 2 auf. Ein erster Halbleitertransistorchip 20 und ein erster Diodenchip 30 und ein zweiter Halbleitertransistorchip 20 und ein zweiter Diodenchip 30 sind jeweils auf die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 gelötet.
  • Die vorliegende Beschreibung betrifft im allgemeinen eine elektronische Leistungspackung mit zwei Substraten mit mehreren elektronischen Komponenten. Insbesondere enthält die Packung eine oder mehrere Halbleiter-Dies und weitere ähnlich gestaltete elektronische Komponenten, die zwischen zwei nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit angebracht sind. Einheitliche nicht ebene Substrate dienen als Verbindungspfosten zur Verbindung eines großen Bereiches, wodurch niedrige elektrische und thermische Widerstände realisiert werden. Diese nicht ebenen Substrate bestehen aus abwechselnden Schichten eines elektrischen Isolators und eines gemusterten elektrischen Leiters, wobei der elektrische Leiter für die Komponenten vorgesehen ist, um eine mechanische und elektrische Verbindung zu erstellen. Das Oberflächenprofil der Leiterbereiche auf den Substraten wird derart eingestellt, dass sie eine Anzahl erhobener Bereiche oder Pfosten aufweisen, die während des Zusammenbaus miteinander verbunden werden, um eine mechanische und elektrische Verbindung zwischen den beiden Substraten zu erstellen. Diese Verbindungsbereiche, die Anzahl, der Ort und die Geometrie steuern die mechanische Kopplung der nicht ebenen Substrate. Die Aufteilung der Leiterschichten in eine Anzahl elektrisch isolierter Bereiche ermöglicht die Definition einer elektrischen Schaltung auf einem oder beiden Substraten.
  • Insbesondere wird eine einheitliche Spannungsverteilung in der elektronischen Leistungspackung mit Druckkontakten nach dem vollständigen Zusammenbauprozess, was im Halbleiterchip Spannungen verringern kann, und ein verbessertes Wärmestrahlungsvermögen mit einer direkten doppelseitigen gekühlten Konfiguration erhalten. Zwei nicht ebene Isoliersubstrate hoher thermischer Leitfähigkeit werden verwendet, um die Drahtverbindungen zu eliminieren. Die festen Kupferverbindungspfosten, die die Drähte über der aktiven Oberfläche der Halbleiterchips ersetzen, schaffen nicht nur einen ausgezeichneten elektrischen Pfad, sondern auch einen ausgezeichneten thermischen Kühlpfad von zwei Hauptoberflächen der Halbleiterchips. Eine derartige elektronische Leistungspackung kann eine signifikant niedrigere Halbleiterchipverbindungsstellenstemperatur aufweisen, da die thermische Kühlstruktur mit dem Bereich des Chips verbunden ist, wo die Wärme erzeugt wird.
  • Die doppelseitig gekühlte elektronische Leistungspackung hat sich als sehr nützlich insbesondere bei elektronischen Modulen erwiesen, bei denen eine ausgedehnte Lebensdauer unter thermischen Zyklen extrem hoher Temperaturen benötigt wird. Die Struktur der elektronischen Leistungspackung beinhaltet keine Verbindungsdrähte zu externen Anschlussflächen, womit die Anzahl der Verbindungspunkte verringert wird, was zu einer besseren Zuverlässigkeit ebenso wie zu niedrigen parasitären Induktivitäten und Widerständen innerhalb der Struktur führt.
  • Gemäß einer elektronischen Leistungspackung ist ein Halbleiterchip zwischen zwei nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit geschichtet, und die Elektroden des Halbleiterchips und die Elektrodenmuster auf den nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit sind direkt verbunden, wodurch keine Drahtverbindungen benötigt werden. Die nicht ebenen Substrate bestehen aus abwechselnden Schichten eines elektrischen Isolators und eines gemusterten elektrischen Leiters, wobei der elektrische Leiter für die Komponenten vorgesehen ist, um eine mechanische und elektrische Verbindung zu erstellen. Das Oberflächenprofil der Leiterbereiche auf den Substraten wird derart eingestellt, dass sie eine Anzahl erhobener Bereiche oder Pfosten aufweisen, die während des Zusammenbaus miteinander verbunden werden, um eine mechanische und elektrische Verbindung zwischen den beiden Substraten zu er stellen. Die Trennung der Leiterschichten in eine Anzahl elektrisch isolierter Bereiche ermöglicht die Definition einer elektrischen Schaltung auf einem oder beiden Substraten. Die Verbindungsbereiche, die Anzahl, die Platzierung und die Geometrie steuern die mechanische Kopplung der nicht ebenen Substrate. Die Wärme, die von dem Halbleiterchip erzeugt wird, wird glatt von den beiden Hauptflächen des Halbleiterchips zu den beiden nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit übertragen und dadurch schnell abgestrahlt. Die direkte doppelseitig gekühlte Konfiguration verringert außerdem den Wärmewiderstand der elektronischen Leistungspackung.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung sind eine oder mehrere Halbleiter-Dies und weitere ähnlich gestaltete elektronische Komponenten eines relativ niedrigen thermischen Ausdehnungskoeffizienten, die zwei Hauptoberflächen aufweisen, die in Bezug zueinander hinsichtlich der Vorder- und Rückseite umgekehrt sind, zwischen den beiden nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit angebracht. Die Substrate bestehen aus abwechselnden Schichten eines elektrischen Isolators und eines gemusterten elektrischen Leiters, wobei der elektrische Leiter für die Komponenten vorgesehen ist, um eine mechanische und elektrische Verbindung zu erstellen. Das Oberflächenprofil der Leiterbereiche auf den Substraten wird derart eingestellt, dass ein oder mehrere Einschnitte oder Kanäle auf einem oder beiden Substratkacheln vorgesehen sind, innerhalb denen die Komponenten angeordnet werden. Die Verbindungsbereiche können durch Oberflächenprofilierung oder durch Anwendung eines Bereich-selektiven Verbindungsprozesses definiert werden. Diese Verbindungsbereiche, die Anzahl, die Platzierung und die Geometrie steuern die mechanische Kopplung der nicht ebenen Substrate. Der Verbindungsprozess ermöglicht eine mechanische und elektrische Verbindung zwischen den beiden Substraten und eine Trennung der Leiterschichten in eine Anzahl elektrisch isolierter Bereiche, was die Definition einer elektrischen Schaltung auf einem oder beiden Substraten erlaubt. Außerdem ist die Aufbautemperatur der Schichtung höher als die maximale Betriebstemperatur, so dass eine Nettorestkompressionsspannung in den Komponenten beim Kühlen verbleibt.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung sind eine oder mehrere Halbleiter-Dies und weitere ähnlich gestaltete elektronische Komponenten, die zwei Hauptoberflächen aufweisen, die in Bezug zueinander hinsichtlich der Vorder- und Rückseite umgekehrt sind, zwischen den beiden nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit angebracht. Die elektronische Leistungspackung kombiniert ein erstes nicht ebenes Substrat mit den erhobenen Merkmalen mit einem zweiten nicht ebenen Substrat, das Einschnitte aufweist, wie es zuvor anhand zweier Aspekte der vorliegenden Erfindung beschrieben wurde. Die Verbindungsbereiche können durch Oberflächenprofilierung oder durch Anwendung eines Bereichselektiven Verbindungsprozesses definiert werden. Diese Verbindungsbereiche, die Anzahl, die Platzierung und die Geometrie steuern die mechanische Kopplung der nicht ebenen Substrate. Die Geometrie der Verbindungsbereiche ist derart, dass die wahlweise Anwendung einer Kompressionskraft während des Verbindens eine Nettorestkompressionsspannung in den Komponenten nach der Verbindung belässt. Außerdem ermöglicht der Verbindungsprozess eine mechanische und elektrische Verbindung zwischen den beiden Substraten und eine Trennung der Leiterschichten in eine Anzahl elektrisch isolierter Bereiche, die die Definition einer elektrischen Schaltung auf einem oder beiden Substraten ermöglichen.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung sind eine oder mehrere Halbleiter-Dies und weitere ähnlich gestaltete elektronische Komponenten, die zwei Hauptoberflächen aufweisen, die hinsichtlich der Vorder- und Rückseite umgekehrt zueinander sind, zwischen die beiden nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit angebracht. Die elektronische Leistungspackung kombiniert ein erstes Substrat mit einem zweiten Substrat mit entweder den erhobenen oder den eingeschnittenen Merkmalen, bei dem die gemusterte Leiterschicht für die Komponenten vorgesehen ist und das erste Substrat eine ebene Oberfläche ohne erhobene oder eingeschnittene Merkmale ist. Die Verbindungsbereiche können durch Oberflächenprofilierung oder durch Anwendung eines Bereich-selektiven Verbindungsprozesses definiert werden. Diese Verbindungsbereiche, die Anzahl, die Platzierung und die Geometrie steuern die mechanische Kopplung der nicht ebenen Substrate. Die Geometrie der Verbindungsbereiche ist derart, dass die wahlweise Anwendung einer Kompressionskraft während des Verbindens eine Nettorestkompressionskraft in den Komponenten nach dem Verbinden belässt. Außerdem ermöglicht der Verbindungsprozess eine mechanische und elektrische Verbindung zwischen den beiden Substraten und eine Trennung der Leiterschichten in eine Anzahl elektrisch isolierter Berei reiche, was die Definition einer elektrischen Schaltung auf einem oder beiden Substraten ermöglicht.
  • Außerdem bestehen die nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit aus einem nicht leitenden Keramiksubstrat und einem hoch leitenden Metall, die entweder durch eine Direktkupferverbindung, eine Direktaluminiumverbindung oder mit einem Aktivmetallhartlötmaterial verbunden sind. Außerdem weist das nicht leitende Keramiksubstrat Materialien aus einer Gruppe auf, die aus Aluminium, Aluminiumnitrid, Siliziumnitrid, Siliziumkarbid oder Diamant und Kupfer- oder Aluminiummetall besteht. In diesem Fall ist es, da der thermische Ausdehnungskoeffizient des nicht leitenden Keramiksubstrats nahe bei demjenigen des Halbleiterchips liegt, möglich, thermische Spannungen zu verringern, die zwischen dem Halbleiterchip und den Elektrodenmustern wirken. Außerdem ist die Höhe des Nichtverbindungsbereiches der nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit kleiner als derjenige der Verbindungsbereiche, so dass eine ausreichende Lücke zur Einkapselung zwischen den beiden nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit geschaffen wird. Ein Einkapselungsmaterial, das beispielsweise aus Silikongummi besteht, wird in die resultierende Lücke eingespritzt, um die Anzahl der Lufttaschen in der Struktur zu verringern, was gewöhnlicherweise zu einem Luftzusammenbruch führt, wenn hohe elektrische Felder involviert sind. Alternativ wird ein Polyimidfilm in die Lücke eingeführt, um den elektrischen Zusammenbruch zu verhindern. Alternativ enthält die elektronische Leistungspackung außerdem eine isolierende Polyimidschicht, die zwischen den Schichtungsoberflächen der nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit geschichtet ist, um die Halbleiterchips einzuwickeln und weitere ähnlich geformte elektronische Komponenten, und um eine elektrische Isolierung zwischen den externen elektrischen Verbindungen zu schaffen.
  • Während die Erfindung mit Bezug auf bevorzugte Ausführungsformen beschrieben wurde, ist es selbstverständlich, dass die Erfindung nicht auf die bevorzugten Ausführungsformen und Aufbauten beschränkt ist. Die Erfindung soll verschiedene Modifikationen und äquivalente Anordnungen abdecken. Außerdem liegen, während verschiedene Kombinationen und Konfigurationen, die bevorzugt sind, beschrieben wurden, weitere Kombinationen und Konfigurationen einschließlich mehr, weniger oder nur einem einzigen Element innerhalb des Bereiches der Erfindung.

Claims (30)

  1. Elektronische Leistungspackung, die aufweist: ein erstes und ein zweites nicht ebenes Isoliersubstrat hoher thermischer Leitfähigkeit (1, 2); und mehrere Halbleiterchips (20) und elektronische Komponenten (30), die zwischen den ersten und zweiten nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit (1, 2) angeordnet sind, wobei jedes der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) eine elektrische Isolierschicht (77) und mehrere gemusterte elektrische Leiterschichten (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) enthält, die abwechselnd gestapelt sind, die elektrischen Leiterschichten (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) mit den elektronischen Komponenten (30) mechanisch und elektrisch verbunden sind, jedes der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) außerdem mehrere erhobene Bereiche oder Pfosten (70) enthält, die erhobenen Bereiche oder Pfosten (70) miteinander verbunden sind, so dass die ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) mechanisch und elektrisch verbunden sind, die Anzahl der erhobenen Bereiche oder Pfosten (70), die Anordnung der erhobenen Bereiche oder Pfosten (70) und die Gestalt eines jeweiligen erhobenen Bereiches oder Pfostens (70) derart eingestellt sind, dass eine mechanische Kopplung zwischen den ersten und zweiten nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit (1, 2) vorhanden ist, wobei die mechanische Kopplung eine Nettorestkompressionsspannung in den Halbleiterchips (20) und den elektronischen Komponenten (30) erzeugt, und die elektrischen Leiterschichten (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) voneinander getrennt und isoliert sind, so dass mehrere elektrische Schaltungen (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) auf mindestens einem der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) vorgesehen sind.
  2. Elektronische Leistungspackung, die aufweist: erste und zweite nicht ebene Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2); und mehrere Halbleiterchips (20) und elektronische Komponenten (30), die zwischen den ersten und zweiten nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit (1, 2) angeordnet sind, wobei jedes der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) eine elektrische Isolierschicht (77) und mehrere gemusterte elektrische Leiterschichten (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) enthält, die abwechselnd gestapelt sind, die elektrischen Leiterschichten (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) mit den elektronischen Komponenten (30) mechanisch und elektrisch verbunden sind, eines der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) außerdem mehrere Einschnitte oder Kanäle enthält, die Einschnitte oder Kanäle auf vorbestimmten Bereichen von dem einen der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) angeordnet sind, wobei die vorbestimmten Bereiche diejenigen sind, auf denen die elektronischen Komponenten (30) angeordnet sind, die ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) mechanisch und elektrisch mit mehreren Verbindungsbereichen (70) verbunden sind, wobei die Anzahl, Anordnung und Gestalt der Verbindungsbereiche (70) derart eingestellt sind, dass eine mechanische Kopplung zwischen den ersten und zweiten nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit vorhanden ist, wobei die mechanische Kopplung eine Nettorestkompressionsspannung in den Halbleiterchips (20) und den elektronischen Komponenten (30) erzeugt, und die elektrischen Leiterschichten (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) voneinander getrennt und isoliert sind, so dass mehrere elektrische Schaltungen (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) auf mindestens einem der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) vorgesehen sind.
  3. Elektronische Leistungspackung nach Anspruch 1, wobei eines der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) mehrere Einschnitte enthält, die Einschnitte auf vorbestimmten Bereichen des einen der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) angeordnet sind, wobei die vorbestimmten Bereiche diejenigen sind, auf denen die elektronischen Komponenten (30) angeordnet sind, die ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) mechanisch und elektrisch mit mehreren Verbindungsbereichen (70) miteinander verbunden sind, und die erhobenen Bereiche oder Pfosten (70) die Verbindungsbereiche (70) bereitstellen.
  4. Elektronische Leistungspackung nach Anspruch 3, wobei das erste nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit (1, 2) eine ebene Oberfläche ohne irgendeinen Einschnitt aufweist.
  5. Elektronische Leistungspackung nach einem der Ansprüche 1 und 3 bis 4, wobei die erhobenen Bereiche oder Pfosten (70) mehrere Verbindungsbereiche (70) zwischen den ersten und zweiten nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit (1, 2) bereitstellen, und die Verbindungsbereiche (70) eine vorbestimmte Anordnung aufweisen, die es ermöglicht, zwischen mindestens einem der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) und einer externen elektrischen Schaltung eine Verbindung zu erstellen.
  6. Elektronische Leistungspackung nach einem der Ansprüche 1 und 3 bis 5, wobei: die mechanische Kopplung zwischen den ersten und zweiten nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit (1, 2) durch ein Material der erhobenen Bereiche oder Pfosten (70) gesteuert wird, und das Material der erhobenen Bereiche oder Pfosten (70) einen hohen thermischen Ausdehnungskoeffizienten aufweist.
  7. Elektronische Leistungspackung nach einem der Ansprüche 1 bis 6, wobei jeder Halbleiterchip (20) erste und zweite Hauptelektroden (23–25) enthält, die erste Hauptelektrode (23–24) auf einer ersten Hauptoberfläche (21) des Halbleiterchips (20) angeordnet ist, die zweite Hauptelektrode (25) auf einer zweiten Hauptoberfläche (22) des Halbleiterchips (20) angeordnet ist, und die zweite Hauptoberfläche (22) der ersten Hauptoberfläche (21) gegenüberliegt.
  8. Elektronische Leistungspackung nach Anspruch 7, wobei jedes der ersten und zweiten Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) eine erste und eine zweite äußere Oberfläche (3–6) aufweist, die erste äußere Oberfläche (3–4) eine Verbindung zwischen einer Elektrode (23–25) einer der Halbleiterchips (20) und einer Elektrode (33–34) einer der elektronischen Komponenten (30) bereitstellt, und die erste äußere Oberfläche (3–4) und die zweite äußere Oberfläche (5–6) einen externen Bus (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) für eine zweiseitige elektrische Verbindung bereitstellt.
  9. Elektronische Leistungspackung nach Anspruch 8, wobei die Halbleiterchips (20) einen Halbleitertransistorchip (20) enthalten, die elektronischen Komponenten (30) einen Diodenchip (30) enthalten, und der externe Bus (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) einen ersten externen Bus (7a, 7b, 8a, 8b, 9a, 9b, 9c) zum Verbinden der ersten Hauptelektrode (23–24) des Halbleitertransistorchips (20) und der ersten Hauptelektrode (33) des Diodenchips (30) enthält.
  10. Elektronische Leistungspackung nach Anspruch 9, wobei der externe Bus (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) außerdem einen zweiten externen Bus (10a, 10b) zum Verbinden der zweiten Hauptelektrode (25) des Transistorchips (20) und der zweiten Hauptelektrode (34) des Diodenchips (30) enthält.
  11. Elektronische Leistungspackung nach Anspruch 8, wobei die Halbleiterchips (20) und die elektronischen Komponenten (30) zwischen den ersten äußeren Oberflächen (3–4) der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) geschichtet sind.
  12. Elektronische Leistungspackung nach Anspruch 3, wobei die Verbindungsbereiche (70) mehrere elektrisch inaktive Verbindungsbereiche (70) enthalten, und die Anzahl der elektrisch inaktiven Verbindungsbereiche (70), die Anordnung der elektrisch inaktiven Verbindungsbereiche (70) und die Gestalt eines jeweiligen elektrisch inaktiven Verbindungsbereiches (70) derart eingestellt sind, dass eine mechanische Kopplung zwischen den ersten und zweiten nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit (1, 2) vorhanden ist.
  13. Elektronische Leistungspackung nach Anspruch 3, wobei jedes der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) außerdem einen Nichtverbindungsbereich enthält, und der Nichtverbindungsbereich eine Höhe aufweist, die kleiner als diejenige der Verbindungsbereiche (70) ist.
  14. Elektronische Leistungspackung nach Anspruch 8, wobei die Elektrode (23–25) des einen der Halbleiterchips (20), die Elektrode (33–34) der einen der elektronischen Komponenten (30) und der externe Bus (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) mittels eines lötbaren elektrisch leitenden Materials verbunden sind.
  15. Elektronische Leistungspackung nach Anspruch 8, wobei die ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) an einem Schichtungsabschnitt durch ein Isolierharz verbunden sind, das Isolierharz aus einem Epoxidharz oder einem Silikonharz besteht, und das Isolierharz die Halbleiterchips (20) bedeckt und eine elektrische Isolierung zwischen den externen Bussen (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) bereitstellt.
  16. Elektronische Leistungspackung nach Anspruch 8, wobei die ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) an einem Schichtungsabschnitt durch eine isolierende Polyamidschicht verbunden sind, und die isolierende Polyamidschicht die Halbleiterchips (20) und die elektronischen Komponenten (30) bedeckt und eine elektrische Isolierung zwischen den externen Bussen (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) bereitstellt.
  17. Elektronische Leistungspackung nach einem der Ansprüche 1 bis 16, wobei jedes der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) ein nicht leitendes Keramiksubstrat (77) und ein hoch leitendes Metallelement (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) enthält, und die hoch leitenden Metallelemente (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) mittels eines Direktverbindungskupfers, Direktverbindungsaluminiums oder eines Aktivmetallhartlötmaterials gekoppelt sind.
  18. Elektronische Leistungspackung nach Anspruch 17, wobei das nicht leitende Keramiksubstrat (77) aus zwei Materialien besteht, von denen eines Aluminium, Aluminiumnitrid, Siliziumnitrid, Siliziumkarbid oder Diamant und das andere Kupfer oder Aluminium ist.
  19. Elektronische Leistungspackung nach Anspruch 8, wobei der externe Bus (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) auf jedem der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) angeordnet ist, und der externe Bus (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) in der Lage ist, durch ein Ein-Schritt-Verbindungs- und Zwei-Schritt-Ätzverfahren unter Verwendung von Kupfer oder Aluminium ausgebildet zu werden.
  20. Elektronische Leistungspackung nach Anspruch 8, wobei der externe Bus (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) auf jedem der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) angeordnet ist, und der externe Bus (7a, 7b, 8a, 8b, 9a, 9b, 9c, 10a, 10b) in der Lage ist, durch ein Zwei-Schritt-Verbindungs- und Zwei-Schritt-Ätzverfahren unter Verwendung von Kupfer oder Aluminium ausgebildet zu werden.
  21. Elektronische Leistungspackung nach einem der Ansprüche 1 bis 20, wobei die Halbleiterchips (20) einen vertikalen Sperrschicht-Feldeffekttransistor (20) enthalten.
  22. Elektronische Leistungspackung nach einem der Ansprüche 1 bis 21, wobei die Halbleiterchips (20) einen vertikalen Metalloxidhalbleiter-Feldeffekttransistor (20) enthalten.
  23. Elektronische Leistungspackung nach einem der Ansprüche 1 bis 22, wobei die Halbleiterchips (20) einen vertikalen Bipolartransistor mit isoliertem Gate (20) enthalten.
  24. Elektronische Leistungspackung nach einem der Ansprüche 1 bis 23, wobei die Halbleiterchips (20) eine vertikale Flächen-Diode (20) enthalten.
  25. Elektronische Leistungspackung nach einem der Ansprüche 1 bis 24, wobei die Halbleiterchips (20) eine vertikale Schottky-Sperrschichtdiode (20) enthalten.
  26. Elektronische Leistungspackung nach einem der Ansprüche 1 bis 25, wobei die Halbleiterchips (20) einen vertikalen Breitbandlückenhalbleitertransistor (20) enthalten, und die elektronischen Komponenten (30) einen Diodenchip (30) enthalten.
  27. Leistungspackung nach einem der Ansprüche 1 bis 26, wobei die Halbleiterchips (20) einen vertikalen Siliziumkarbidtransistor (20) enthalten, und die elektronischen Komponenten (30) einen Diodenchip (30) enthalten.
  28. Verfahren zum Herstellen einer Leistungspackung nach einem der Ansprüche 1 bis 27, wobei die Packung bei einer Prozesstemperatur ausgebildet wird, die höher als eine maximale Betriebstemperatur der Packung ist.
  29. Leistungspackung nach einem der Ansprüche 1 bis 27, die außerdem aufweist: eine erste Wärmetauschereinheit (80), die an dem ersten nicht ebenen Isoliersubstrat hoher thermischer Leitfähigkeit (1) befestigt ist, und eine zweite Wärmetauschereinheit (80), die an dem zweiten nicht ebenen Isoliersubstrat hoher thermischer Leitfähigkeit (2) befestigt ist, wobei die Wärmetauschereinheiten (80) parallel zueinander angeordnet sind, jede der Wärmetauschereinheiten (80) erste und zweite Oberflächen enthält, die erste Oberfläche der ersten Wärmetauschereinheit (80) das erste nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit (1) kontaktiert, und die erste Oberfläche der zweiten Wärmetauschereinheit (80) das zweite nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit (2) kontaktiert.
  30. Leistungspackung nach Anspruch 29, die außerdem aufweist: eine DC-Verbindungskondensatorkarteneinheit, die an der zweiten Oberfläche der ersten Wärmetauschereinheit (80) befestigt ist, und eine Gateansteuereinheit, die an der zweiten Oberfläche der zweiten Wärmetauschereinheit (80) befestigt ist, wobei die DC-Verbindungskondensatorkarteneinheit und die Gateansteuereinheit ein Flüssigkeitskühlungsinvertersystem bereitstellen, und jede Wärmetauschereinheit (80) sämtliche Oberflächen zum Kühlen der Packung verwendet.
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