DE102015121851B4 - Zuverlässiger robuster elektrischer Kontakt und Verfahren zur Herstellung - Google Patents

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Abstract

Zuverlässiger und robuster elektrischer Kontakt, der aufweist:einen Kontaktpad (234), der aus einer ersten Metallschicht (220) strukturiert ist, die über einer Oberfläche eines aktiven Chips (210) gelegen ist;Gatebusse (238), die aus der ersten Metallschicht (220) strukturiert sind;eine Vielzahl dielektrischer Inseln (254a, 254b, 254c), die über dem Kontaktpad (234) angeordnet sind;eine dielektrische Platte (252), die zu den dielektrischen Inseln (254a, 254b, 254c) beabstandet ist und die über den Gatebussen (238) angeordnet ist; undeine zweite Metallschicht (258),wobei die dielektrischen Inseln (254a, 254b, 254c) und die dielektrische Platte (252) aus derselben Dielektrikumsschicht (250) strukturiert sind,wobei die Vielzahl dielektrischer Inseln (254a, 254b, 254c) durch jeweilige Segmente (268) der zweiten Metallschicht (258), die zwischen und über der Vielzahl dielektrischer Inseln (254a, 254b, 254c) gebildet ist, voneinander beabstandet sind,wobei die zweite Metallschicht (258) die dielektrische Platte (252) überdeckt, undwobei der Kontaktpad (234), die Vielzahl dielektrischer Inseln (254a, 254b, 254c) und die zweite Metallschicht (258) einen zuverlässigen und robusten elektrischen Kontakt bereitstellen.

Description

  • Vertikale Leistungstransistoren wie beispielsweise Graben-Feldeffekttransistoren (Graben-FETs), die auf der Gruppe IV basieren, werden in einer Vielzahl von Anwendungen eingesetzt. Beispielsweise können Graben-basierte Silizium-Metalloxid-FETs (Graben-MOSFETs) eingesetzt werden, um einen Leistungswandler wie beispielsweise einen Synchrongleichrichter oder einen Gleichstrom-(DC)-nach-DC-Leistungswandler zu implementieren.
  • Doppelschichtmetall-(engl.: „double layer metal“; DLM)-Graben-MOSFET-Strukturen verwenden zwei Metallschichten, die sich zumindest teilweise überlappen, um Source- und Gatekontakte bereitzustellen, wobei sich die aktive Fläche des Bauelements erhöht, ohne dass die Größe des Bauelements ansteigt. Bei einer herkömmlichen DLM-Struktur ist typischerweise ein angrenzendes Zwischenmetall-Dielektrikum zwischen die überlappenden Metallschichten eingefügt und dient dazu, die Source- und Gatekontakte voneinander zu isolieren. Allerdings können Spannungen, beispielsweise durch die Anbringung von Drahtbonds an den Sourcekontakt, zu Rissen führen, die sich durch Teile der angrenzenden Zwischenmetall-Dielektrikumsschicht ausbreiten. Derartige Risse in dem Zwischenmetall-Dielektrikum können es unerwünschterweise ermöglichen, dass sich ein Kurzschluss zwischen den Source- und Gatekontakten entwickelt.
  • Die US 2010 / 0 072 624 A1 beschreibt einen elektrischen Kontakt, der eine erste Metallisierung auf dem Halbleitersubstrat, eine Dielektrikumsschicht auf der ersten Metallisierung, eine zweite Metallisierung auf der Dielektrikumsschicht aufweist. Der elektrische Kontakt umfasst außerdem mehrere elektrisch leitende Vias in der Dielektrikumsschicht, die die erste Metallisierung und die zweite Metallisierung elektrisch leitend miteinander verbinden.
  • Die US 2008 / 0 169 569 A1 beschreibt einen elektrischen Kontakt, der eine erste Metallisierung auf dem Halbleitersubstrat, eine Dielektrikumsschicht auf der ersten Metallisierung, eine zweite Metallisierung auf der Dielektrikumsschicht aufweist. Die Dielektrikumsschicht umfasst außerdem eine oder mehrere Öffnungen, die mit einem leitenden Material gefüllt sind, das die erste Metallisierung und die zweite Metallisierung elektrisch leitend miteinander verbindet.
  • Die US 2006 / 0 097 407 A1 beschreibt ein Transistorbauelement mit mehreren Transistorzellen, die in einem Halbleiterkörper integriert sind und einer ersten Metallisierung, die auf dem Halbleiterkörper angeordnet und die an Sourceanschlüsse oder Drainanschlüsse der Transistorzellen angeschlossen sind. Über der ersten Metallisierung ist eine Dielektrikumsschicht angeordnet, die mehrere Öffnungen aufweist, wobei eine zweite Metallisierung auf der Dielektrikumsschicht und in den Öffnungen angeordnet ist.
  • Die DE 10 2006 003 930 A1 beschreibt ein Leistungshalbleiterelement mit internen Bonddrahtverbindungen zu einem Bauelementsubstrat. Dabei sind Bonddrahtenden der Bonddrahtverbindungen auf Kontaktflächen des Leistungshalbleiterchips angeordnet, die sich auf aktiven Flächenbereichen des Leistungshalbleiterchips abstützen. Die Kontaktflächen sind auf einer oberen strukturierten Metallschicht angeordnet, die mit einer darunter angeordneten unteren Metallschicht elektrisch in Verbindung steht. Zwischen der oberen und der unteren Metallschicht ist unterhalb der Kontaktflächen eine dielektrische Zwischenschicht angeordnet. Die Duktilität der dielektrischen Zwischenschicht ist geringer als die der Metallschichten und ihre Härte ist höher als die der Metallschichten, wobei die flächige Erstreckung der dielektrischen Zwischenschicht an die flächige Erstreckung der Kontaktflächen angepasst ist.
  • Die der Erfindung zugrunde liegende Aufgabe besteht darin, einen zuverlässigen und robusten elektrischen Kontakt zur Verfügung zu stellen, bei dem die Gefahr von Rissen in einer Dielektrikumsschicht, beispielsweise zwischen einem Sourcekontakt und Gatebussen verringert ist, und ein Verfahren zum Herstellen eines solchen Kontakts zur Verfügung zu stellen. Diese Aufgabe wird durch einen elektrischen Kontakt nach Anspruch 1 und ein Verfahren nach Anspruch 11 gelöst.
  • Die vorliegende Offenbarung ist auf einen zuverlässigen und robusten elektrischen Kontakt gerichtet, der im Wesentlichen in zumindest einer der Figuren gezeigt oder in Verbindung hiermit beschrieben und in den Ansprüchen dargelegt ist.
    • 1 ist ein Flussdiagramm, das ein beispielhaftes Verfahren zur Herstellung eines zuverlässigen und robusten elektrischen Kontakts gemäß einer Implementierung zeigt.
    • 2A zeigt eine Querschnittsansicht, die ein Ergebnis der Ausführung einer anfänglichen Maßnahme gemäß dem beispielhaften Flussdiagramm von 1 veranschaulicht, gemäß einer Implementierung.
    • 2B zeigt eine Querschnittsansicht, die ein Ergebnis der Ausführung einer nachfolgenden Maßnahme gemäß dem beispielhaften Flussdiagramm von 1 veranschaulicht, gemäß einer Implementierung.
    • 2C zeigt eine Draufsicht auf die in 2B gezeigte Struktur im Querschnitt, gemäß einer Implementierung.
    • 2D zeigt eine Querschnittsansicht, die ein Ergebnis der Durchführung einer nachfolgenden Maßnahme entsprechend dem beispielhaften Flussdiagramm von 1 gemäß einer Implementierung zeigt.
    • 2E zeigt eine Querschnittsansicht, die ein Ergebnis der Durchführung einer nachfolgenden Maßnahme entsprechend dem beispielhaften Flussdiagramm von 1 gemäß einer Implementierung zeigt.
    • 2F zeigt eine Draufsicht auf die in 2E gezeigte Struktur im Querschnitt gemäß einer Implementierung.
    • 2G zeigt eine Querschnittsansicht, die ein Ergebnis der Durchführung einer nachfolgenden Maßnahme entsprechend dem beispielhaften Flussdiagramm von 1 gemäß einer Implementierung zeigt.
    • 2H zeigt eine Querschnittsansicht, die ein Ergebnis der Durchführung einer abschließenden Maßnahme entsprechend dem beispielhaften Flussdiagramm von 1 gemäß einer Implementierung zeigt.
  • Die folgende Beschreibung enthält konkrete Informationen betreffend Implementierungen in der vorliegenden Offenbarung. Ein Fachmann wird erkennen, dass die vorliegende Offenbarung auf eine andere als die hierin im Besonderen erörterte Weise implementiert werden kann. Die Zeichnungen in der vorliegenden Anmeldung und deren damit verbundene, ausführliche Beschreibung sind lediglich auf exemplarische Implementierungen gerichtet. Sofern nicht anders vermerkt, können gleiche oder entsprechende Elemente der Figuren durch gleiche oder entsprechende Bezugszeichen angegeben werden. Darüber hinaus sind die Zeichnungen und Darstellungen in der vorliegenden Anmeldung im Allgemeinen nicht maßstäblich, und es ist nicht beabsichtigt, dass sie tatsächlichen relativen Abmessungen entsprechen.
  • Wie oben angegeben wurde, werden vertikale Leistungstransistoren wie beispielsweise auf der Gruppe IV basierende Graben-Feldeffekttransistoren (Graben-FETs) in einer Vielzahl von Anwendungen verwendet. Beispielsweise können Silizium-basierte Graben-Metalloxid-Halbleiter-FETs (Graben-MOSFETs) verwendet werden, um einen Leistungswandler wie beispielsweise einen Synchrongleichrichter oder einen Gleichstrom-(DC)-nach-DC-Leistungswandler zu implementieren.
  • Wie weiterhin oben angegeben wurde, verwenden Doppelschicht-Metall-(DLM)-Graben-MOSFET-Strukturen zwei Metallschichten, die sich zumindest teilweise überlappen, um Source- und Gatekontakte bereitzustellen, wobei die aktive Fläche des Bauelements ansteigt, ohne dass sich die Bauelementgröße erhöht. Bei einer herkömmlichen DLM-Struktur ist typischerweise ein Zwischenmetall-Dielektrikum zwischen die überlappenden Metallschichten eingefügt und dient dazu, die Source- und Gatekontakte voneinander zu isolieren. Allerdings können Spannungen beispielsweise aufgrund der Anbringung von Drahtbonds an den Sourcekontakt zu Rissen führen, die sich durch Teile der angrenzenden Zwischenmetall-Dielektrikumsschicht ausbreiten. Derartige Risse in dem Zwischenmetall-Dielektrikum können unerwünschterweise ermöglichen, dass sich ein Kurzschluss zwischen den Source- und Gatekontakten entwickelt.
  • Die vorliegende Anmeldung offenbart einen zuverlässigen und robusten elektrischen Kontakt, der dazu ausgebildet ist, die mit herkömmlichen DLM-Strukturen verbundenen Nachteile zu vermeiden. Gemäß den in der vorliegenden Anmeldung beschriebenen, beispielhaften Implementierungen weist ein elektrischer Kontakt einen Kontaktpad auf, der aus einer ersten Metallschicht strukturiert ist, die sich über einer Oberfläche eines aktiven Chips befindet. Mehrere dielektrische Inseln befinden sich über dem Kontaktpad, wobei die dielektrischen Inseln durch jeweilige Segmente einer zweiten Metallschicht, die zwischen und über den dielektrischen Inseln ausgebildet ist, voneinander beabstandet sind. Der aus der ersten Metallschicht strukturierte Kontaktpad, die dielektrischen Inseln und die zweite Metallschicht sorgen für einen zuverlässigen und robusten elektrischen Kontakt.
  • 1 zeigt ein Flussdiagramm 100, das ein beispielhaftes Verfahren zur Herstellung eines zuverlässigen und robusten elektrischen Kontakts präsentiert. Das durch das Flussdiagramm 100 beschriebene, beispielhafte Verfahren wird auf einem Teil eines aktiven Chips ausgeführt, der so implementiert sein kann, dass er einen Leistungstransistor wie beispielsweise einen Transistor der Gruppe IV oder der Gruppe III-V oder eine integrierte Schaltung (IC) bereitstellt.
  • Mit Bezugnahme auf die 2A-2H veranschaulichen in diesen Figuren gezeigte Strukturen 201-206 das Ergebnis der Durchführung des Verfahrens des Flussdiagramms 100 gemäß einer Implementierung. Beispielsweise repräsentiert eine Struktur 201, die in 2A im Querschnitt gezeigt ist, einen aktiven Chip 210, der eine erste Metallschicht 220 aufweist, die sich über einer Oberfläche 222 befindet (Maßnahme 101). Eine Struktur 202, die in 2B im Querschnitt und in 2C in Draufsicht gezeigt ist, zeigt Kontaktpads 234, die aus der ersten Metallschicht 220 strukturiert sind (Maßnahme 102). Eine Struktur 203, die in 2D im Querschnitt gezeigt ist, zeigt eine Dielektrikumsschicht 250, die über Kontaktpads 234 gebildet ist (Maßnahme 103), und so weiter.
  • Bezug nehmend auf das Flussdiagramm 100 gemäß 1 in Kombination mit 2A beginnt das Flussdiagramm 100 mit der Bereitstellung eines aktiven Chips 210, der eine erste Metallschicht 220 aufweist, die sich über der Oberfläche 222 des aktiven Chips 210 befindet (Maßnahme 101). Wie in der in 2A dargelegten Querschnittsansicht gezeigt ist, enthält der aktive Chip 210 an einer Unterseite des aktiven Chips 210 ein hochdotiertes Drain 212 vom Typ N, und eine Driftregion 214 vom Typ N, die sich über dem stark dotierten Drain 212 vom Typ N befindet. Außerdem enthält der aktive Chip 210 eine Bodyregion 216 vom Typ P, die sich über der Driftregion 214 vom Typ N befindet, und eine stark dotierte Body-Diffusion 218 vom Typ P, die über der Bodyregion 216 vom Typ P liegt. Ebenfalls gezeigt in 2A sind ein dielektrisches Segment 224 und eine erste Metallschicht 220, von denen beide so gezeigt sind, dass sie sich über der Oberfläche 222 des aktiven Chips 210 befinden.
  • Das dielektrische Segment 224 kann unter Verwendung eines beliebigen Materials und einer beliebigen Technik gebildet werden, wie sie in dem Fachgebiet eingesetzt werden. Beispielsweise kann das dielektrische Segment 224 aus einer Dielektrikumsschicht wie beispielsweise einer Passivierungsschicht strukturiert werden, die über der Oberfläche 222 des aktiven Chips 210 gebildet werden. Das dielektrische Segment 224 kann beispielsweise aus Siliziumnitrid (Si3N4) oder Siliziumdioxid (SiO2) gebildet sein.
  • Bei der ersten Metallschicht 220 kann es sich um eine Aluminium-(AI)-Schicht handeln, oder sie kann aus einer Aluminiumlegierung wie beispielsweise Aluminium-Silizium (Al-Si) oder Aluminium-Silizium-Kupfer (Al-Si-Cu) gebildet sein. Beispielsweise kann es sich gemäß einigen Implementierungen bei der ersten Metallschicht 220 um eine relativ dünne Metallschicht wie beispielsweise eine Metallschicht handeln, die beispielsweise eine Dicke in einem Bereich von näherungsweise einem Mikrometer bis näherungsweise zwei Mikrometer (0,5 µm - 2,5 µm) aufweist. Allerdings kann die Metallschicht 220 bei anderen Implementierungen eine Dicke von bis zu etwa 10,0 um aufweisen, oder mehr.
  • Weiter mit den 2B und 2C mit fortgesetzter Bezugnahme auf das Flussdiagramm 100 in 1 macht das Flussdiagramm 100 weiter mit der Strukturierung eines Kontaktpads aus der ersten Metallschicht 220 (Maßnahme 102). 2B zeigt eine Querschnittsansicht der Struktur 202, die Kontaktpads 234 aufweist, die aus der ersten Metallschicht 220 strukturiert sind, während 2C eine Draufsicht der Struktur 202 zeigt, sowie Blickrichtungslinien 2B-2B, welche der in 2B gezeigten Schnittansicht entsprechen. Wie aus 2C ersichtlich ist, ist der von 2B gezeigte Querschnitt von der stark dotierten Source-Diffusion 218 vom Typ P gesehen und er verläuft parallel sowohl zu den stark dotierten Sourceregionen 244 vom Typ N, als auch zu Gategräben 240, die jeweilige Gateelektroden 246 und ein Gatedielektrikum 248 enthalten. Ebenso gezeigt in 2C sind ein Gatepad 236, sowie Gatebusse 238, die sich über dem dielektrischen Segment 224 befinden und im Wesentlichen senkrecht zu der in 2B gezeigten Querschnittsansicht orientiert sind.
  • Es wird darauf hingewiesen, dass die in den 2A bis 2H durch dieselben Bezugszeichen gekennzeichneten Merkmale einander entsprechen und jedes Charakteristikum, das ihnen durch Bezugnahme auf irgendeine einzelne Figur der vorliegenden Anmeldung zugeschrieben wurde, gemeinsam aufweisen können. In anderen Worten entspricht der aktive Chip 210, der die Gategräben 240, die stark dotierten Sourceregionen 244 vom Typ N und die stark dotierten Bodydiffusionen 218 vom Typ P in 2C aufweist, dem aktiven Chip 210, der das stark dotierte Drain 212 vom Typ N, die Driftregion 214 vom Typ N, die Bodyregion 216 vom Typ P und die stark dotierten Bodydiffusionen 218 vom Typ P in den 2A und 2B enthält, und er kann jegliche Charakteristika aufweisen, die dem entsprechenden Merkmal kann in der vorliegenden Anmeldung zugeschrieben werden.
  • Zusätzlich entsprechen die Kontaktpads 234, die Gatebusse 238 und das dielektrische Segment 224 in 2C den Kontaktpads 234 und den Gatebussen 238 in 2B bzw. dem dielektrischen Segment 224 in den 2A und 2B. Wie oben beschrieben wurde, kann das dielektrische Segment 224 aus einer Dielektrikumsschicht wie beispielsweise einer Passivierungsschicht strukturiert sein, die über der Oberfläche 222 des aktiven Chips 210 gebildet ist. Somit wird außerdem darauf hingewiesen, dass das dielektrische Segment, auch wenn dies aus den durch die 2A, 2B, oder 2C gezeigten Perspektiven nicht zu erkennen ist, so strukturiert ist, dass es sich über den Gategräben 240 befindet, um die Gateelektroden 246 gegenüber der ersten Metallschicht 222 zu isolieren.
  • Der aktive Chip 210 kann unter Verwendung eines Substrats der Gruppe IV wie beispielsweise eines Silizium-(Si)-Substrats oder eines Siliziumkarbid-(SiC)-Substrats implementiert sein. Weiterhin kann der aktive Chip 210 gemäß einigen Implementierungen eine Driftregion 214 vom Typ N und eine Bodyregion 216 vom Typ P aufweisen, die in einer epitaktischen Siliziumschicht gebildet sind. Die Bildung einer derartigen epitaktischen Siliziumschicht kann mit jedem in dem Fachgebiet bekannten, geeigneten Verfahren wie beispielsweise chemischer Dampfphasenabscheidung (CVD) oder Molekularstrahlepitaxie (MBE) durchgeführt werden. Allgemeiner jedoch können die Driftregion 214 vom Typ N und die Bodyregion 216 vom Typ P in jeder geeigneten Element- oder -Verbindungshalbleiterschicht gebildet werden, die in dem aktiven Chip 210 enthalten ist.
  • Somit müssen bei anderen Implementierungen die Driftregion 214 vom Typ N und die Bodyregion 216 vom Typ P nicht notwendigerweise durch epitaktisches Wachstum erzeugt werden, und/oder sie müssen nicht aus Silizium gebildet sein. Beispielsweise können die Driftregion 214 vom Typ N und die Bodyregion 216 vom Typ P bei einer alternativen Implementierung in einer Float-Zone-Siliziumschicht des aktiven Chips 210 gebildet werden. Gemäß anderen Implementierungen können als Teil des aktiven Chips 210 die Driftregion 214 vom Typ N und die Bodyregion 216 vom Typ P entweder in einer verspannten (engl.: „strained“) oder nicht verspannten (engl.: „unstrained“) Germaniumschicht gebildet werden.
  • Die Bodyregion 216 vom Typ P und die stark dotierte Bodydiffusion 218 vom Typ P können durch Implantation und thermische Diffusion gebildet werden. Beispielsweise können Bor-(B)-Dotierstoffe in den aktiven Chip 210 implantiert und diffundiert werden, so dass sich die Bodyregion 216 vom Typ P und die Bodydiffusion 218 vom Typ P bilden. Bezug nehmend auf 2C können in dem aktiven Chip 210 die stark dotierten Sourceregionen 244 vom Typ N analog durch Implantation und thermische Diffusion eines geeigneten Dotierstoffs vom Typ N gebildet werden. Ein derartiger geeigneter Dotierstoff vom Typ N kann beispielsweise Arsen (As) oder Phosphor (P) enthalten.
  • Die Gateelektroden 246 können unter Verwendung irgendeines elektrisch leitenden Materials gebildet werden, wie es in dem Fachgebiet verwendet wird. Beispielsweise können die Gateelektroden 246 aus dotiertem Polysilizium oder aus Metall gebildet sein. Das Gatedielektrikum 248, das die Gateelektroden 246 von den stark dotierten Sourceregionen 244 vom Typ N isoliert, kann unter Verwendung irgendeines Materials und irgendeiner Technik gebildet werden, wie sie typischerweise in dem Fachgebiet eingesetzt werden. Beispielsweise kann das Gatedielektrikum 248 aus SiO2 gebildet werden, und es kann abgeschieden oder thermisch gewachsen werden, um das Gatedielektrikum 248 zu erzeugen.
  • Es wird darauf hingewiesen, dass die Darstellung, obwohl die in den 2A-2C ebenso wie die nachfolgenden 2D-2H gezeigten Implementierungen einen aktiven Chip 210 vorsieht, der einen vertikalen n-Kanal-Leistungs-FET zeigt, der ein Drain 212 vom Typ N aufweist, eine Driftregion 214 vom Typ N, eine Bodyregion 216 vom Typ P und Sourceregionen 244 vom Typ N, lediglich beispielhaft ist. Bei anderen Implementierungen können die beschriebenen Polaritäten umgekehrt sein, so dass der aktive Chip 210 ein p-Kanal-Bauelement bereitstellen kann, das ein Drain vom Typ P, eine Driftregion vom Typ P, eine Bodyregion vom Typ N und Sourceregionen vom Typ P aufweist.
  • Es wird ferner darauf hingewiesen, dass die vorliegenden erfinderischen Prinzipien im Interesse der Einfachheit und Kürze der Beschreibung in einigen Fällen unter Bezugnahme auf spezielle Implementierungen eines vertikalen, Silizium-basierten Leistungs-FETs beschrieben werden. Allerdings wird betont, dass derartige Implementierungen lediglich beispielhaft sind und dass die hierin offenbarten erfinderischen Prinzipien zur Verwendung mit einer breiten Vielfalt von aktiven Chips breit anwendbar sind. Beispielsweise kann ein aktiver Chip, der im Allgemeinen dem aktiven Chip 210 entspricht, verwendet werden, um ein IC zu implementieren, oder um einen Leistungstransistor zu implementieren, der auf einem anderen Material der Gruppe IV basiert, oder der auf einem Halbleiter der Gruppe III-V basiert, und der als vertikales oder laterales Leistungsbauelement ausgebildet ist. Als spezielles Beispiel kann ein aktiver Chip, der dem aktiven Chip 210 entspricht, einen III-Nitrid oder auf der Gruppe III-V basierenden Heterostruktur-FET (HFET) wie beispielsweise einen High Electron Mobility Transistor (HEMT) enthalten.
  • Der Ausdruck „Gruppe III-V“, wie er hierin verwendet wird, bezieht sich auf einen Verbindungshalbleiter, der zumindest ein Element der Gruppe III und zumindest ein Element der Gruppe V enthält. Gemäß einem Beispiel kann ein Halbleiter der Gruppe III-V die Form eines III-Nitrid-Halbleiters annehmen, der Stickstoff sowie wenigstens ein Element der Gruppe III enthält. Beispielsweise kann ein III-Nitrid-Leistungs-FET unter Verwendung von Galliumnitrid (GaN) hergestellt werden, wobei das Element oder die Elemente der Gruppe III etwas oder eine wesentliche Menge an Gallium einschließt / einschließen, die aber ebenso, zusätzlich zu Gallium, andere Elemente der Gruppe III enthalten kann / können.
  • Nochmals Bezug nehmend auf die 2A-2C ist die erste Metallschicht 220, bei der es sich in 2A um eine Deckmetallschicht wie beispielsweise eine AI-, Al-Si- oder Al-Si-Cu-Deckschicht handeln kann, strukturiert, um Kontaktpads 234 sowie das Gatepad 236 und die Gatebusse 238 zu erzeugen. Somit bilden gemäß der vorliegenden beispielhaften Implementierung die Kontaktpads 234 einen Teil eines Sourcekontakts, während die Gatebusse 238 einen Teil eines Gatekontakts des durch den aktiven Chip 210 bereitgestellten, vertikalen Leistungs-FETs bilden.
  • Weiter mit 2D mit fortgesetzter Bezugnahme auf das Flussdiagramm 100 gemäß 1 fährt das Flussdiagramm 100 mit der Bildung einer dielektrischen Schicht 250 über dem Kontaktpad 234 fort (Maßnahme 103). Wie durch die Struktur 203 gezeigt ist, kann die Dielektrikumsschicht 250 als Deckschicht ausgebildet sein, die die Gatebusse 238 ebenso wie Kontaktpads 234 bedeckt. Bei der Dielektrikumsschicht 250 kann es sich um irgendein Zwischenschicht-Dielektrikum handeln, das zur Verwendung in der Halbleiterherstellung geeignet ist. Beispielsweise kann es sich bei der Dielektrikumsschicht 250 um eine SiO2-, Si3N4- oder Spin-on-Glass-Schicht handeln. Weiterhin kann es sich bei einigen Implementierungen bei der Dielektrikumsschicht 250 um einen dielektrischen Mehrschicht-Stapel handeln, der mehr als ein dielektrisches Material enthält.
  • Bezug nehmend auf die 2E und 2F fährt das Flussdiagramm 100 fort mit der Strukturierung der dielektrischen Schicht 250, um dielektrische Inseln 254 zu bilden, z.B. dielektrische Inseln 254a, 254b, 254c und 254d, die auf Kontaktpads 234 durch Lücken 256, z.B. Lücken 256a-b und 256c-d, voneinander beabstandet sind (Maßnahme 104). 2E zeigt eine Querschnittsansicht der Struktur 204, die die dielektrischen Inseln 254a, 254b, 254c und 254d sowie die Lücken 256a-b und 256c-d enthält, während 2F eine Draufsicht auf die Struktur 204 sowie Blickrichtungslinien 2E-2E zeigt, die dem in 2E dargestellten Querschnitt entsprechen.
  • Zusätzlich zu dielektrischen Inseln 254 führt das Strukturieren der Dielektrikumsschicht 250 zu einer im Wesentlichen zusammenhängenden, dielektrischen Platte 252, die über den Gatebussen 238 gebildet ist und diese umgibt. Wie in den 2E und 2F gezeigt ist, ist die über den Gatebussen 238 gebildete und diese umgebende dielektrische Platte von den dielektrischen Inseln 254 beabstandet, d.h. sie grenzt nicht an diese an.
  • Wie in 2F außerdem gezeigt ist, besitzt eine jeder der dielektrischen Inseln 254 eine Breite 264 und ist von jeder benachbarten dielektrischen Insel durch entsprechende Lücken 256 beabstandet, von denen jede eine Breite 266 aufweist. Somit besitzt, Bezug nehmend auf 2E, die dielektrische Insel 254a die Breite 264, und sie ist von der dielektrischen Insel 254 durch eine Lücke 256a-b, die die Breite 266 aufweist, beabstandet, die dielektrische Insel 254c besitzt die Breite 264 und ist durch eine Lücke 256c-d, die die Breite 266 aufweist, von der dielektrischen Insel 254d beabstandet, und so weiter. Die Breite 264 der dielektrischen Inseln 254 kann beispielsweise näherungsweise 2,0 um bis näherungsweise 3,0 µm betragen, während die Breite 266 der Lücken 256 im Bereich von näherungsweise 0,5 µm bis näherungsweise 10,0 µm liegen kann.
  • Wie oben erörtert, kann es sich bei der Dielektrikumsschicht 250, aus der die dielektrischen Inseln 254 strukturiert werden, um eine einzelne Schicht eines im Wesentlichen einheitlichen dielektrischen Materials wie beispielsweise SiO2 handeln, oder sie kann als Stapel mit mehreren dielektrischen Schichten implementiert sein. Folglich kann jede der dielektrischen Inseln 254 aus einem einzigen dielektrischen Material wie beispielsweise SiO2 gebildet sein, oder sie kann aus einem dielektrischen Stapel gebildet sein, der wenigstens zwei Teilschichten enthält, die aus unterschiedlichen dielektrischen Materialien gebildet sind. Es wird darauf hingewiesen, dass die dielektrischen Inseln 254, auch wenn die in den 2E und 2F gezeigte, beispielhafte Implementierung die dielektrischen Inseln 254 von oben gesehen als im Wesentlichen quadratische Platten darstellt, die dielektrischen Inseln 254 bei anderen Implementierungen im Wesentlichen jede gewünschte Gestalt aufweisen können.
  • Weiter mit 2G fährt das Flussdiagramm 100 mit der Bildung einer zweiten Metallschicht 258 zwischen und über den dielektrischen Inseln 254 fort, wobei die zweite Metallschicht 258 im Wesentlichen die Lücken 256 füllt, die die dielektrischen Inseln 254 beabstanden (Maßnahme 105). Wie in 2G durch die Struktur 205 gezeigt ist, beabstanden Segmente 268 der zweiten Metallschicht 258 die dielektrischen Inseln 254 voneinander und ermöglichen es der zweiten Metallschicht 258, einen elektrischen Kontakt von mit Kontaktpads 234 herzustellen. Wie weiter in 2G gezeigt ist, ist die zweite Metallschicht 258 auch über den Gatebussen 238 gebildet, allerdings ist sie durch eine dielektrische Platte 254 elektrisch von den Gatebussen 238 isoliert.
  • Bei einigen Implementierungen kann es vorteilhaft oder wünschenswert sein, dass die zweite Metallschicht 258 aus demselben Metall gebildet ist, wie die erste Metallschicht 220. Bei jenen Implementierungen können die zweite Metallschicht 258 und die erste Metallschicht 220 aus AI gebildet sein, oder aus derselben Aluminium-Legierung wie beispielsweise Al-Si oder Al-Si-Cu. Allerdings kann es bei anderen Implementierungen vorteilhaft oder wünschenswert sein, dass die zweite Metallschicht 258 aus einem anderen Metall gebildet ist, als dasjenige, das zur Bildung der ersten Metallschicht 220 verwendet wird. Bei einigen Implementierungen kann die zweite Metallschicht 258 beispielsweise eine Kupfer-(Cu)-Schicht sein wie beispielsweise eine abgeschiedene oder elektroplattierte Cu-Schicht. Weiterhin kann es sich bei einer Implementierung, bei der ein dem aktiven Chip 210 entsprechender aktiver Chip ein IC anstelle einen Leistungs-FET bereitstellt, bei der zweiten Metallschicht 258 um eine Wolfram-(W)-Schicht handeln.
  • Es wird darauf hingewiesen, dass die zweite Metallschicht 258 bei einigen Implementierungen zu einer im Wesentlichen größeren Dicke gebildet werden kann, als die erste Metallschicht 220. Beispielsweise kann die erste Metallschicht 220, wie oben erwähnt, von näherungsweise 1,0 µm bis näherungsweise 2,0 µm dick sein, und die zweite Metallschicht 258 kann eine beispielhafte Dicke im Bereich von näherungsweise 5,0 µm bis näherungsweise 10,0 µm aufweisen.
  • Weiter mit 2H kann das Flussdiagramm 100 mit dem Anbringen einer oder mehrerer elektrischer Verbinder 270 an der zweiten Metallschicht 258 über den dielektrischen Inseln 254 enden (Maßnahme 106). Wie durch die Struktur 206 gezeigt wird, sind die Verbinder 270 zu Erläuterungszwecken als Drahtbonds dargestellt. Allerdings können elektrische Verbinder 270 allgemeiner irgendeinem von einem leitenden Clip, Band oder Streifen ebenso entsprechen, wie dem in 2H gezeigten Drahtbond.
  • Spannungen aufgrund der Anbringung des elektrischen Verbinders 270 an der Metallschicht 258 über den dielektrischen Inseln 254 kann dazu führen, dass eine oder mehr der dielektrischen Inseln 254 brechen. Allerdings sind gemäß den in der vorliegenden Anmeldung offenbarten Implementierungen, im Gegensatz zu herkömmlichen Strukturen, bei denen eine benachbarte Zwischenmetall-Dielektrikumsschicht über den Kontaktpads 234 und den Gatebussen 238 gebildet sind, die dielektrischen Inseln 254 von der über den Gatebussen 238 gebildeten und diese umgebenden dielektrischen Platte 252 beabstandet. Infolgedessen werden in einer oder mehr der dielektrischen Inseln 254 aufgrund der Anbringung des elektrischen Verbinders 270 gebildete Risse daran gehindert, sich in die dielektrische Platte 252 auszubreiten, wobei gleichzeitig die dielektrische Isolierung der Gatebusse 238 gegenüber dem Kontaktpad 234 und der zweiten Metallschicht 258 aufrecht erhalten wird. Folglich bieten der Kontaktpad / die Kontaktpads 234, die dielektrischen Inseln 254 und die zweite Metallschicht 258 einen zuverlässigen und robusten elektrischen Kontakt für den aktiven Chip 210.
  • Gemäß der in den 2A-2H gezeigten Implementierung bietet der aktive Chip 210 einen Leistungs-FET der Gruppe IV, und die elektrischen Verbinder 270 sind durch Kontaktpads 234 und die zwischen und über den dielektrischen Inseln 254 gebildete zweite Metallschicht 258 mit der stark dotierten Bodydiffusion 218 vom Typ P und den stark dotierten Regionen 244 vom Typ N gekoppelt. Somit bieten bei der in den 2A-2H gezeigten Implementierung der Kontaktpad / die Kontaktpads 234, die dielektrischen Inseln 254 und die zweite Metallschicht 258 einen zuverlässigen und robusten Sourcekontakt für den Leistungs-FET der Gruppe IV des aktiven Chips 210. Allerdings wird ein Fachmann erkennen, dass der Kontaktpad / die Kontaktpads 234, die dielektrischen Inseln 254 und die zweite Metallschicht 258 ohne weiteres so angepasst werden können, dass sie ebenso gut einen zuverlässigen und robusten Drainkontakt für einen Leistungs-FET der Gruppe IV bieten können.
  • Wie oben angemerkt kann ein dem aktiven Chip 210 entsprechender aktiver Chip einen HFET der Gruppe III-V bereitstellen. In jenen Implementierungen können die Merkmale, die dem Kontaktpad / den Kontaktpads 234, den dielektrischen Inseln 254 und der zweiten Metallschicht 258 entsprechen, einen zuverlässigen und robusten Source- und/oder Drainkontakt für den HFET der Gruppe III-V bieten. Weiterhin kann bei Implementierungen, bei denen eim den aktiven Chip 210 entsprechender aktiver Chip verwendet wird, um ein IC bereitzustellen, Merkmale, die dem Kontaktpad / den Kontaktpads 234, den dielektrischen Inseln 254 und der zweiten Metallschicht 258 entsprechen, einen zuverlässigen und robusten Bondpad des ICs bereitstellen.

Claims (20)

  1. Zuverlässiger und robuster elektrischer Kontakt, der aufweist: einen Kontaktpad (234), der aus einer ersten Metallschicht (220) strukturiert ist, die über einer Oberfläche eines aktiven Chips (210) gelegen ist; Gatebusse (238), die aus der ersten Metallschicht (220) strukturiert sind; eine Vielzahl dielektrischer Inseln (254a, 254b, 254c), die über dem Kontaktpad (234) angeordnet sind; eine dielektrische Platte (252), die zu den dielektrischen Inseln (254a, 254b, 254c) beabstandet ist und die über den Gatebussen (238) angeordnet ist; und eine zweite Metallschicht (258), wobei die dielektrischen Inseln (254a, 254b, 254c) und die dielektrische Platte (252) aus derselben Dielektrikumsschicht (250) strukturiert sind, wobei die Vielzahl dielektrischer Inseln (254a, 254b, 254c) durch jeweilige Segmente (268) der zweiten Metallschicht (258), die zwischen und über der Vielzahl dielektrischer Inseln (254a, 254b, 254c) gebildet ist, voneinander beabstandet sind, wobei die zweite Metallschicht (258) die dielektrische Platte (252) überdeckt, und wobei der Kontaktpad (234), die Vielzahl dielektrischer Inseln (254a, 254b, 254c) und die zweite Metallschicht (258) einen zuverlässigen und robusten elektrischen Kontakt bereitstellen.
  2. Zuverlässiger und robuster elektrischer Kontakt gemäß Anspruch 1, wobei der aktive Chip (210) einen Leistungs-Feldeffekttransistor (FET) der Gruppe IV aufweist, und der robust elektrische Kontakt ein Sourcekontakt oder ein Drainkontakt des Leistungs-FETs der Gruppe IV ist.
  3. Zuverlässiger und robuster elektrischer Kontakt gemäß Anspruch 1, wobei der aktive Chip (210) eine integrierte Schaltung (IC) enthält, und wobei der robuste elektrische Kontakt ein Bondpad des ICs bereitstellt.
  4. Zuverlässiger und robuster elektrischer Kontakt gemäß Anspruch 1, wobei der aktive Chip (210) einen Heterostruktur-FET (HFET) der Gruppe III-V aufweist, und wobei der robuste elektrische Kontakt ein Sourcekontakt oder ein Drainkontakt des HFETs der Gruppe III-V ist.
  5. Zuverlässiger und robuster elektrischer Kontakt gemäß einem der vorangehenden Ansprüche, der ferner zumindest einen elektrischen Verbinder (270) aufweist, der über den elektrischen Inseln (254a, 254b, 254c) an der zweiten Metallschicht (258) angebracht ist, wobei der wenigstens eine elektrische Verbinder (270) ausgewählt ist aus der Gruppe, die besteht aus: einem Clip, einem Band, einem Streifen, und einem Drahtbond.
  6. Zuverlässiger und robuster elektrischer Kontakt gemäß einem der Ansprüche 1 bis 5, bei dem von der ersten Metallschicht (220) und der zweiten Metallschicht (258) zumindest eine Aluminium enthält.
  7. Zuverlässiger und robuster elektrischer Kontakt gemäß einem der Ansprüche 1 bis 5, wobei von der ersten Metallschicht (220) und der zweiten Metallschicht (258) zumindest eine Kupfer aufweist.
  8. Zuverlässiger und robuster elektrischer Kontakt gemäß einem der Ansprüche 1 bis 5, wobei von der ersten Metallschicht (220) und der zweiten Metallschicht (258) zumindest eine Wolfram aufweist.
  9. Zuverlässiger und robuster elektrischer Kontakt gemäß einem der Ansprüche 1 bis 5, wobei von den dielektrischen Inseln (254a, 254b, 254c) eine jede Siliziumoxid aufweist.
  10. Zuverlässiger und robuster elektrischer Kontakt gemäß einem der Ansprüche 1 bis 8, wobei von den dielektrischen Inseln (254a, 254b, 254c) eine jede als dielektrischer Stapel ausgebildet ist, der zumindest zwei Teilschichten enthält, die aus unterschiedlichen dielektrischen Materialien gebildet sind.
  11. Verfahren zur Herstellung eines zuverlässigen und robusten elektrischen Kontakts, wobei das Verfahren aufweist: Strukturieren eines Kontaktpads (234) und Strukturieren von Gatebussen (238) aus einer ersten Metallschicht (220), die über einer Oberfläche eines aktiven Chips (210) angeordnet ist; Bilden einer dielektrischen Schicht (250) über dem Kontaktpad (234) und den Gatebussen (238); Strukturieren der dielektrischen Schicht (250), um über dem Kontaktpad (234) eine Vielzahl dielektrischer Inseln (254a, 254b, 254c), die durch jeweilige Lücken (256a-256c) voneinander beabstandet sind, und um über den Gatebussen (238) eine dielektrische Platte (252), die zu den dielektrischen Inseln (254a, 254b, 254c) beabstandet ist, zu bilden; Bilden einer zweiten Metallschicht (258) zwischen und über der Vielzahl dielektrischer Inseln (254a, 254b, 254c) und der dielektrischen Platte (252), um die jeweiligen Lücken (256a-256c) im Wesentlichen zu füllen und um die dielektrische Platte (252) zu überdecken; wobei der Kontaktpad (234), die Vielzahl dielektrischer Inseln (254a, 254b, 254c) und die zweite Metallschicht (258) den zuverlässigen und robusten elektrischen Kontakt bereitstellen.
  12. Verfahren gemäß Anspruch 11, wobei der aktive Chip (210) einen Leistungs-Feldeffekttransistor (FET) der Gruppe IV aufweist, und der robust elektrische Kontakt ein Sourcekontakt oder ein Drainkontakt des Leistungs-FETs der Gruppe IV ist.
  13. Verfahren gemäß Anspruch 11, wobei der aktive Chip (210) eine integrierte Schaltung (IC) enthält, und wobei der robuste elektrische Kontakt ein Bondpad des ICs bereitstellt.
  14. Verfahren gemäß Anspruch 11, wobei der aktive Chip (210) einen Heterostruktur-FET (HFET) der Gruppe III-V aufweist, und wobei der robuste elektrische Kontakt ein Sourcekontakt oder ein Drainkontakt des HFETs der Gruppe III-V ist.
  15. Verfahren gemäß einem der Ansprüche 11 bis 14, das ferner das Anbringen zumindest eines elektrischen Verbinders (270) an der zweiten Metallschicht (258) über den dielektrischen Inseln (254a, 254b, 254c) aufweist, wobei der zumindest eine elektrischee Verbinder ausgewählt ist aus der Gruppe bestehend aus: einem Clip, einem Band, einem Streifen, und einem Drahtbond.
  16. Verfahren gemäß einem der Ansprüche 11 bis 15, bei dem von der ersten Metallschicht (220) und der zweiten Metallschicht (258) zumindest eine Aluminium enthält.
  17. Verfahren gemäß einem der Ansprüche 11 bis 15, wobei von der ersten Metallschicht (220) und der zweiten Metallschicht (258) zumindest eine Kupfer aufweist.
  18. Verfahren gemäß einem der Ansprüche 11 bis 15, wobei von der ersten Metallschicht (220) und der zweiten Metallschicht (258) zumindest eine Wolfram aufweist.
  19. Verfahren gemäß einem der Ansprüche 11 bis 18, wobei von den dielektrischen Inseln (254a, 254b, 254c) eine jede Siliziumoxid aufweist.
  20. Verfahren gemäß einem der Ansprüche 11 bis 18, wobei von den dielektrischen Inseln (254a, 254b, 254c) eine jede als dielektrischer Stapel ausgebildet wird, der zumindest zwei Teilschichten enthält, die aus unterschiedlichen dielektrischen Materialien gebildet sind.
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