DE102011087064A1 - Halbleitervorrichtung und Verfahren für deren Herstellung - Google Patents

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Abstract

Eine Halbleitervorrichtung wird geschaffen, die umfasst: eine erste Gateverdrahtungsleitung (5), die mit einer Gateelektrode (20) durch eine obere Oberfläche der Gateelektrode (20) verbunden ist, die nicht mit einem ersten Zwischenschicht-Isolationsfilm (8) bedeckt ist; einen zweiten Zwischenschicht-Isolationsfilm (80), der auf dem ersten Zwischenschicht-Isolationsfilm (8) so ausgebildet ist, dass er einen anderen Bereich als einen Teil einer oberen Oberfläche der ersten Gateverdrahtungsleitung (5) bedeckt; und eine zweite Gateverdrahtungsleitung (16), die mit der ersten Gateverdrahtungsleitung (5) durch die obere Oberfläche der ersten Gateverdrahtungsleitung (5) verbunden ist, die nicht mit dem zweiten Zwischenschicht-Isolationsfilm (80) bedeckt ist, wobei die zweite Gateverdrahtungsleitung (16) in einer Draufsicht eine Breite aufweist, die größer ist als eine Breite der ersten Gateverdrahtungsleitung (5).

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren für deren Herstellung und insbesondere auf die Struktur einer Elektrode und ein Verfahren für deren Herstellung zum Verbessern der Leistung und Qualität einer Leistungshalbleitervorrichtung wie z. B. eines IGBT.
  • Heutzutage werden Halbleitervorrichtungen wie z. B. ein IGBT zu verschiedenen Zwecken verwendet, bei denen der Wunsch besteht, ihre Leistung sowie ihre Qualität weiter zu verbessern.
  • Obwohl die Leistung und Qualität eines IGBT hauptsächlich durch die Überarbeitung der Zellenstruktur und die Optimierung einer Waferdicke verbessert wurden, nähern sich solche Verbesserungen den Grenzen, die nur durch diese Mittel erhalten werden können. Daher ist es wichtig, das Verhältnis der Fläche eines Emitterbereichs pro Einheitsfläche zu vergrößern (das heißt, eine effektive Fläche zu vergrößern, um eine Stromdichte zu verringern), um die Leistung und Qualität zu verbessern.
  • In einem Fall eines IGBT mit einer Temperaturerfassungsdiode, wie in JP 2009-283717-A gezeigt, kann beispielsweise eine Emitterelektrode nicht in einem Bereich direkt unter einer Elektrodenkontaktstelle und einer Verdrahtungsleitung einer Temperaturerfassungssonde ausgebildet werden und somit wird ein solcher Bereich ineffektiv. Daher ist es erforderlich, eine effektive Fläche neu zu erzeugen.
  • Es ist wirksam, eine Elektrodenkontaktstelle in der Größe zu verringern und eine Verdrahtungsleitungslänge zu verkürzen, um die effektive Fläche zu vergrößern. Die Elektrodenkontaktstelle erfordert jedoch eine Fläche (beispielsweise Drahtdurchmesser) zumindest zur Verbindung (beispielsweise Al-Draht) mit der Außenseite, was der Flächenverringerung Begrenzungen auferlegt.
  • Ferner verursacht ein großer Gatewiderstand einer Gateelektrode, die in einer Halbleitervorrichtung enthalten ist, Veränderungen der Chipoperation, was zu einer ungleichmäßigen Operation führt, in der der Strom an Teilchips konzentriert wird.
  • Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung, die in der Lage ist, beispielsweise eine ungleichmäßige Operation zu verhindern, während eine effektive Fläche einer Zelle vergrößert wird, und ein Verfahren für deren Herstellung zu schaffen.
  • Erfindungsgemäß wird diese Aufgabe durch eine Halbleitervorrichtung nach Anspruch 1 und ein Verfahren nach Anspruch 12 gelöst.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst: eine Gateelektrode, die selektiv auf einem Isolationsfilm ausgebildet ist und mit individuellen Gateelektroden von mehreren Zellen verbunden ist; einen ersten Zwischenschicht-Isolationsfilm, der auf dem Isolationsfilm so ausgebildet ist, dass er einen anderen Bereich als einen Teil einer oberen Oberfläche der Gateelektrode bedeckt; eine erste Gateverdrahtungsleitung, die mit der Gateelektrode durch die obere Oberfläche verbunden ist, die nicht mit dem ersten Zwischenschicht-Isolationsfilm bedeckt ist; einen zweiten Zwischenschicht-Isolationsfilm, der auf dem ersten Zwischenschicht-Isolationsfilm so ausgebildet ist, dass er einen anderen Bereich als einen Teil einer oberen Oberfläche der ersten Gateverdrahtungsleitung bedeckt; und eine zweite Gateverdrahtungsleitung, die mit der ersten Gateverdrahtungsleitung durch die obere Oberfläche verbunden ist, die nicht mit dem zweiten Zwischenschicht-Isolationsfilm bedeckt ist. In einer Draufsicht ist die Breite der zweiten Gateverdrahtungsleitung größer als die Breite der ersten Gateverdrahtungsleitung.
  • Gemäß der Halbleitervorrichtung der vorliegenden Erfindung ist es möglich, einen parasitären Gatewiderstand in einem IGBT-Chip zu verringern und eine ungleichmäßige Operation zu verhindern.
  • Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Diese und weitere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung der vorliegenden Erfindung in Verbindung mit den begleitenden Zeichnungen besser ersichtlich.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
  • 1 eine Ansicht, die einen Herstellungsschritt, nachdem eine Elektrodenkontaktstelle gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung ausgebildet ist, zeigt;
  • 2 eine Ansicht, die eine obere Hauptoberfläche einer Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 3 eine Querschnittsansicht einer Temperaturerfassungsdiode gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 4 eine Querschnittsansicht einer zweiten Gateverdrahtungsleitung, die direkt über einer ersten Gateverdrahtungsleitung ausgebildet ist, gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 5 eine Ansicht, die eine obere Hauptoberfläche einer Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 6 eine Querschnittsansicht einer zweiten Emitterelektrode, die direkt über einer ersten Gateverdrahtungsleitung ausgebildet ist, gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 7 eine Querschnittsansicht eines Abschlussbereichs gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 8 und 9 Ansichten, die die Schritte zur Herstellung des Abschlussbereichs gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigen;
  • 10 eine Querschnittsansicht des Abschlussbereichs gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 11 und 12 Ansichten, die die Schritte zur Herstellung des Abschlussbereichs gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigen;
  • 13 eine Ansicht, die eine obere Hauptoberfläche einer Halbleitervorrichtung gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 14 eine Querschnittsansicht einer dritten Emitterelektrode gemäß der vierten bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 15 eine Ansicht, die eine obere Hauptoberfläche eines IGBT mit einer Temperaturerfassungsdiode gemäß der zugrundeliegenden Technologie der vorliegenden Erfindung zeigt;
  • 16 eine Querschnittsansicht der Temperaturerfassungsdiode des IGBT mit der Temperaturerfassungsdiode gemäß der zugrundeliegenden Technologie;
  • 17 eine Querschnittsansicht einer ersten Gateverdrahtungsleitung des IGBT gemäß der zugrundeliegenden Technologie; und
  • 18 und 19 Querschnittsansichten eines Abschlussbereichs des IGBT gemäß der zugrundliegenden Technologie.
  • <A. Erste bevorzugte Ausführungsform>
  • 15 zeigt eine obere Hauptoberfläche eines IGBT-Chips gemäß der zugrundeliegenden Technologie der vorliegenden Erfindung.
  • In einer Draufsicht ist der Zellenbereich, in dem eine erste Emitterelektrode 2 ausgebildet ist, von einer ersten Gateverdrahtungsleitung 5 umgeben und der Bereich außerhalb des Zellenbereichs ist ein Abschlussbereich 1. Der Zellenbereich bezieht sich auf einen Bereich, in dem mehrere Einheitselemente (Zellen) wie z. B. IGBTs angeordnet sind.
  • In dem Bereich, in dem die erste Emitterelektrode 2 ausgebildet ist, ist eine Temperaturerfassungsdiode 3 in dessen mittlerem Teil angeordnet und sind Verdrahtungsleitungen 4 für die Temperaturerfassungsdiode 3, die mit der Temperaturerfassungsdiode 3 verbunden sind, und ferner Elektrodenkontaktstellen 6 für die Temperaturerfassungsdiode 3, die mit den Verdrahtungsleitungen 4 verbunden ist, angeordnet.
  • Ferner sind mehrere erste Gateverdrahtungsleitungen 5, die mit einer ersten Gateelektrodenkontaktstelle 7 verbunden sind, auch in dem Bereich angeordnet, in dem die erste Emitterelektrode 2 ausgebildet ist.
  • Die erste Gateelektrodenkontaktstelle 7 und die erste Gateverdrahtungsleitung 5 verwenden dieselbe Elektrode und werden durch selektives Ätzen ausgebildet.
  • Die erste Gateelektrodenkontaktstelle 7 ist als Elektrodenkontaktstelle, die die Gatespannung von außen überträgt, beispielsweise als Elektrodenkontaktstelle zum Drahtbonden ausgebildet. Die ersten Gateverdrahtungsleitungen 5 sind von der ersten Gateelektrodenkontaktstelle 7 so verteilt, dass sie zu den parallel geschalteten IGBT-Zellen angeordnet sind und die Gatespannung an diese anlegen.
  • Die erste Emitterelektrode 2 ist ein Bereich, um zu ermöglichen, dass ein Emitterstrom (Hauptstrom) fließt, und die IGBT-Zellen, die parallel geschaltet sind, sind unter der ersten Emitterelektrode 2 ausgebildet.
  • Die Temperaturerfassungsdiode 3 erfasst die Erwärmungstemperatur des Elements durch einen Spannungsabfall der Diode und hat die Funktion, den IGBT auszuschalten, um den Chip vor einem thermischen Durchbruch zu schützen, wenn eine maximale Nenntemperatur überschritten wird.
  • Ferner ist der Abschlussbereich 1 dazu konfiguriert, die über den Kollektor und den Emitter angelegte Spannung zu halten, wenn die Gatespannung AUS ist.
  • 16 ist eine Querschnittsansicht entlang A-A' von 15. Wie in 16 gezeigt, ist ein Zwischenschicht-Isolationsfilm 801 auf einem n–-Substrat 9 ausgebildet und ferner sind die Verdrahtungsleitungen 4 für die Temperaturerfassungsdiode 3 auf dem Zwischenschicht-Isolationsfilm 801 ausgebildet.
  • 17 ist eine Querschnittsansicht entlang G-G' von 15. Wie in 17 gezeigt, ist eine p-Potentialtopfschicht 10 auf dem n–-Substrat 9 ausgebildet und ein Oxidfilm 22 ist selektiv auf der p-Potentialtopfschicht 10 ausgebildet.
  • Auf dem Oxidfilm 22 ist eine Gateelektrode 20 ausgebildet und ein Zwischenschicht-Isolationsfilm 8 ist so ausgebildet, dass er die Gateelektrode 20 einfügt. In diesem Fall ist der Zwischenschicht-Isolationsfilm 8 so ausgebildet, dass er die Gateelektrode 20 abgesehen von einem Teil der oberen Oberfläche der Gateelektrode 20 bedeckt. Die Gateelektroden 20 sind in einer Anordnung ähnlich zu jener der in 15 gezeigten Gateverdrahtungsleitungen 5 ausgebildet, das heißt, sie sind so ausgebildet, dass sie sich in der vertikalen Richtung von 15 und in das n–-Substrat 9 erstrecken, um den Zellenbereich zu umgeben.
  • Ferner ist die erste Gateverdrahtungsleitung 5 mit der Gateelektrode 20 durch die obere Oberfläche der Gateelektrode 20 verbunden, die nicht mit dem Zwischenschicht-Isolationsfilm 8 bedeckt ist.
  • Ferner ist die erste Emitterelektrode 2 auf der p-Potentialtopfschicht 10 so ausgebildet, dass sie den Oxidfilm 22 und den Zwischenschicht-Isolationsfilm 8 einfügt.
  • 18 ist eine Querschnittsansicht entlang B-B' von 15, die die Schutzringstruktur zeigt, in der mehrere schwebende p-Potentialtopfschichten 10 in einer Ringform angeordnet sind. Wie in 18 gezeigt, sind die p-Potentialtopfschichten 10 in der Oberfläche des n–-Substrats 9 ausgebildet, während die mehreren ringförmigen p-Potentialtopfschichten 10, die den Bereich umgeben, in dem die erste Emitterelektrode 2 in einer Draufsicht ausgebildet ist, im Abschlussbereich 1 ausgebildet sind. Ferner ist ein Kanalstopper 12 an der äußersten Grenze ausgebildet.
  • Auf den jeweiligen p-Potentialtopfschichten 10 und dem Kanalstopper 12 sind erste Feldplattenelektroden 11 ausgebildet, die mit deren oberen Oberflächen verbunden sind, die nicht mit einem Zwischenschicht-Isolationsfilm 800 bedeckt sind. Die erste Feldplattenelektrode 11 kann beispielsweise aus Aluminium bestehen.
  • 19 zeigt einen weiteren Aspekt des Querschnitts entlang B-B' von 15, die die Feldplattenstruktur unter Verwendung einer kapazitiven Kopplung zeigt. Wie in 19 gezeigt, ist die p-Potentialtopfschicht 10 in der Oberfläche des n–-Substrats 9 ausgebildet und der Kanalstopper 12 ist an der äußersten Grenze ausgebildet.
  • Die ersten Feldplattenelektroden 11, die mit den oberen Oberflächen der p-Potentialtopfschicht 10 und des Kanalstoppers 12 verbunden sind, die nicht mit dem Zwischenschicht-Isolationsfilm 800 bedeckt sind, sind auf der p-Potentialtopfschicht 10 und dem Kanalstopper 12 ausgebildet. Ferner sind mehrere erste Feldplattenelektroden 11 auch in einer Ringform durch den Zwischenschicht-Isolationsfilm 800 im Bereich zwischen der p-Potentialtopfschicht 10 und dem Kanalstopper 12 ausgebildet. Die erste Feldplattenelektrode 11 kann beispielsweise aus Polysilizium bestehen.
  • Ferner sind dritte Feldplattenelektroden 210 auf den ersten Feldplattenelektroden 11 durch einen Zwischenschicht-Isolationsfilm 81 ausgebildet (die mit einem Teil des Zwischenschicht-Isolationsfilms 81 verbunden sind).
  • In einer Halbleitervorrichtung, wie vorstehend beschrieben, kann eine Emitterelektrode nicht in dem Bereich direkt unter der Elektrodenkontaktstelle und Verdrahtungsleitung für die Temperaturerfassungsdiode ausgebildet werden, wie in 16 gezeigt, und ein solcher Bereich wird ineffektiv. Dies erfordert, die effektive Fläche erneut zu vergrößern.
  • Es ist zu beachten, dass in dem anderen Bereich als dem Bereich unmittelbar unter der Elektrodenkontaktstelle und der Verdrahtungsleitung für die Temperaturerfassungsdiode individuelle Gateelektroden (nicht dargestellt) in einer Streifenform ausgebildet sind, so dass sie sich in einer horizontalen Richtung von 15 erstrecken, und sind in mehreren Linien angeordnet. Die individuelle Gateelektrode ist mit der Gateelektrode 20 in der Position verbunden, in der das individuelle Gate die Gateelektrode 20 schneidet.
  • Um eine effektive Fläche zu vergrößern, ist es wirksam, die Elektrodenkontaktstelle in der Größe zu verkleinern und die Verdrahtungsleitungslänge zu verkürzen. Die Elektrodenkontaktstelle benötigt jedoch die Fläche (beispielsweise Drahtdurchmesser) für die Verbindung zumindest mit der Außenseite (beispielsweise Al-Draht), was der Verkleinerung der Fläche Begrenzungen auferlegt.
  • Im Allgemeinen ist die Temperaturerfassungsdiode wünschenswerterweise in der Nähe der Mitte des Chips angeordnet, die die höchste Wärme unter den Halbleiterchips erzeugt, was zu einem Problem führt, dass die Detektionsempfindlichkeit in einem Fall abnimmt, in dem die Temperaturerfassungsdiode am Ende des Halbleiterchips angeordnet ist.
  • Leider verursacht ein großer Gatewiderstand der Gateelektrode, die in der Halbleitervorrichtung enthalten ist, Veränderungen der Chipoperation, was zu einer ungleichmäßigen Operation führt, bei der der Strom an Teilchips konzentriert wird.
  • In den letzten Jahren wurde das Spritzpressverfahren auf eine Anzahl von Produkten angewendet, wobei leider die auf dem Halbleiter ausgebildete Verdrahtungsleitung durch die Beanspruchung von einem Formharz aufgrund einer Differenz des Wärmeausdehnungskoeffizienten zwischen einem Formharz und einem Halbleiterchip gleitet. Die Beanspruchungsentspannung, bei der die Filmdicke der Elektrode kleiner gemacht wird, um eine Stufe zu verringern, wird als Beispiel der Gegenmaßnahmen gegen dies herangezogen. Wie vorstehend beschrieben, ist jedoch die Breite (Querschnittsfläche) der Gateverdrahtungsleitung begrenzt und der Zellenteil kann beschädigt werden, wenn die Gateverdrahtungsleitung mit der Elektrode durch Drahtbonden verbunden wird, was zu einem Schwellenwert führt. Als andere Gegenmaßnahme wird die Verdrahtungsleitung durch eine Polyimidbeschichtung geschützt, die zu einer Kostenerhöhung führt.
  • In den nachstehenden bevorzugten Ausführungsformen werden Halbleitervorrichtungen, die die vorstehend erwähnten Probleme lösen können, beschrieben.
  • <A-1. Konfiguration>
  • 1 ist eine Ansicht, die einen Herstellungsschritt, nachdem eine Elektrodenkontaktstelle gemäß einer ersten bevorzugten Ausführungsform ausgebildet ist, zeigt. Der Bereich, in dem eine erste Emitterelektrode 2 ausgebildet ist, der die obere Hauptoberfläche ist, die der unteren Oberfläche der nachstehend beschriebenen 2 entspricht, ist von einer ersten Gateverdrahtungsleitung 5 in einer Draufsicht umgeben und der von der ersten Gateverdrahtungsleitung 5 umgebene Bereich wird als Zellenbereich bezeichnet. Der Bereich außerhalb des Zellenbereichs ist ein Abschlussbereich 1.
  • Eine Temperaturerfassungsdiode 3 ist im mittleren Teil des Zellenbereichs angeordnet, in dem die erste Emitterelektrode 2 ausgebildet ist.
  • Ferner sind mehrere erste Gateverdrahtungsleitungen 5, die mit der ersten Gateelektrodenkontaktstelle 7 verbunden sind, auch im Zellenbereich angeordnet.
  • 2 zeigt die obere Hauptoberfläche eines IGBT als Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung, die den Zustand zeigt, in dem der Herstellungsschritt aus dem Zustand von 1 weitergeht.
  • In der Draufsicht ist der Zellenbereich, in dem eine zweite Emitterelektrode 15 entsprechend der oberen Oberfläche der ersten Emitterelektrode 2 ausgebildet ist, von einer zweiten Gateverdrahtungsleitung 16 umgeben und der Bereich außerhalb des Zellenbereichs ist der Abschlussbereich 1. Die zweite Gateverdrahtungsleitung 16 entspricht auch der oberen Oberfläche der ersten Gateverdrahtungsleitung 5. Die Ausbildung der zweiten Emitterelektrode 15 verstärkt die Fixierung des Potentials eines Emitters in einem IGBT-Chip, was eine ungleichmäßige Operation verhindert.
  • Im Zellenbereich, in dem die zweite Emitterelektrode 15 ausgebildet ist, ist die Temperaturerfassungsdiode 3 im mittleren Teil davon angeordnet und sind Verdrahtungsleitungen 4 für die Temperaturerfassungsdiode 3, die mit der Temperaturerfassungsdiode 3 verbunden sind, und ferner Elektrodenkontaktstellen 6 für die Temperaturerfassungsdiode 3, die mit den Verdrahtungsleitungen 4 verbunden sind, angeordnet.
  • Ferner sind mehrere zweite Gateverdrahtungsleitungen 16, die mit einer zweiten Gateelektrodenkontaktstelle 17 verbunden sind, im Zellenbereich angeordnet.
  • 3 ist eine Querschnittsansicht entlang C-C' von 2. Wie in 3 gezeigt, ist eine p-Potentialtopschicht 10 (p-Basisschicht) auf einem n–-Substrat 9 ausgebildet und individuelle Gateelektroden 200 sind so ausgebildet, dass sie sich von der Oberfläche der p-Potentialtopfschicht 10 (p-Basisschicht) in das Innere des n–-Substrats 9 erstrecken.
  • Es ist zu beachten, dass die individuellen Gateelektroden 200 (nicht dargestellt) in einer Streifenform ausgebildet sind, so dass sie sich in der horizontalen Richtung von 1 erstrecken, so dass sie in mehreren Linien im anderen Bereich als dem Bereich direkt unter der Elektrodenkontaktstelle 6 und den Verdrahtungsleitungen 4 für die Temperaturerfassungsdiode 3 angeordnet sind. Die individuelle Gateelektrode 200 ist mit einer Gateelektrode 20 in einer Position verbunden, in der die individuelle Gateelektrode 200 die Gateelektrode 20 schneidet.
  • Ferner ist auf der Oberfläche der p-Potentialtopfschicht 10 so, dass sie die individuelle Gateelektrode 200 einfügt, eine n+-Emitterschicht 18 als Emitterschicht jeder Zelle ausgebildet. Ferner ist ein Zwischenschicht-Isolationsfilm 82 als vierter Zwischenschicht-Isolationsfilm so ausgebildet, dass er die individuellen Gateelektroden 200 auf der Oberfläche der p-Potentialtopfschicht 10 bedeckt.
  • Ferner ist die erste Emitterelektrode 2 so ausgebildet, dass sie die p-Potentialtopfschicht 10, einschließlich des Zwischenschicht-Isolationsfilms 82, bedeckt. Selektiv auf der ersten Emitterelektrode 2 ist ein Zwischenschicht-Isolationsfilm 83 als fünfter Zwischenschicht-Isolationsfilm ausgebildet. Ein MOS-Transistor ist unter der ersten Emitterelektrode 2 ausgebildet. Es ist zu beachten, dass die erste Emitterelektrode 2 mit der n+-Emitterschicht 18 im Querschnitt (nicht dargestellt) verbunden ist.
  • Die Verdrahtungsleitungen 4 für die Temperaturerfassungsdiode 3 sind selektiv auf dem Zwischenschicht-Isolationsfilm 83 angeordnet. Es ist zu beachten, dass im Querschnitt, in dem die Elektrodenkontaktstellen 6 für die Temperaturerfassungsdiode 3 auf dem Zwischenschicht-Isolationsfilm 83 angeordnet sind, die Elektrodenkontaktstellen 6 anstelle der Verdrahtungsleitungen 4 für die Temperaturerfassungsdiode 3 angeordnet sind.
  • Im Fall der in 15 gezeigten Halbleitervorrichtung ist die effektive Fläche der Emitterelektrode durch die Elektrodenkontaktstellen 6 und die Verdrahtungsleitungen 4 verringert. Andererseits kann in der ersten bevorzugten Ausführungsform ein MOS-Transistor auch direkt unter der Verdrahtungsleitung 4 angeordnet werden, was eine Verkleinerung der effektiven Fläche verhindert.
  • In der ersten bevorzugten Ausführungsform kann ein MOS-Transistor unter der Elektrodenkontaktstelle 6 und der Verdrahtungsleitung 4 für die Temperaturerfassungsdiode 3 ausgebildet werden, wie vorstehend beschrieben, was einen Effekt erzeugt, dass eine ineffektive Fläche minimiert werden kann.
  • 4 ist eine Querschnittsansicht entlang D-D' von 2. Wie in 4 gezeigt, umfasst die Halbleitervorrichtung gemäß der vorliegenden Erfindung die p-Potentialtopfschicht 10, die auf dem n–-Substrat 9 ausgebildet ist, einen Oxidfilm 22 als Isolationsfilm, der selektiv auf der Oberfläche der p-Potentialtopfschicht 10 ausgebildet ist, und die Gateelektroden 20, die selektiv auf dem Oxidfilm 22 ausgebildet sind. Die Gateelektroden 20 sind mit den individuellen Gateelektroden 200 von mehreren Zellen verbunden. Außerdem sind die Gateelektroden 20 in einer Anordnung ähnlich zu jener der in 1 gezeigten Gateverdrahtungsleitungen 5 ausgebildet, das heißt sind so ausgebildet, dass sie sich in der vertikalen Richtung von 1 erstrecken und den Zellenbereich umgeben.
  • Ferner ist ein Zwischenschicht-Isolationsfilm 8 als erster Zwischenschicht-Isolationsfilm so ausgebildet, dass er den anderen Bereich als einen Teil der oberen Oberfläche der Gateelektrode 20 bedeckt. Der Zwischenschicht-Isolationsfilm 8 wird auf dem Oxidfilm 22 durch selektives Ätzen wie z. B. Abscheidung ausgebildet. Die Gateelektrode 20 und die erste Gateverdrahtungsleitung 5 sind durch einen Teil der oberen Oberfläche der Gateelektrode 20 miteinander verbunden, der nicht mit dem Zwischenschicht-Isolationsfilm 8 bedeckt ist. Die erste Gateverdrahtungsleitung 5 wird durch Abscheiden eines leitfähigen Materials wie z. B. Aluminium durch Sputtern und Abscheidung und dann selektives Ätzen des erhaltenen Films ausgebildet.
  • Ein Zwischenschicht-Isolationsfilm 80 als zweiter Zwischenschicht-Isolationsfilm ist so ausgebildet, dass er den anderen Bereich als einen Teil der oberen Oberfläche der ersten Gateverdrahtungsleitung 5 bedeckt. Der Zwischenschicht-Isolationsfilm 80 ist auf dem Zwischenschicht-Isolationsfilm 8 ausgebildet. Die erste Gateverdrahtungsleitung 5 und die zweite Gateverdrahtungsleitung 16 sind durch einen Teil der oberen Oberfläche der ersten Gateverdrahtungsleitung 5 miteinander verbunden, der nicht mit dem Zwischenschicht-Isolationsfilm 80 bedeckt ist.
  • In diesem Fall kann die Breite der zweiten Gateverdrahtungsleitung 16 so ausgebildet werden, dass sie in der Draufsicht größer ist als die Breite der ersten Gateverdrahtungsleitung 5.
  • Ferner können die erste Emitterelektrode 2 und eine erste Feldplattenelektrode 11 durch den Zwischenschicht-Isolationsfilm 8 so ausgebildet sein, dass sie die Gateelektrode 20 und die erste Gateverdrahtungsleitung 5 dazwischen einfügen. Der Abschnitt links in 4, in dem die erste Emitterelektrode 2 ausgebildet ist, entspricht dem Zellenbereich. Ferner ist es möglich, eine zweite Emitterelektrode 15 und eine zweite Feldplattenelektrode 21 auf der ersten Emitterelektrode 2 bzw. der ersten Feldplattenelektrode 11 auszubilden. In dem Fall, in dem die zweite Emitterelektrode 15 ausgebildet wird, kann die Fixierung des Potentials des Emitters im IGBT-Chip verstärkt werden, was eine ungleichmäßige Operation verhindert. In dem Fall, in dem die zweite Feldplattenelektrode 21 ausgebildet wird, kann die Durchschlagspannung stabilisiert werden.
  • In diesem Fall bezieht sich die ungleichmäßige Operation auf die Operation, in der Chipoperationen variieren und der Strom im Fall eines großen Gatewiderstandes geneigt ist, sich an Teilchips zu konzentrieren.
  • In der in 4 gezeigten Struktur ist die zum Übertragen des Potentials des Gates erforderliche Breite durch die erste Gateverdrahtungsleitung 5 festgelegt und die Breite der zweiten Gateverdrahtungsleitung 16, die mit der ersten Gateverdrahtungsleitung 5 verbunden ist, ist so ausgebildet, dass sie größer ist als die Breite der ersten Gateverdrahtungsleitung 5, wodurch ein Gatewiderstand festgelegt wird. Daher kann der Gatewiderstand durch die zweite Gateverdrahtungsleitung 16 festgelegt werden, was den parasitären Gatewiderstand im IGBT-Chip verringert. Folglich kann die ungleichmäßige Operation verhindert werden.
  • Es ist zu beachten, dass die Elektrodenkontaktstelle 6 und die Verdrahtungsleitung 4 in der in 3 gezeigten Struktur im Schritt zum Ausbilden der zweiten Gateverdrahtungsleitung 16, der zweiten Emitterelektrode 15 und der zweiten Feldplattenelektrode 21 in der in 4 gezeigten Struktur ausgebildet werden können.
  • Ferner können die individuelle Gateelektrode 200 und die Gateelektrode 20 im gleichen Schritt ausgebildet werden. Ebenso können der Zwischenschicht-Isolationsfilm 8 und der Zwischenschicht-Isolationsfilm 82 und der Zwischenschicht-Isolationsfilm 80 und der Zwischenschicht-Isolationsfilm 83 jeweils im gleichen Schritt ausgebildet werden.
  • <A-2. Effekte>
  • Gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung umfasst die Halbleitervorrichtung: die erste Gateverdrahtungsleitung 5, die mit der Gateelektrode 20 durch die obere Oberfläche der Gateelektrode 20 verbunden ist, die nicht mit dem ersten Zwischenschicht-Isolationsfilm 8 bedeckt ist; den zweiten Zwischenschicht-Isolationsfilm 80, der auf dem ersten Zwischenschicht-Isolationsfilm 8 so ausgebildet ist, dass er einen anderen Bereich als einen Teil der oberen Oberfläche der ersten Gateverdrahtungsleitung 5 bedeckt; und die zweite Gateverdrahtungsleitung 16, die mit der ersten Gateverdrahtungsleitung 5 durch die obere Oberfläche der ersten Gateverdrahtungsleitung 5 verbunden ist, die nicht mit dem zweiten Zwischenschicht-Isolationsfilm 80 bedeckt ist, wobei die zweite Gateverdrahtungsleitung 16 in einer Draufsicht eine Breite aufweist, die größer ist als die Breite der ersten Gateverdrahtungsleitung 5. Folglich kann der parasitäre Gatewiderstand im IGBT-Chip verringert werden, was eine ungleichmäßige Operation verhindert.
  • Gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung umfasst die Halbleitervorrichtung ferner: die n+-Emitterschichten 18 als Emitterschichten für die jeweiligen Zellen, wobei die n+-Emitterschichten 18 benachbart zu den individuellen Gateelektroden 200 ausgebildet sind; den vierten Zwischenschicht-Isolationsfilm 82, der so ausgebildet ist, dass er die individuellen Gateelektroden 200 bedeckt; die erste Emitterelektrode 2, die auf dem vierten Zwischenschicht-Isolationsfilm 82 so ausgebildet ist, dass sie mit den n+-Emitterschichten 18 verbunden ist; den fünften Zwischenschicht-Isolationsfilm 83, der auf der ersten Emitterelektrode 2 ausgebildet ist; und die Elektrodenkontaktstelle 6 für die Temperaturerfassungsdiode 3 und/oder die Verdrahtungsleitung 4 für die Temperaturerfassungsdiode 3, die auf dem fünften Zwischenschicht-Isolationsfilm 83 angeordnet ist/sind. Folglich kann verhindert werden, dass ein ineffektiver Bereich direkt unter der Elektrodenkontaktstelle 6 und der Verdrahtungsleitung 4 für die Temperaturerfassungsdiode 3 ausgebildet wird, was eine effektive Fläche der Halbleitervorrichtung vergrößert.
  • Gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung umfasst die Halbleitervorrichtung ferner die zweite Emitterelektrode 15, die auf der ersten Emitterelektrode 2 ausgebildet ist. Folglich kann die Fixierung des Potentials des Emitters im IGBT-Chip verstärkt werden und es wird erwartet, dass eine ungleichmäßige Operation und Oszillation verhindert werden und die Drahtbondfähigkeit verbessert wird.
  • Gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung werden ferner in der Halbleitervorrichtung die Elektrodenkontaktstelle 6 für die Temperaturerfassungsdiode 3 und die Verdrahtungsleitung 4 für die Temperaturerfassungsdiode 3 im Schritt zum Ausbilden der zweiten Gateverdrahtungsleitung 16 und der zweiten Emitterelektrode 15 ausgebildet. Folglich wird die Anzahl von Schritten verringert, was die Arbeitseffizienz verbessert.
  • Gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung werden ferner in der Halbleitervorrichtung die erste Gateverdrahtungsleitung 5, die erste Emitterelektrode 2 und die erste Feldplattenelektrode 11 im gleichen Schritt ausgebildet. Folglich wird die Anzahl von Schritten verringert, was die Arbeitseffizienz verbessert.
  • Gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung werden ferner in der Halbleitervorrichtung die zweite Gateverdrahtungsleitung 16, die zweite Emitterelektrode 15 und die zweite Feldplattenelektrode 21 im gleichen Schritt ausgebildet. Folglich wird die Anzahl von Schritten verringert, was die Arbeitseffizienz verbessert.
  • <B. Zweite bevorzugte Ausführungsform>
  • <B-1. Konfiguration>
  • 5 zeigt die obere Hauptoberfläche einer Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung. In der Draufsicht ist der Zellenbereich, in dem die zweite Emitterelektrode 15 ausgebildet ist, von der zweiten Gateverdrahtungsleitung 16 umgeben und der Bereich außerhalb des Zellenbereichs ist der Abschlussbereich 1.
  • In dem Bereich, in dem die zweite Emitterelektrode 15 ausgebildet ist, ist die Temperaturerfassungsdiode 3 im mittleren Teil davon angeordnet und sind die Verdrahtungsleitungen 4 für die Temperaturerfassungsdiode 3, die mit der Temperaturerfassungsdiode 3 verbunden sind, und ferner die Elektrodenkontaktstellen 6 für die Temperaturerfassungsdiode 3, die mit den Verdrahtungsleitungen 4 verbunden sind, angeordnet.
  • 6 ist eine Querschnittsansicht entlang E-E' von 5. 6 ist die Querschnittsansicht des Bereichs, der nicht den Abschlussbereich 1 umfasst, und folglich ist die Feldplattenelektrode nicht gezeigt.
  • Wie in 6 gezeigt, ist der Zwischenschicht-Isolationsfilm 80 so ausgebildet, dass er die erste Gateverdrahtungsleitung 5 zumindest teilweise bedeckt (die erste Gateverdrahtungsleitung 5 ist in 6 vollständig bedeckt) und im Unterschied zu dem in 4 gezeigten Fall ist die zweite Emitterelektrode 15 so ausgebildet, dass sie den Bereich, einschließlich des Abschnitts über dem Zwischenschicht-Isolationsfilm 80, anstelle der zweiten Gateverdrahtungsleitung 16 bedeckt.
  • Mit der vorstehend beschriebenen Konfiguration ist es möglich, eine ungleichmäßige Operation und Oszillation zu verhindern und die Drahtbondfähigkeit durch Verstärken der Fixierung des Potentials des Emitters im IGBT-Chip zu verbessern.
  • <B-2. Effekte>
  • Gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung ist in der Halbleitervorrichtung der zweite Zwischenschicht-Isolationsfilm 80 so ausgebildet, dass er die erste Gateverdrahtungsleitung 5 zumindest teilweise bedeckt und die zweite Emitterelektrode 15 ist in einer Position der teilweise bedeckten ersten Gateverdrahtungsleitung 5 ausgebildet, um einen Bereich, einschließlich des Abschnitts über dem zweiten Zwischenschicht-Isolationsfilm 80, anstelle der zweiten Gateverdrahtungsleitung 16 zu bedecken. Folglich kann die Fixierung des Potentials des Emitters im IGBT-Chip verstärkt werden und es wird erwartet, dass eine ungleichmäßige Operation und Oszillation verhindert werden und die Drahtbondfähigkeit verbessert wird.
  • <C. Dritte bevorzugte Ausführungsform>
  • <C-1. Konfiguration 1>
  • 7 ist eine Querschnittsansicht entlang H-H' von 2. Wie in 7 gezeigt, sind die p-Potentialtopfschichten 10 in der Oberfläche des n–-Substrats 9 ausgebildet und im Abschlussbereich 1 sind mehrere ringförmige p-Potentialtopfschichten 10, die den Bereich, in dem die erste Emitterelektrode 2 ausgebildet ist, in der Draufsicht umgeben, ausgebildet. Ferner ist der Kanalstopper 12 an der äußersten Grenze ausgebildet. Obwohl mehrere p-Potentialtopfschichten 10 in einer Ringform in 7 ausgebildet sind, kann eine p-Potentialtopfschicht 10 in einer Ringform ausgebildet sein.
  • Die ersten Feldplattenelektroden 11, die mit den oberen Oberflächen der jeweiligen p-Potentialtopfschichten 10 und des Kanalstoppers 12 verbunden sind, die nicht mit dem Zwischenschicht-Isolationsfilm 800 bedeckt sind, sind auf den jeweiligen p-Potentialtopfschichten 10 und dem Kanalstopper 12 ausgebildet. Die ersten Feldplattenelektroden 11 sind so ausgebildet, dass sie den Zellenbereich, in dem mehreren Zellen ausgebildet sind, in einer Draufsicht umgeben.
  • Ferner sind die ersten Feldplattenelektroden 11 mit dem Zwischenschicht-Isolationsfilm 81 als drittem Zwischenschicht-Isolationsfilm bedeckt, während die erste Feldplattenelektrode 11, die nicht mit dem Zwischenschicht-Isolationsfilm 81 bedeckt ist, belassen ist und die zweite Feldplattenelektrode 21, die mit der ersten Feldplattenelektrode 11 verbunden ist, auf der linken ersten Feldplattenelektrode 11 ausgebildet ist.
  • Wie in 7 gezeigt, ist es erwünscht, dass die zweite Feldplattenelektrode 21 eine Dicke aufweist, die größer ist als die Dicke der ersten Feldplattenelektrode 11.
  • Ferner kann ein Schutzfilm 23 so ausgebildet sein, dass er die zweite Feldplattenelektrode 21 und den Zwischenschicht-Isolationsfilm 81 bedeckt.
  • 8 und 9 zeigen das Verfahren zur Herstellung der in 7 gezeigten Halbleitervorrichtung.
  • Zuerst werden die p-Potentialtopfschichten 10 zum selektiven Erweitern einer Verarmungsschicht während des Anlegens einer Spannung und der Kanalstopper 12 zum Stoppen der Verarmungsschicht an der äußersten Grenze auf dem n–-Substrat 9 ausgebildet und dann wird der Zwischenschicht-Isolationsfilm 800 durch ein Verfahren wie z. B. Abscheidung ausgebildet (8).
  • Danach wird ein leitfähiges Material wie z. B. Aluminium durch ein Verfahren wie z. B. Sputtern und Abscheidung abgeschieden und der erhaltene Film wird selektiv geätzt, um die erste Feldplattenelektrode 11 (8) auszubilden. Dann wird der Zwischenschicht-Isolationsfilm 81 durch ein ähnliches Verfahren ausgebildet und die zweite Feldplattenelektrode 21 wird selektiv hergestellt (9).
  • In dieser Weise kann die Durchschlagspannung durch die Abschlussstruktur unter Verwendung der ersten Feldplattenelektroden 11 und der zweiten Feldplattenelektrode 21 aufrechterhalten werden.
  • In diesem Fall werden bei der Halbleitervorrichtung gemäß der vorliegenden Erfindung die erste Feldplattenelektrode 11, die die Elektrode zum Erden des Potentials des Abschlussbereichs 1 ist, und die zweite Feldplattenelektrode 21, die die Elektrode zum Verbessern der Drahtbondfähigkeit ist, in verschiedenen Schritten hergestellt.
  • Im Fall der Halbleitervorrichtung gemäß der zugrundeliegenden Technologie der vorliegenden Erfindung werden die Elektrode zum Erden des Potentials des Abschlussbereichs 1 und eine dicke Al-Elektrode zum Verbessern der Drahtbondfähigkeit gleichzeitig hergestellt. Dies verursacht insofern ein Problem, als in einer Vorrichtung, die in ein Formharz eingebettet ist, die Feldplattenelektrode (Al) mit der Abschlussstruktur sich über die Zeit aufgrund einer Differenz der Wärmeausdehnungsrate eines Formkörpers, von Si und Al ablöst (gleitet). In der vorliegenden Erfindung wird jedoch die zweite Feldplattenelektrode 21 in einem anderen Schritt ausgebildet, wie vorstehend beschrieben, was das Auftreten von Gleiten aufgrund einer Verdünnung der zweiten Feldplattenelektrode 21 mit der Abschlussstruktur verhindert.
  • In diesem Fall ist es möglich, die erste Gateverdrahtungsleitung 5, die erste Emitterelektrode 2 und die erste Feldplattenelektrode 11 im gleichen Schritt auszubilden.
  • Ferner können die zweite Gateverdrahtungsleitung 16, die zweite Emitterelektrode 15 und die zweite Feldplattenelektrode 21 im gleichen Schritt ausgebildet werden.
  • In einem solchen Fall wird die Anzahl von Schritten verringert, was zu Effekten wie z. B. einer Kostenverringerung und Effizienzverbesserung führt.
  • Ferner wird der halbisolierende Schutzfilm 23 aus Siliziumnitrid oder dergleichen für den Schutz vor Wasser, Beanspruchung, Verunreinigungen und dergleichen auf der anderen zweiten Feldplattenelektrode 21 (7) ausgebildet. Dies führt zu den Effekten, dass die Durchschlagspannung stabilisiert wird und dass verhindert wird, dass die Elektrode aufgrund der Beanspruchung eines Formkörpers verformt wird.
  • <C-2. Konfiguration 2>
  • 10 zeigt ein modifiziertes Beispiel des Querschnitts entlang H-H' von 2. Wie in 10 gezeigt, ist die p-Potentialtopfschicht 10 in der Oberfläche des n–-Substrats 9 ausgebildet. Ferner ist der Kanalstopper 12 auf der äußersten Grenze ausgebildet.
  • Die ersten Feldplattenelektroden 11, die mit den oberen Oberflächen der p-Potentialtopfschicht 10 und des Kanalstoppers 12 verbunden ist, die nicht mit dem Zwischenschicht-Isolationsfilm 800 bedeckt sind, sind auf den jeweiligen p-Potentialtopfschichten 10 und dem Kanalstopper 12 ausgebildet und in dem Bereich, in dem die p-Potentialtopfschicht 10 zum Bereich, in dem der Kanalstopper 12 ausgebildet ist, sind mehrere erste Feldplattenelektroden 11 auf dem Zwischenschicht-Isolationsfilm 800 ausgebildet.
  • Die ersten Feldplattenelektroden 11 sind mit dem Zwischenschicht-Isolationsfilm 81 bedeckt und ferner sind mehrere dritte Feldplattenelektroden 210 ausgebildet. Die dritte Feldplattenelektrode 210 weist beispielsweise eine Ringform auf, so dass sie den Zellenbereich umgibt. Außerdem ist die dritte Feldplattenelektrode 210 so ausgebildet, dass sie die ersten Feldplattenelektroden 11 in einer Draufsicht teilweise überlappt. Die vorstehend beschriebene Formation stabilisiert die Durchschlagspannung der Halbleitervorrichtung.
  • Ferner ist der Schutzfilm 23 so ausgebildet, dass er die dritten Feldplattenelektroden 210 und den Zwischenschicht-Isolationsfilm 81 bedeckt.
  • 11 und 12 zeigen das Verfahren zur Herstellung der in 10 gezeigten Halbleitervorrichtung.
  • Zuerst werden die p-Potentialtopfschicht 10 zum selektiven Erweitern der Verarmungsschicht während des Anlegens einer Spannung und der Kanalstopper 12 zum Stoppen der Verarmungsschicht an der äußersten Grenze in der Oberfläche des n–-Substrats 9 ausgebildet und dann wird der Zwischenschicht-Isolationsfilm 800 durch ein Verfahren wie z. B. Abscheidung ausgebildet.
  • Danach wird ein leitfähiges Material wie z. B. Aluminium durch ein Verfahren wie z. B. Sputtern und Abscheidung abgeschieden und der erhaltene Film wird selektiv geätzt, wodurch die ersten Feldplattenelektroden 11 (11) ausgebildet werden. Dann wird der Zwischenschicht-Isolationsfilm 81 durch ein ähnliches Verfahren ausgebildet und die dritten Feldplattenelektroden 210 werden selektiv ausgebildet, wodurch eine kapazitive Kopplung erreicht wird (12).
  • Es ist zu beachten, dass die zweite Gateverdrahtungsleitung 16, die zweite Emitterelektrode 15 und die zweite Feldplattenelektrode 210 im gleichen Schritt ausgebildet werden können.
  • Im Fall der Halbleitervorrichtung gemäß der vorliegenden Erfindung, die in 19 gezeigt ist, besteht die erste Feldplattenelektrode 11 aus Polysilizium, das die Gateelektrode 20 bildet, was der Herstellung Begrenzungen auferlegt. Andererseits können in dieser bevorzugten Ausführungsform die erste Feldplattenelektrode 11 und die zweite Feldplattenelektrode 21 durch die erste Emitterelektrode 2 bzw. die zweite Emitterelektrode 15 hergestellt werden. Folglich kann die Abschlussstruktur ohne irgendwelche Begrenzungen für die Herstellung hergestellt werden.
  • <C-3. Effekte>
  • Gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung umfasst die Halbleitervorrichtung ferner: die erste Feldplattenelektrode 11, die den Zellenbereich, einschließlich der mehreren darin ausgebildeten Zellen, in einer Draufsicht umgibt; den Zwischenschicht-Isolationsfilm 81 als dritten Zwischenschicht-Isolationsfilm, der einen anderen Bereich als einen Teil der oberen Oberfläche der ersten Feldplattenelektrode 11 bedeckt; und die zweite Feldplattenelektrode 21, die mit der ersten Feldplattenelektrode 11 durch einen Teil der oberen Oberfläche verbunden ist, der nicht mit dem Zwischenschicht-Isolationsfilm 81 bedeckt ist. Folglich kann die Durchschlagspannung der Halbleitervorrichtung stabilisiert werden.
  • Gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung ist ferner in der Halbleitervorrichtung die Dicke der zweiten Feldplattenelektrode 21 größer als die Dicke der ersten Feldplattenelektrode 11. Folglich ist es möglich, die Erzeugung von Gleiten aufgrund einer Verdünnung der zweiten Feldplattenelektrode 21 mit der Abschlussstruktur zu verhindern.
  • Gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung umfasst die Halbleitervorrichtung ferner die dritte Feldplattenelektrode 210, die auf dem Zwischenschicht-Isolationsfilm 81 ausgebildet ist, der als dritter Zwischenschicht-Isolationsfilm dient, und den Zellenbereich in einer Draufsicht umgibt, wobei die dritte Feldplattenelektrode 210 die erste Feldplattenelektrode 11 in der Draufsicht teilweise überlappt. Folglich kann die Durchschlagspannung der Halbleitervorrichtung stabilisiert werden.
  • Gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung umfasst die Halbleitervorrichtung ferner den Schutzfilm 23, der auf dem Zwischenschicht-Isolationsfilm 81 ausgebildet ist, der als dritter Zwischenschicht-Isolationsfilm dient. Folglich kann die Durchschlagspannung der Halbleitervorrichtung stabilisiert werden. Außerdem kann verhindert werden, dass die Elektrode durch die Beanspruchung eines Formkörpers verformt wird.
  • D. Vierte bevorzugte Ausführungsform>
  • <D-1. Konfiguration>
  • 13 zeigt eine obere Hauptoberfläche einer Halbleitervorrichtung gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung. In der Draufsicht ist der Zellenbereich, in dem eine dritte Emitterelektrode 24 ausgebildet ist, von der zweiten Gateverdrahtungsleitung 16 umgeben und der Bereich außerhalb des Zellenbereichs ist der Abschlussbereich 1.
  • In dem Bereich, in dem die dritte Emitterelektrode 24 ausgebildet ist, ist die Temperaturerfassungsdiode 3 im mittleren Teil davon angeordnet und sind die Verdrahtungsleitungen 4 für die Temperaturerfassungsdiode 3, die mit der Temperaturerfassungsdiode 3 verbunden sind, und ferner die Elektrodenkontaktstellen 6 für die Temperaturerfassungsdiode 3, die mit den Verdrahtungsleitungen 4 verbunden sind, angeordnet.
  • 14 ist eine Querschnittsansicht entlang F-F' von 13. Wie in 14 gezeigt, ist die p-Potentialtopfschicht 10 (p-Basisschicht) auf dem n–-Substrat 9 ausgebildet und die individuellen Gateelektroden 200 sind so ausgebildet, dass sie sich von der Oberfläche der p-Potentialtopfschicht 10 (p-Basisschicht) in das Innere des n–-Substrats 9 erstrecken.
  • Ferner sind die n+-Emitterschichten 18 so ausgebildet, dass sie die individuellen Gateelektroden 200 in der Oberfläche der p-Potentialtopfschicht 10 einfügen. Überdies ist der Zwischenschicht-Isolationsfilm 82 in der Oberfläche der p-Potentialtopfschicht 10 so ausgebildet, dass er die individuellen Gateelektroden 200 bedeckt.
  • Ferner ist die erste Emitterelektrode 2 so ausgebildet, dass sie die p-Potentialtopfschicht 10, einschließlich des Zwischenschicht-Isolationsfilms 82, bedeckt. Ein MOS-Transistor ist unter der ersten Emitterelektrode 2 ausgebildet.
  • Die zweite Emitterelektrode 15 ist auf der ersten Emitterelektrode 2 ausgebildet und ferner ist eine dritte Emitterelektrode 24, die lötgebondet werden kann, darauf ausgebildet.
  • Eine Elektrode mit drei Schichten kann als dritte Emitterelektrode 24 verwendet werden und beispielsweise kann die Elektrode eine dritte Emitterelektrode 25 (Ti), eine dritte Emitterelektrode 26 (Ni) und eine dritte Emitterelektrode 27 (Au) umfassen. Die jeweiligen Elektroden werden durch ein Verfahren wie z. B. Sputtern und Abscheidung abgeschieden und werden selektiv geätzt.
  • Löten an der Elektrode der Chipoberfläche verringert den Durchlasswiderstand bei der Erregung und erhält eine längere Zeitdauer, bevor sich die Bondoberfläche mit dem Chip ablöst, im Vergleich zum Drahtbonden. Im Allgemeinen verhindert die Gateverdrahtungsleitung auf der Chipoberfläche die Flexibilität beim Löten. In der vierten bevorzugten Ausführungsform bedeckt die zweite Emitterelektrode 15 die erste Gateverdrahtungsleitung 5 durch den Zwischenschicht-Isolationsfilm 8, was die Flexibilität beim Löten erhöht.
  • Wie vorstehend beschrieben, erreicht diese bevorzugte Ausführungsform die Effekte, dass die Flexibilität beim Löten erhöht wird, dass der Durchlasswiderstand bei der Erregung verringert wird und dass verhindert wird, dass die Elektrode durch die Beanspruchung des Formkörpers eines Gehäuses verformt wird.
  • <D-2. Effekte>
  • Gemäß der vierten bevorzugten Ausführungsform der vorliegenden Erfindung umfasst die Halbleitervorrichtung ferner die dritte Emitterelektrode 24, die auf der zweiten Emitterelektrode 15 ausgebildet ist und durch Löten bondfähig ist. Folglich wird die Durchschlagspannung der Halbleitervorrichtung stabilisiert. Außerdem kann verhindert werden, dass die Elektrode durch die Beanspruchung eines Formkörpers verformt wird.
  • Gemäß der vierten bevorzugten Ausführungsform der vorliegenden Erfindung umfasst ferner in der Halbleitervorrichtung die dritte Emitterelektrode 25, 26, 27 eine Elektrode aus Ti/Ni/Au. Folglich wird die Durchschlagspannung der Halbleitervorrichtung weiter stabilisiert. Außerdem ist es möglich, zu verhindern, dass die Elektrode durch die Beanspruchung eines Formkörpers verformt wird.
  • Obwohl die Materialien der jeweiligen Komponenten, die Bedingungen der Implementierung und dergleichen in den bevorzugten Ausführungsformen der vorliegenden Erfindung beschrieben wurden, ist die vorangehende Beschreibung in allen Aspekten erläuternd und nicht einschränkend.
  • Obwohl die Erfindung ausführlich beschrieben und gezeigt wurde, soll dies selbstverständlich lediglich zur Erläuterung und als Beispiel dienen und nicht als Beschränkung verstanden werden, wobei der Erfindungsgedanke und der Umfang der Erfindung lediglich durch die beigefügten Ansprüche beschränkt sind.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2009-283717- A [0004]

Claims (14)

  1. Halbleitervorrichtung, die umfasst: eine Gateelektrode (20), die selektiv auf einem Isolationsfilm (22) angeordnet ist und mit individuellen Gateelektroden (200) von mehreren Zellen verbunden ist; einen ersten Zwischenschicht-Isolationsfilm (8), der auf dem Isolationsfilm (22) so angeordnet ist, dass er einen anderen Bereich als einen Teil einer oberen Oberfläche der Gateelektrode (20) bedeckt; eine erste Gateverdrahtungsleitung (5), die mit der Gateelektrode (20) durch die obere Oberfläche verbunden ist, die nicht mit dem ersten Zwischenschicht-Isolationsfilm (8) bedeckt ist; einen zweiten Zwischenschicht-Isolationsfilm (80), der auf dem ersten Zwischenschicht-Isolationsfilm (8) so angeordnet ist, dass er einen anderen Bereich als einen Teil einer oberen Oberfläche der ersten Gateverdrahtungsleitung (5) bedeckt; und eine zweite Gateverdrahtungsleitung (16), die mit der ersten Gateverdrahtungsleitung (5) durch die obere Oberfläche der ersten Gateverdrahtungsleitung (5) verbunden ist, die nicht mit dem zweiten Zwischenschicht-Isolationsfilm (80) bedeckt ist, wobei die zweite Gateverdrahtungsleitung (16) in einer Draufsicht einer Breite aufweist, die größer ist als eine Breite der ersten Gateverdrahtungsleitung (5).
  2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass sie ferner umfasst: eine erste Feldplattenelektrode (11), die einen Zellenbereich, einschließlich der mehreren darin angeordneten Zellen, in einer Draufsicht umgibt; einen dritten Zwischenschicht-Isolationsfilm (81), der einen anderen Bereich als einen Teil einer oberen Oberfläche der ersten Feldplattenelektrode (11) bedeckt; und eine zweite Feldplattenelektrode (21), die mit der ersten Feldplattenelektrode (11) durch einen Teil der oberen Oberfläche verbunden ist, der nicht mit dem dritten Zwischenschicht-Isolationsfilm (81) bedeckt ist.
  3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass eine Dicke der zweiten Feldplattenelektrode (21) größer ist als eine Dicke der ersten Feldplattenelektrode (11).
  4. Halbleitervorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass sie ferner eine dritte Feldplattenelektrode (210) umfasst, die auf dem dritten Zwischenschicht-Isolationsfilm (81) angeordnet ist und den Zellenbereich in einer Draufsicht umgibt, wobei die dritte Feldplattenelektrode (210) die erste Feldplattenelektrode (11) in einer Draufsicht teilweise überlappt.
  5. Halbleitervorrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass sie ferner einen Schutzfilm (23) umfasst, der auf dem dritten Zwischenschicht-Isolationsfilm (81) angeordnet ist.
  6. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass sie ferner umfasst: Emitterschichten (18) für die jeweiligen Zellen, wobei die Emitterschichten (18) benachbart zu den individuellen Gateelektroden (200) angeordnet sind; einen vierten Zwischenschicht-Isolationsfilm (82), der so angeordnet ist, dass er die individuellen Gateelektroden (200) bedeckt; eine erste Emitterelektrode (2), die auf dem vierten Zwischenschicht-Isolationsfilm (82) so angeordnet ist, dass sie mit den Emitterschichten (18) verbunden ist; einen fünften Zwischenschicht-Isolationsfilm (83), der auf der ersten Emitterelektrode (2) angeordnet ist; und eine Elektrodenkontaktstelle (6) für eine Temperaturerfassungsdiode (3) und/oder eine Verdrahtungsleitung (4) für die Temperaturerfassungsdiode (3), die auf dem fünften Zwischenschicht-Isolationsfilm (83) angeordnet ist/sind.
  7. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass sie ferner eine zweite Emitterelektrode (15) umfasst, die auf der ersten Emitterelektrode (2) angeordnet ist.
  8. Halbleitervorrichtung nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass: der zweite Zwischenschicht-Isolationsfilm (80) so angeordnet ist, dass er die erste Gateverdrahtungsleitung (5) zumindest teilweise bedeckt; und die zweite Emitterelektrode (15) in einer Position der teilweise bedeckten ersten Gateverdrahtungsleitung (5) so angeordnet ist, dass sie einen Bereich, einschließlich eines Abschnitts über dem zweiten Zwischenschicht-Isolationsfilm (80) anstelle der zweiten Gateverdrahtungsleitung (16) bedeckt.
  9. Halbleitervorrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass sie ferner eine dritte Emitterelektrode (24 bis 27) umfasst, die auf der zweiten Emitterelektrode (15) angeordnet ist und durch Löten bondfähig ist.
  10. Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass die dritte Emitterelektrode (24) Ni umfasst.
  11. Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass die dritte Emitterelektrode (25, 26, 27) eine Elektrode aus Ti/Ni/Au umfasst.
  12. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei die Halbleitervorrichtung umfasst: eine Gateelektrode (20), die selektiv auf einem Isolationsfilm (22) angeordnet ist und mit individuellen Gateelektroden (200) von mehreren Zellen verbunden ist; einen ersten Zwischenschicht-Isolationsfilm (8), der auf dem Isolationsfilm (22) so angeordnet ist, dass er einen anderen Bereich als einen Teil einer oberen Oberfläche der Gateelektrode (20) bedeckt; eine erste Gateverdrahtungsleitung (5), die mit der Gateelektrode (20) durch die obere Oberfläche verbunden ist, die nicht mit dem ersten Zwischenschicht-Isolationsfilm (8) bedeckt ist; einen zweiten Zwischenschicht-Isolationsfilm (80), der auf dem ersten Zwischenschicht-Isolationsfilm (8) so angeordnet ist, dass er einen anderen Bereich als einen Teil einer oberen Oberfläche der ersten Gateverdrahtungsleitung (5) bedeckt; eine zweite Gateverdrahtungsleitung (16), die mit der ersten Gateverdrahtungsleitung (5) durch die obere Oberfläche verbunden ist, die nicht mit dem zweiten Zwischenschicht-Isolationsfilm (80) bedeckt ist, wobei die zweite Gateverdrahtungsleitung (16) in einer Draufsicht eine Breite aufweist, die größer ist als eine Breite der ersten Gateverdrahtungsleitung (5); Emitterschichten (18) für die jeweiligen Zellen, wobei die Emitterschichten (18) benachbart zu den individuellen Gateelektroden (200) angeordnet sind; einen vierten Zwischenschicht-Isolationsfilm (82), der so angeordnet ist, dass er die individuellen Gateelektroden (200) bedeckt; eine erste Emitterelektrode (2), die auf dem vierten Zwischenschicht-Isolationsfilm (82) so angeordnet ist, dass sie mit den Emitterschichten (18) verbunden ist; einen fünften Zwischenschicht-Isolationsfilm (83), der auf der ersten Emitterelektrode (2) angeordnet ist; eine Elektrodenkontaktstelle (6) für eine Temperaturerfassungsdiode (3) und/oder eine Verdrahtungsleitung (4) für die Temperaturerfassungsdiode (3), die auf dem fünften Zwischenschicht-Isolationsfilm (83) angeordnet ist/sind; und eine zweite Emitterelektrode (15), die auf der ersten Emitterelektrode (2) angeordnet ist, wobei die Elektrodenkontaktstelle (6) für die Temperaturerfassungsdiode (3) und die Verdrahtungsleitung (4) für die Temperaturerfassungsdiode (3) im Schritt zum Ausbilden der zweiten Gateverdrahtungsleitung (16) und der zweiten Emitterelektrode (15) ausgebildet werden.
  13. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 12, dadurch gekennzeichnet, dass die erste Gateverdrahtungsleitung (5), die erste Emitterelektrode (2) und die erste Feldplattenelektrode (11) im gleichen Schritt ausgebildet werden.
  14. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass die zweite Gateverdrahtungsleitung (16), die zweite Emitterelektrode (15) und die zweite Feldplattenelektrode (21) im gleichen Schritt ausgebildet werden.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014084124A1 (ja) * 2012-11-29 2014-06-05 富士電機株式会社 半導体装置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013098344A (ja) * 2011-10-31 2013-05-20 Toshiba Corp 半導体装置
JP6101183B2 (ja) * 2013-06-20 2017-03-22 株式会社東芝 半導体装置
KR101526680B1 (ko) * 2013-08-30 2015-06-05 현대자동차주식회사 절연 게이트 양극성 트랜지스터 모듈의 온도 센싱 회로
US10236236B2 (en) 2013-09-10 2019-03-19 Delta Electronics, Inc. Heterojunction semiconductor device for reducing parasitic capacitance
US10910491B2 (en) 2013-09-10 2021-02-02 Delta Electronics, Inc. Semiconductor device having reduced capacitance between source and drain pads
US10833185B2 (en) 2013-09-10 2020-11-10 Delta Electronics, Inc. Heterojunction semiconductor device having source and drain pads with improved current crowding
US10665709B2 (en) 2013-09-10 2020-05-26 Delta Electronics, Inc. Power semiconductor device integrated with ESD protection circuit under source pad, drain pad, and/or gate pad
TWI577022B (zh) 2014-02-27 2017-04-01 台達電子工業股份有限公司 半導體裝置與應用其之半導體裝置封裝體
JP2016012647A (ja) * 2014-06-27 2016-01-21 トヨタ自動車株式会社 半導体装置
US10637460B2 (en) 2016-06-14 2020-04-28 Macom Technology Solutions Holdings, Inc. Circuits and operating methods thereof for monitoring and protecting a device
US10249725B2 (en) 2016-08-15 2019-04-02 Delta Electronics, Inc. Transistor with a gate metal layer having varying width
US20180109228A1 (en) 2016-10-14 2018-04-19 MACOM Technology Solution Holdings, Inc. Phase shifters for gallium nitride amplifiers and related methods
DE112017006825T5 (de) * 2017-01-13 2019-10-02 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zum Herstellen derselben
US20190028065A1 (en) 2017-07-24 2019-01-24 Macom Technology Solutions Holdings, Inc. Fet operational temperature determination by gate structure resistance thermometry
US20190028066A1 (en) 2017-07-24 2019-01-24 Macom Technology Solutions Holdings, Inc. Fet operational temperature determination by field plate resistance thermometry
WO2019023028A1 (en) * 2017-07-24 2019-01-31 Macom Technology Solutions Holdings, Inc. DETERMINING THE TEMPERATURE OF FET OPERATION BY RESISTANCE THERMOMETRY
JP6462812B2 (ja) * 2017-09-27 2019-01-30 ルネサスエレクトロニクス株式会社 半導体装置
JP7247681B2 (ja) 2019-03-18 2023-03-29 富士電機株式会社 半導体組立体
JP7459703B2 (ja) 2020-07-15 2024-04-02 富士電機株式会社 半導体装置
JP7160079B2 (ja) * 2020-12-03 2022-10-25 富士電機株式会社 半導体装置
JP7302715B2 (ja) * 2020-12-03 2023-07-04 富士電機株式会社 半導体装置
JPWO2022196273A1 (de) * 2021-03-17 2022-09-22

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283717A (ja) 2008-05-22 2009-12-03 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1004844B (zh) * 1985-07-04 1989-07-19 三洋电机株式会社 晶体管
US6001678A (en) * 1995-03-14 1999-12-14 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
DE19606983C2 (de) * 1996-02-24 2000-01-20 Semikron Elektronik Gmbh Leistungshalbleiterbauelement mit planarem Aufbau
US6285058B1 (en) * 1997-08-29 2001-09-04 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and method of manufacturing the same
JP4620889B2 (ja) * 2001-03-22 2011-01-26 三菱電機株式会社 電力用半導体装置
US6803667B2 (en) * 2001-08-09 2004-10-12 Denso Corporation Semiconductor device having a protective film
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
JP2004014707A (ja) * 2002-06-05 2004-01-15 Renesas Technology Corp 半導体装置
JP2004111885A (ja) * 2002-07-23 2004-04-08 Toshiba Corp 半導体装置
JP2005101293A (ja) * 2003-09-25 2005-04-14 Renesas Technology Corp 半導体装置
JP4731816B2 (ja) * 2004-01-26 2011-07-27 三菱電機株式会社 半導体装置
JP2006310508A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4659534B2 (ja) * 2005-07-04 2011-03-30 三菱電機株式会社 半導体装置
JP5205856B2 (ja) * 2007-01-11 2013-06-05 富士電機株式会社 電力用半導体素子
JP5175482B2 (ja) * 2007-03-29 2013-04-03 ルネサスエレクトロニクス株式会社 半導体装置
US9484451B2 (en) * 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
JP2010109031A (ja) * 2008-10-29 2010-05-13 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2010183018A (ja) * 2009-02-09 2010-08-19 Toshiba Corp 半導体装置
JP5391447B2 (ja) * 2009-04-06 2014-01-15 三菱電機株式会社 半導体装置およびその製造方法
JP2011049393A (ja) * 2009-08-27 2011-03-10 Mitsubishi Electric Corp 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283717A (ja) 2008-05-22 2009-12-03 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014084124A1 (ja) * 2012-11-29 2014-06-05 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
CN102544002A (zh) 2012-07-04
JP2012134198A (ja) 2012-07-12
US20120153349A1 (en) 2012-06-21

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