JP2013098344A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2013098344A JP2013098344A JP2011239790A JP2011239790A JP2013098344A JP 2013098344 A JP2013098344 A JP 2013098344A JP 2011239790 A JP2011239790 A JP 2011239790A JP 2011239790 A JP2011239790 A JP 2011239790A JP 2013098344 A JP2013098344 A JP 2013098344A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- semiconductor
- type
- layer
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 143
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 229910052751 metal Inorganic materials 0.000 claims description 45
- 239000002184 metal Substances 0.000 claims description 45
- 230000007423 decrease Effects 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 description 44
- 230000000052 comparative effect Effects 0.000 description 13
- 230000005684 electric field Effects 0.000 description 12
- 239000004020 conductor Substances 0.000 description 10
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 230000003247 decreasing effect Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】耐圧領域付近への電流集中と電力損失を抑制する半導体装置を提供する。
【解決手段】半導体装置１ａは第１導電型の半導体基板２と、前記半導体基板の一方の側に設けられた第１主電極１７と、前記半導体基板の他方の側に前記半導体基板の縁部から離れて設けられた第２導電型の第１半導体層１１と、前記半導体基板の他方の側に前記縁部と前記第１半導体層との間において選択的に設けられた複数の第２導電型の第２半導体層１２と、前記縁部から前記第１半導体層の一部を覆うように設けられた絶縁膜１３と、前記絶縁膜及び前記第１半導体層の一部を覆うように設けられた導電膜１４と、前記第１半導体層及び前記導電膜に接するように設けられた第２主電極１５を有する。
【選択図】図２
【解決手段】半導体装置１ａは第１導電型の半導体基板２と、前記半導体基板の一方の側に設けられた第１主電極１７と、前記半導体基板の他方の側に前記半導体基板の縁部から離れて設けられた第２導電型の第１半導体層１１と、前記半導体基板の他方の側に前記縁部と前記第１半導体層との間において選択的に設けられた複数の第２導電型の第２半導体層１２と、前記縁部から前記第１半導体層の一部を覆うように設けられた絶縁膜１３と、前記絶縁膜及び前記第１半導体層の一部を覆うように設けられた導電膜１４と、前記第１半導体層及び前記導電膜に接するように設けられた第２主電極１５を有する。
【選択図】図２
Description
本発明の実施形態は、半導体装置に関する。
ダイオードは、例えば、インバータを始めとする電力変換装置の電力整流等に使用され
ている。ダイオードが順バイアスから逆バイアスに切り替わる時に、耐圧領域付近への電
流集中、サージ電圧及びノイズ等を低減させることが望まれている。
ている。ダイオードが順バイアスから逆バイアスに切り替わる時に、耐圧領域付近への電
流集中、サージ電圧及びノイズ等を低減させることが望まれている。
本発明が解決しようとする課題は、耐圧領域付近への電流集中と電力損失を抑制する半
導体装置を提供することである。
導体装置を提供することである。
上記課題を解決するために、実施形態の半導体装置は第１導電型の半導体基板と、前記
半導体基板の一方の側に設けられた第１主電極と、前記半導体基板の他方の側に前記半導
体基板の縁部から離れて設けられた第２導電型の第１半導体層と、前記半導体基板の他方
の側に前記縁部と前記第１半導体層との間において選択的に設けられた複数の第２導電型
の第２半導体層と、前記縁部から前記第１半導体層の一部を覆うように設けられた絶縁膜
と、前記絶縁膜及び前記第１半導体層の一部を覆うように設けられた導電膜と、前記第１
半導体層及び前記導電膜に接するように設けられた第２主電極を有する。
半導体基板の一方の側に設けられた第１主電極と、前記半導体基板の他方の側に前記半導
体基板の縁部から離れて設けられた第２導電型の第１半導体層と、前記半導体基板の他方
の側に前記縁部と前記第１半導体層との間において選択的に設けられた複数の第２導電型
の第２半導体層と、前記縁部から前記第１半導体層の一部を覆うように設けられた絶縁膜
と、前記絶縁膜及び前記第１半導体層の一部を覆うように設けられた導電膜と、前記第１
半導体層及び前記導電膜に接するように設けられた第２主電極を有する。
以下、本発明の実施形態について図面を参照しながら説明する。なお、本実施形態では
第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型
をＮ型としても本発明は実施可能である。また、以下の説明において、Ｎ＋、Ｎ及びＰ＋
、Ｐの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわち、Ｎ＋はＮ
よりもＮ型の不純物濃度が相対的に高く、同様に、Ｐ＋はＰよりもＰ型の不純物濃度が相
対的に高いことを示す。
第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型
をＮ型としても本発明は実施可能である。また、以下の説明において、Ｎ＋、Ｎ及びＰ＋
、Ｐの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわち、Ｎ＋はＮ
よりもＮ型の不純物濃度が相対的に高く、同様に、Ｐ＋はＰよりもＰ型の不純物濃度が相
対的に高いことを示す。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１ａの構造を示す平面図を示している。また、
図２は図１のＡ−Ａ’線における断面を示す縦断面図を示している。なお、図１では、ア
ノード電極１５を省略して図示している。
図１は、第１の実施形態に係る半導体装置１ａの構造を示す平面図を示している。また、
図２は図１のＡ−Ａ’線における断面を示す縦断面図を示している。なお、図１では、ア
ノード電極１５を省略して図示している。
図１、２に示すように、第１の実施形態に係る半導体装置１ａはダイオードの構造を有
している。その構造はまず、半導体基板２にＮ型ドリフト層１０が設けられている。半導
体基板２の一方の側にはＮ＋型カソード層１６が設けられている。さらに、半導体基板２
の一方の側にはカソード電極１７（第１主電極）が設けられている。
している。その構造はまず、半導体基板２にＮ型ドリフト層１０が設けられている。半導
体基板２の一方の側にはＮ＋型カソード層１６が設けられている。さらに、半導体基板２
の一方の側にはカソード電極１７（第１主電極）が設けられている。
半導体基板２の他方の側には、半導体装置１ａの縁部３０から離れてＰ型アノード層１
１（第１半導体層）が設けられている。半導体基板２の他方の側における半導体装置１ａ
の縁部３０とＰ型アノード層１１との間には、Ｐ＋型ガードリング層１２（第２半導体層
）が選択的に設けられている。図１の平面図に示すように、このＰ＋型ガードリング層１
２は半導体装置１ａの縁部３０近傍の外周部を一巡するように設けられている。
１（第１半導体層）が設けられている。半導体基板２の他方の側における半導体装置１ａ
の縁部３０とＰ型アノード層１１との間には、Ｐ＋型ガードリング層１２（第２半導体層
）が選択的に設けられている。図１の平面図に示すように、このＰ＋型ガードリング層１
２は半導体装置１ａの縁部３０近傍の外周部を一巡するように設けられている。
このＰ＋型ガードリング層１２を含む領域を周辺耐圧領域と呼ぶ。周辺耐圧領域は、半導
体装置１ａに逆電圧が印加された時に、Ｐ型アノード層１１の端部３１近傍に高電界が印
加されることを抑制する領域である。耐圧構造は、ガードリング構造に限定されず、例え
ば、リサーフ構造等が挙げられる。また、図１、２では、Ｐ＋型ガードリング層１２は２
つしか形成されていないが、これは一例であり、Ｐ＋型ガードリング層１２の数は一般に
半導体装置１ａに求められる耐圧によって決まるため特に限定されない。
体装置１ａに逆電圧が印加された時に、Ｐ型アノード層１１の端部３１近傍に高電界が印
加されることを抑制する領域である。耐圧構造は、ガードリング構造に限定されず、例え
ば、リサーフ構造等が挙げられる。また、図１、２では、Ｐ＋型ガードリング層１２は２
つしか形成されていないが、これは一例であり、Ｐ＋型ガードリング層１２の数は一般に
半導体装置１ａに求められる耐圧によって決まるため特に限定されない。
そして、半導体基板２の他方の側における、縁部３０からＰ型アノード層１１の一部まで
に絶縁膜１３が設けられている。そして、絶縁膜１３とＰ型アノード層１１の一部を覆う
ようにバリアメタル１４（導電膜）が設けられる。図１、２では、絶縁膜１３上のバリア
メタル１４は縁部３０から離れて形成されているが、例えば、バリアメタル１４は縁部３
０から設けられていても構わない。
に絶縁膜１３が設けられている。そして、絶縁膜１３とＰ型アノード層１１の一部を覆う
ようにバリアメタル１４（導電膜）が設けられる。図１、２では、絶縁膜１３上のバリア
メタル１４は縁部３０から離れて形成されているが、例えば、バリアメタル１４は縁部３
０から設けられていても構わない。
そのバリアメタル１４とＰ型アノード層１１を覆うようにアノード電極１５（第２主電極
）が設けられる。なお、アノード電極１５及びカソード電極１７には、例えばアルミニウ
ム（Ａｌ）等が使用されるが、その他の導電性材料でも実施は可能である。バリアメタル
１４も同様に、様々な導電性材料を用いて実施可能であるが、バリアメタル１４の抵抗の
方が、アノード電極１５の抵抗よりも大きくなるような材料が用いられる。また、アノー
ド電極１５の形態は図１、２に示す形態以外にも、第１の実施形態の半導体装置１ａのア
ノード電極１５を縁部３０まで設ける等種々の形態での実施が可能であり、実際の一例に
ついては後述する。
）が設けられる。なお、アノード電極１５及びカソード電極１７には、例えばアルミニウ
ム（Ａｌ）等が使用されるが、その他の導電性材料でも実施は可能である。バリアメタル
１４も同様に、様々な導電性材料を用いて実施可能であるが、バリアメタル１４の抵抗の
方が、アノード電極１５の抵抗よりも大きくなるような材料が用いられる。また、アノー
ド電極１５の形態は図１、２に示す形態以外にも、第１の実施形態の半導体装置１ａのア
ノード電極１５を縁部３０まで設ける等種々の形態での実施が可能であり、実際の一例に
ついては後述する。
以上のように、半導体装置１ａは構成される。
次に、第１の実施形態の半導体装置１ａにおける動作及びその特徴について説明する。
半導体装置１ａに順電圧を印加すると、ホールがアノード電極１５及びバリアメタル１４
からＰ型アノード層１１を通過して、Ｎ型ドリフト層１０に流入する。アノード電極１５
及びバリアメタル１４からＮ型ドリフト層１０にホールが流入するのと同時に、電子がカ
ソード電極１７からＮ＋型カソード層１６を通過して、Ｎ型ドリフト層１０に流入する。
これによって、伝導度変調現象が起こり、Ｎ型ドリフト層１０の抵抗が減少する。Ｎ型ド
リフト層１０に流入したホールはカソード電極１７へ流れ、同じくＮ型ドリフト層１０に
流入した電子はバリアメタル１４及びアノード電極１５へ流れる。すなわち、半導体装置
１ａがオン状態となる。
半導体装置１ａに順電圧を印加すると、ホールがアノード電極１５及びバリアメタル１４
からＰ型アノード層１１を通過して、Ｎ型ドリフト層１０に流入する。アノード電極１５
及びバリアメタル１４からＮ型ドリフト層１０にホールが流入するのと同時に、電子がカ
ソード電極１７からＮ＋型カソード層１６を通過して、Ｎ型ドリフト層１０に流入する。
これによって、伝導度変調現象が起こり、Ｎ型ドリフト層１０の抵抗が減少する。Ｎ型ド
リフト層１０に流入したホールはカソード電極１７へ流れ、同じくＮ型ドリフト層１０に
流入した電子はバリアメタル１４及びアノード電極１５へ流れる。すなわち、半導体装置
１ａがオン状態となる。
このとき、半導体装置１ａの内側範囲４０は、Ｐ型アノード層１１とバリアメタル１４
及びアノード電極１５が直接接触している範囲であるので、内側範囲４０のＮ型ドリフト
層１０には多くのホールが流入する。半導体装置１ａの外側範囲４１は、Ｐ型アノード層
１１とバリアメタル１４及びアノード電極１５が接触していない範囲であるので、内側範
囲４０のＮ型ドリフト層１０よりかは相対的に少量ではあるが、内側範囲４０のＮ型ドリ
フト層１０から流れ込んだホールが存在する。従って、半導体装置１ａのオン状態時には
、内側範囲４０のＮ型ドリフト層１０には多くのホールが存在し、外側範囲４１のＮ型ド
リフト層１０には、内側範囲４０のＮ型ドリフト層１０よりかは相対的に少量のホールが
存在する状態となる。
及びアノード電極１５が直接接触している範囲であるので、内側範囲４０のＮ型ドリフト
層１０には多くのホールが流入する。半導体装置１ａの外側範囲４１は、Ｐ型アノード層
１１とバリアメタル１４及びアノード電極１５が接触していない範囲であるので、内側範
囲４０のＮ型ドリフト層１０よりかは相対的に少量ではあるが、内側範囲４０のＮ型ドリ
フト層１０から流れ込んだホールが存在する。従って、半導体装置１ａのオン状態時には
、内側範囲４０のＮ型ドリフト層１０には多くのホールが存在し、外側範囲４１のＮ型ド
リフト層１０には、内側範囲４０のＮ型ドリフト層１０よりかは相対的に少量のホールが
存在する状態となる。
次に、半導体装置１ａをオフ、または半導体装置１ａに逆電圧を印加する。すなわち、
半導体装置１ａをターンオフする。半導体装置１ａをターンオフすると、Ｎ型ドリフト層
１０内の電子は、Ｎ＋型カソード層１６を通過してカソード電極１７に排出される。また
、Ｎ型ドリフト層１０内のホールは、Ｐ型アノード層１１を通過してバリアメタル１４及
びアノード電極１５に排出される。
半導体装置１ａをターンオフする。半導体装置１ａをターンオフすると、Ｎ型ドリフト層
１０内の電子は、Ｎ＋型カソード層１６を通過してカソード電極１７に排出される。また
、Ｎ型ドリフト層１０内のホールは、Ｐ型アノード層１１を通過してバリアメタル１４及
びアノード電極１５に排出される。
半導体装置１ａのターンオフ時のＮ型ドリフト層１０内のホールの動きについて、より
詳細に説明する。内側範囲４０のＮ型ドリフト層１０内のホールは、Ｐ型アノード層１１
へ流れ、Ｐ型アノード層１１からバリアメタル１４及びアノード電極１５に排出される。
このように、下方からＰ型アノード層１１にホールが流入するときには、電流集中はほと
んど生じない。
詳細に説明する。内側範囲４０のＮ型ドリフト層１０内のホールは、Ｐ型アノード層１１
へ流れ、Ｐ型アノード層１１からバリアメタル１４及びアノード電極１５に排出される。
このように、下方からＰ型アノード層１１にホールが流入するときには、電流集中はほと
んど生じない。
外側範囲４１のＮ型ドリフト層１０内のホールも、Ｐ型アノード層１１へ流れ、Ｐ型ア
ノード層１１からバリアメタル１４及びアノード電極１５に排出される。このホールの流
れは、Ｐ型アノード層１１の端部３１に集中する。しかし、Ｐ型アノード層１１の端部３
１の上部にバリアメタル１４を設けたことにより、このバリアメタル１４から付与される
抵抗が存在し、電流を一定に抑えるバラスト抵抗効果により、電流集中を緩和することが
可能となる。
ノード層１１からバリアメタル１４及びアノード電極１５に排出される。このホールの流
れは、Ｐ型アノード層１１の端部３１に集中する。しかし、Ｐ型アノード層１１の端部３
１の上部にバリアメタル１４を設けたことにより、このバリアメタル１４から付与される
抵抗が存在し、電流を一定に抑えるバラスト抵抗効果により、電流集中を緩和することが
可能となる。
このように、第１の実施形態の半導体装置１ａでは、ターンオフ時の電流集中が抑制さ
れる。従って、電流集中に起因する種々の問題を解決することができる。例えば、半導体
装置１ａの故障率を低下させる、すなわち、半導体装置１ａの寿命を増加させることがで
きる。また、半導体装置１ａの使用環境（定格電圧、定格電流、使用可能温度範囲等）を
広げることができる。
れる。従って、電流集中に起因する種々の問題を解決することができる。例えば、半導体
装置１ａの故障率を低下させる、すなわち、半導体装置１ａの寿命を増加させることがで
きる。また、半導体装置１ａの使用環境（定格電圧、定格電流、使用可能温度範囲等）を
広げることができる。
また、第１の実施形態の半導体装置１ａに設けたバリアメタル１４は、アノード電極１
５よりも抵抗の大きい材料ではあるが、導電性材料で構成されている。よって、バリアメ
タル１４とＰ型アノード層１１の接触領域においても、Ｐ型アノード層１１とアノード電
極１５の電気的接続は維持されている。従って、バリアメタル１４を設けたことによる電
力損失は小さく、前述したような端部３１への電流集中の緩和効果を得ることができる。
５よりも抵抗の大きい材料ではあるが、導電性材料で構成されている。よって、バリアメ
タル１４とＰ型アノード層１１の接触領域においても、Ｐ型アノード層１１とアノード電
極１５の電気的接続は維持されている。従って、バリアメタル１４を設けたことによる電
力損失は小さく、前述したような端部３１への電流集中の緩和効果を得ることができる。
ここで前述したアノード電極１５を変形した際の一例として、図３、４に示すような変形
例が挙げられる。図３は第１の実施形態の変形例に係る半導体装置１ｂの構造を示す平面
図、図４は図３のＢ−Ｂ’線における断面を示す縦断面図を示している。なお、図３では
、アノード電極１５を省略して図示している。また、この変形例の各部について、図１と
図２に示す第１の実施形態の半導体装置１ａの各部と同一部分は同一符号で示す。
例が挙げられる。図３は第１の実施形態の変形例に係る半導体装置１ｂの構造を示す平面
図、図４は図３のＢ−Ｂ’線における断面を示す縦断面図を示している。なお、図３では
、アノード電極１５を省略して図示している。また、この変形例の各部について、図１と
図２に示す第１の実施形態の半導体装置１ａの各部と同一部分は同一符号で示す。
変形例の半導体装置１ｂが第１の実施形態の半導体装置１ａと異なる点は、Ｐ＋型ガード
リング層１２の上面に設けられた絶縁膜１３を間引きして、Ｐ＋型ガードリング層１２と
アノード電極１５が接触している点である。
リング層１２の上面に設けられた絶縁膜１３を間引きして、Ｐ＋型ガードリング層１２と
アノード電極１５が接触している点である。
第１の実施形態の変形例における半導体装置１ｂでも、端部３１にアノード電極１５に使
用される導電性材料の抵抗よりも大きな抵抗を有するバリアメタル１４設けている。従っ
て、第１の実施形態の変形例における半導体装置１ｂでも、電力損失を伴うことなく半導
体装置１ｂのターンオフ時の端部３１への電界集中は抑制される。
用される導電性材料の抵抗よりも大きな抵抗を有するバリアメタル１４設けている。従っ
て、第１の実施形態の変形例における半導体装置１ｂでも、電力損失を伴うことなく半導
体装置１ｂのターンオフ時の端部３１への電界集中は抑制される。
なお、図３、４ではＰ＋型ガードリング層１２の上側全面とアノード電極１５が接触して
いるが、Ｐ＋型ガードリング層１２の上側の一部の面と接触するように設けても構わない
。また、複数のＰ＋型ガードリング層１２とアノード電極１５が接触するように設けるこ
とも可能である。
いるが、Ｐ＋型ガードリング層１２の上側の一部の面と接触するように設けても構わない
。また、複数のＰ＋型ガードリング層１２とアノード電極１５が接触するように設けるこ
とも可能である。
またここで、比較例として、従来の半導体装置１ｃの構造について説明する。図５は、
比較例の半導体装置１ｃの構造を示す平面図を示している。また、図６は図５のＣ−Ｃ’
線における断面を示す縦断面図を示している。なお、図５では、アノード電極１５を省略
して図示している。また、この比較例の各部について、図１と図２に示す第１の実施形態
の半導体装置１ａの各部と同一部分は同一符号で示す。
比較例の半導体装置１ｃの構造を示す平面図を示している。また、図６は図５のＣ−Ｃ’
線における断面を示す縦断面図を示している。なお、図５では、アノード電極１５を省略
して図示している。また、この比較例の各部について、図１と図２に示す第１の実施形態
の半導体装置１ａの各部と同一部分は同一符号で示す。
比較例の半導体装置１ｃが第１の実施形態と異なる点は、バリアメタル１４を設けずに
、絶縁膜１３を第１の実施形態よりも広く設けた点である。すなわち、図２、４における
長さＸを、図６に示すように長さＹまで長くした点である。
、絶縁膜１３を第１の実施形態よりも広く設けた点である。すなわち、図２、４における
長さＸを、図６に示すように長さＹまで長くした点である。
ここで、ダイオード構造を有する半導体装置１ｃの問題点について説明する。Ｐ＋型ガー
ドリング層１２のような周辺耐圧領域が形成されているダイオード構造を有する半導体装
置１ｃでは、絶縁膜１３の長さを図６に示すＹよりも短くすると、半導体装置１ｃのター
ンオフ時にＰ型アノード層１１の端部３１近傍に電流が集中するという問題が生じる。
ドリング層１２のような周辺耐圧領域が形成されているダイオード構造を有する半導体装
置１ｃでは、絶縁膜１３の長さを図６に示すＹよりも短くすると、半導体装置１ｃのター
ンオフ時にＰ型アノード層１１の端部３１近傍に電流が集中するという問題が生じる。
詳細に説明すると、まず、半導体装置１ｃに順電圧が印加されているとき（半導体装置１
ｃがオン状態のとき）には、ホールがＮ＋型カソード層１６内に存在している。半導体装
置１ｃをターンオフすると、Ｎ＋型カソード層１６内のホールが、Ｐ型アノード層１１を
通ってアノード電極１５へ排出される。このとき、半導体基板２の縁部３０近傍のＮ＋型
カソード層１６に存在しているホールは、Ｐ型アノード層１１の端部３１近傍を通ってア
ノード電極１５に排出される。すなわち、Ｐ型アノード層１１の端部３１近傍に電流が集
中する。このような電流集中は、半導体装置１ｃの故障率増加や、半導体装置１ｃの使用
可能環境が制限される等の問題を引き起こす。
ｃがオン状態のとき）には、ホールがＮ＋型カソード層１６内に存在している。半導体装
置１ｃをターンオフすると、Ｎ＋型カソード層１６内のホールが、Ｐ型アノード層１１を
通ってアノード電極１５へ排出される。このとき、半導体基板２の縁部３０近傍のＮ＋型
カソード層１６に存在しているホールは、Ｐ型アノード層１１の端部３１近傍を通ってア
ノード電極１５に排出される。すなわち、Ｐ型アノード層１１の端部３１近傍に電流が集
中する。このような電流集中は、半導体装置１ｃの故障率増加や、半導体装置１ｃの使用
可能環境が制限される等の問題を引き起こす。
比較例の半導体装置１ｃの場合、このような問題点を解決するために、絶縁膜１３を図６
に示すＹのように長く設けることによって端部３１への電界集中を抑えている。
に示すＹのように長く設けることによって端部３１への電界集中を抑えている。
しかしながら、比較例の半導体装置１ｃの場合、内側範囲４０を減らして、外側範囲４
１を増やしている。すなわち、アノード電極１５と接触しているＰ型アノード層１１の面
積を減らしているため、動作上の有効面積も減らしてしまっている。よって、比較例の半
導体装置１ｃの場合、端部３１への電界集中を緩和はできるが、電力損失という問題点が
新たに生じてしまう。
１を増やしている。すなわち、アノード電極１５と接触しているＰ型アノード層１１の面
積を減らしているため、動作上の有効面積も減らしてしまっている。よって、比較例の半
導体装置１ｃの場合、端部３１への電界集中を緩和はできるが、電力損失という問題点が
新たに生じてしまう。
第１の実施形態の場合、比較例のようにアノード電極１５と接触しているＰ型アノード
層１１の面積を減らして絶縁膜１３を長く設けるのではなく、バリアメタル１４を設けて
いるため、端部３１に抵抗成分を持たせているものの、絶縁体ではないため電流が全く流
れない訳ではない。従って、比較例で生じる程の電力損失は、第１の実施形態では生じな
い。
層１１の面積を減らして絶縁膜１３を長く設けるのではなく、バリアメタル１４を設けて
いるため、端部３１に抵抗成分を持たせているものの、絶縁体ではないため電流が全く流
れない訳ではない。従って、比較例で生じる程の電力損失は、第１の実施形態では生じな
い。
以上のように、第１の実施形態の半導体装置１ａは、端部３１にアノード電極１５に使用
される導電性材料の抵抗よりも大きな抵抗を有するバリアメタル１４を設けることにより
、ターンオフ時に生じる電力損失と端部３１への電界集中を抑制することができる。
される導電性材料の抵抗よりも大きな抵抗を有するバリアメタル１４を設けることにより
、ターンオフ時に生じる電力損失と端部３１への電界集中を抑制することができる。
（第２の実施形態）
図７は、第２の実施形態に係る半導体装置１ｄの構造を示す平面図、図８は図７のＤ−
Ｄ’線における断面を示す縦断面図を示している。なお、図７では、アノード電極１５を
省略して図示している。また、この比較例の各部について、図１と図２に示す第１の実施
形態の半導体装置１ａの各部と同一部分は同一符号で示す。
図７は、第２の実施形態に係る半導体装置１ｄの構造を示す平面図、図８は図７のＤ−
Ｄ’線における断面を示す縦断面図を示している。なお、図７では、アノード電極１５を
省略して図示している。また、この比較例の各部について、図１と図２に示す第１の実施
形態の半導体装置１ａの各部と同一部分は同一符号で示す。
第２の実施形態の半導体装置１ｄが第１の実施形態の半導体装置１ａと異なる点は、端
部３１に設けられたバリアメタル１４が、図７、８に示すように選択的に間引かれている
点である。なお、間引きは図７の平面図での周方向に行われる。図７、８ではバリアメタ
ル１４の２ヵ所が等間隔に間引かれているが、これは一例であり、間引きの数は特に限定
されないし、その間隔も一定とは限らなくても、第２の実施形態は実施可能である。
部３１に設けられたバリアメタル１４が、図７、８に示すように選択的に間引かれている
点である。なお、間引きは図７の平面図での周方向に行われる。図７、８ではバリアメタ
ル１４の２ヵ所が等間隔に間引かれているが、これは一例であり、間引きの数は特に限定
されないし、その間隔も一定とは限らなくても、第２の実施形態は実施可能である。
第２の実施形態の半導体装置１ｄでも、端部３１にアノード電極１５に使用される導電
性材料の抵抗よりも大きな抵抗を有するバリアメタル１４を設けている。従って、第２の
実施形態の半導体装置１ｄでも、半導体装置１ｄのターンオフ時の電力損失と端部３１へ
の電界集中は抑制される。
性材料の抵抗よりも大きな抵抗を有するバリアメタル１４を設けている。従って、第２の
実施形態の半導体装置１ｄでも、半導体装置１ｄのターンオフ時の電力損失と端部３１へ
の電界集中は抑制される。
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置１ｅの構造を示す平面図、図１０は図９のＥ
−Ｅ’線における断面を示す縦断面図を示している。なお、図９では、アノード電極１５
を省略して図示している。また、この比較例の各部について、図１と図２に示す第１の実
施形態の半導体装置１ａの各部と同一部分は同一符号で示す。
図９は、第３の実施形態に係る半導体装置１ｅの構造を示す平面図、図１０は図９のＥ
−Ｅ’線における断面を示す縦断面図を示している。なお、図９では、アノード電極１５
を省略して図示している。また、この比較例の各部について、図１と図２に示す第１の実
施形態の半導体装置１ａの各部と同一部分は同一符号で示す。
第３の実施形態の半導体装置１ｅが第１の実施形態の半導体装置１ａと異なる点は、端
部３１に設けられたバリアメタル１４の厚さが、図１０に示すように、絶縁膜１３から離
れるにしたがって薄くなっている点である。図１０ではバリアメタル１４の厚さは直線的
に減少しているが、これは一例であり、曲線的な減少等でも第３の実施形態は実施可能で
あり、バリアメタル１４の厚さの減少形態は特に限定されない。
部３１に設けられたバリアメタル１４の厚さが、図１０に示すように、絶縁膜１３から離
れるにしたがって薄くなっている点である。図１０ではバリアメタル１４の厚さは直線的
に減少しているが、これは一例であり、曲線的な減少等でも第３の実施形態は実施可能で
あり、バリアメタル１４の厚さの減少形態は特に限定されない。
第３の実施形態の半導体装置１ｅでも、端部３１にアノード電極１５に使用される導電
性材料の抵抗よりも大きな抵抗を有するバリアメタル１４を設けている。従って、第３の
実施形態の半導体装置１ｅでも、半導体装置１ｅのターンオフ時の電力損失と端部３１へ
の電界集中は抑制される。
性材料の抵抗よりも大きな抵抗を有するバリアメタル１４を設けている。従って、第３の
実施形態の半導体装置１ｅでも、半導体装置１ｅのターンオフ時の電力損失と端部３１へ
の電界集中は抑制される。
また、第３の実施形態のようにバリアメタル１４の厚さを絶縁膜１３から離れるにしたが
って薄くすることにより、バリアメタル１４から付与される抵抗成分が絶縁膜１３から離
れるにしたがって小さくなっている。このことは、端部３１の範囲のうちでも電界集中が
より生じやすい部分に相対的に大きな抵抗成分を持たせ、端部３１から離れるにしたがっ
て徐々に抵抗成分を減少させているため、スムーズな電界集中抑制が可能になるというメ
リットも有している。
って薄くすることにより、バリアメタル１４から付与される抵抗成分が絶縁膜１３から離
れるにしたがって小さくなっている。このことは、端部３１の範囲のうちでも電界集中が
より生じやすい部分に相対的に大きな抵抗成分を持たせ、端部３１から離れるにしたがっ
て徐々に抵抗成分を減少させているため、スムーズな電界集中抑制が可能になるというメ
リットも有している。
（第４の実施形態）
図１１は、第４の実施形態に係る半導体装置１ｆの構造を示す平面図、図１２は図１１
のＦ−Ｆ’線における断面を示す縦断面図を示している。なお、図１１では、アノード電
極１５を省略して図示している。また、この比較例の各部について、図１と図２に示す第
１の実施形態の半導体装置１ａの各部と同一部分は同一符号で示す。
図１１は、第４の実施形態に係る半導体装置１ｆの構造を示す平面図、図１２は図１１
のＦ−Ｆ’線における断面を示す縦断面図を示している。なお、図１１では、アノード電
極１５を省略して図示している。また、この比較例の各部について、図１と図２に示す第
１の実施形態の半導体装置１ａの各部と同一部分は同一符号で示す。
第４の実施形態の半導体装置１ｆが第１の実施形態の半導体装置１ａと異なる点は、図
１、２において端部３１に設けられたバリアメタル１４が、図１１、１２に示すように、
２種の導電性材料から構成されたバリアメタル１４ａ、１４ｂとなっている点である。本
実施形態において、絶縁膜１３から離れた部分のバリアメタル１４ｂについては、バリア
メタル１４ａの抵抗よりも、バリアメタル１４ｂの抵抗の方が小さくなるように構成され
る。すなわち抵抗の大きさで比較すると、バリアメタル１４ｂはアノード電極１５よりも
大きく、バリアメタル１４ａよりも小さい。このような構成となる理由については後述す
る。
１、２において端部３１に設けられたバリアメタル１４が、図１１、１２に示すように、
２種の導電性材料から構成されたバリアメタル１４ａ、１４ｂとなっている点である。本
実施形態において、絶縁膜１３から離れた部分のバリアメタル１４ｂについては、バリア
メタル１４ａの抵抗よりも、バリアメタル１４ｂの抵抗の方が小さくなるように構成され
る。すなわち抵抗の大きさで比較すると、バリアメタル１４ｂはアノード電極１５よりも
大きく、バリアメタル１４ａよりも小さい。このような構成となる理由については後述す
る。
なお、図１１、１２ではバリアメタル１４ａ、１４ｂを構成している導電性材料は２種で
あるが、構成している材料の数は特に限定されない。ただし、絶縁膜１３から離れるにし
たがって抵抗が小さくなるように構成される。
あるが、構成している材料の数は特に限定されない。ただし、絶縁膜１３から離れるにし
たがって抵抗が小さくなるように構成される。
第４の実施形態の半導体装置１ｆでも、端部３１にアノード電極１５に使用される導電
性材料の抵抗よりも大きな抵抗を有するバリアメタル１４ａ、ｂを設けている。従って、
第４の実施形態の半導体装置１ｆでも、半導体装置１ｆのターンオフ時の電力損失と端部
３１への電界集中は抑制される。
性材料の抵抗よりも大きな抵抗を有するバリアメタル１４ａ、ｂを設けている。従って、
第４の実施形態の半導体装置１ｆでも、半導体装置１ｆのターンオフ時の電力損失と端部
３１への電界集中は抑制される。
また、第４の実施形態のようにバリアメタル１４ａ、１４ｂの抵抗の大きさを絶縁膜１
３から離れるにしたがって小さくすることにより、バリアメタル１４ａ、１４ｂから付与
される抵抗成分が絶縁膜１３から離れるにしたがって小さくなっている。このことは、端
部３１の範囲のうちでも電界集中がより生じやすい部分に相対的に大きな抵抗成分を持た
せ、端部３１から離れるにしたがって徐々に抵抗成分を減少させているため、スムーズな
電界集中抑制が可能になるというメリットも有している。
３から離れるにしたがって小さくすることにより、バリアメタル１４ａ、１４ｂから付与
される抵抗成分が絶縁膜１３から離れるにしたがって小さくなっている。このことは、端
部３１の範囲のうちでも電界集中がより生じやすい部分に相対的に大きな抵抗成分を持た
せ、端部３１から離れるにしたがって徐々に抵抗成分を減少させているため、スムーズな
電界集中抑制が可能になるというメリットも有している。
以上のように構成される本実施形態において、半導体としては例えばシリコン（Ｓｉ）
を用いることができるが、これに限らず、シリコンカーバイド（ＳｉＣ）、窒化ガリウム
（ＧａＮ）等の化合物半導体やダイヤモンド等のワイドギャップ半導体を用いても実施可
能である。
を用いることができるが、これに限らず、シリコンカーバイド（ＳｉＣ）、窒化ガリウム
（ＧａＮ）等の化合物半導体やダイヤモンド等のワイドギャップ半導体を用いても実施可
能である。
また、本実施形態の半導体装置１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆはイオン注入法を
想定して説明したが、イオン注入法による作製に限らず、エピタキシャル法、及びその両
方を使用する作製手法等で作製可能である。エピタキシャル法により作製する場合は、例
えばＮ＋型カソード層１６等が半導体基板２となる。
想定して説明したが、イオン注入法による作製に限らず、エピタキシャル法、及びその両
方を使用する作製手法等で作製可能である。エピタキシャル法により作製する場合は、例
えばＮ＋型カソード層１６等が半導体基板２となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様
々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、
置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に
含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるもので
ある。
のであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様
々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、
置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に
含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるもので
ある。
１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ…半導体装置、２…半導体基板、１０…Ｎ型ドリフ
ト層、１１…Ｐ型アノード層（第１半導体層）、１２…Ｐ＋型ガードリング層（第２半導
体層）、１３…絶縁膜、１４，１４ａ，１４ｂ…バリアメタル（導電膜）、１５…アノー
ド電極（第２主電極）、１６…Ｎ＋型カソード層、１７…カソード電極（第１主電極）、
３０…縁部、３１…端部、４０…内側範囲、４１…外側範囲
ト層、１１…Ｐ型アノード層（第１半導体層）、１２…Ｐ＋型ガードリング層（第２半導
体層）、１３…絶縁膜、１４，１４ａ，１４ｂ…バリアメタル（導電膜）、１５…アノー
ド電極（第２主電極）、１６…Ｎ＋型カソード層、１７…カソード電極（第１主電極）、
３０…縁部、３１…端部、４０…内側範囲、４１…外側範囲
Claims (6)
- 第１導電型の半導体基板と、
前記半導体基板の一方の側に設けられた第１主電極と、
前記半導体基板の他方の側に前記半導体基板の縁部から離れて設けられた第２導電型の
第１半導体層と、
前記半導体基板の他方の側に前記縁部と前記第１半導体層との間において選択的に設け
られた複数の第２導電型の第２半導体層と、
前記縁部から前記第１半導体層の一部を覆うように設けられた絶縁膜と、
前記絶縁膜及び前記第１半導体層の一部を覆うように設けられた導電膜と、
前記第１半導体層及び前記導電膜に接するように設けられた第２主電極と、
を有する半導体装置。 - 前記導電膜の抵抗が前記第２主電極の抵抗よりも大きい請求項１に記載の半導体装置。
- 前記第１半導体層上の前記導電膜が選択的に間引かれた請求項１または２に記載の半導
体装置。 - 前記第１半導体層上の前記導電膜の厚さが前記絶縁膜から離れるにしたがって薄くなっ
ている請求項１乃至３のいずれか一に記載の半導体装置。 - 前記第１半導体層上の前記導電膜が前記絶縁膜から離れるにしたがって抵抗の小さい金
属で構成される請求項１乃至４のいずれか一に記載の半導体装置。 - 前記第２半導体層の上側の前記絶縁膜が選択的に間引かれ、前記第２半導体層の一部と
前記第２主電極が接している請求項１乃至５のいずれか一に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011239790A JP2013098344A (ja) | 2011-10-31 | 2011-10-31 | 半導体装置 |
| CN2012103164004A CN103094357A (zh) | 2011-10-31 | 2012-08-30 | 半导体器件 |
| US13/661,697 US20130105934A1 (en) | 2011-10-31 | 2012-10-26 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011239790A JP2013098344A (ja) | 2011-10-31 | 2011-10-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013098344A true JP2013098344A (ja) | 2013-05-20 |
Family
ID=48171532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011239790A Pending JP2013098344A (ja) | 2011-10-31 | 2011-10-31 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20130105934A1 (ja) |
| JP (1) | JP2013098344A (ja) |
| CN (1) | CN103094357A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11227844B1 (en) * | 2018-10-09 | 2022-01-18 | National Technology & Engineering Solutions Of Sandia, Llc | Gallium nitride electromagnetic pulse arrestor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373989A (ja) * | 2001-06-13 | 2002-12-26 | Toshiba Corp | 半導体装置 |
| CN101345254A (zh) * | 2007-07-12 | 2009-01-14 | 富士电机电子技术株式会社 | 半导体器件 |
| JP5381420B2 (ja) * | 2008-07-22 | 2014-01-08 | 富士電機株式会社 | 半導体装置 |
| JP5191837B2 (ja) * | 2008-08-28 | 2013-05-08 | 株式会社東芝 | 半導体発光素子及び半導体発光装置 |
| JP5224289B2 (ja) * | 2009-05-12 | 2013-07-03 | 三菱電機株式会社 | 半導体装置 |
| JP2012134198A (ja) * | 2010-12-20 | 2012-07-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2011
- 2011-10-31 JP JP2011239790A patent/JP2013098344A/ja active Pending
-
2012
- 2012-08-30 CN CN2012103164004A patent/CN103094357A/zh active Pending
- 2012-10-26 US US13/661,697 patent/US20130105934A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| CN103094357A (zh) | 2013-05-08 |
| US20130105934A1 (en) | 2013-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8643091B2 (en) | Semiconductor device | |
| JP5919033B2 (ja) | ショットキーバリアダイオード | |
| US9147758B2 (en) | Semiconductor device | |
| JP6363541B2 (ja) | 半導体装置及びその製造方法 | |
| JP6408503B2 (ja) | 半導体装置 | |
| JP6107156B2 (ja) | 半導体装置 | |
| JP6833848B2 (ja) | 面積効率の良いフローティングフィールドリング終端 | |
| JP2013251406A (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| JP2021022745A (ja) | 窒化物半導体装置 | |
| US20180040690A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP6146097B2 (ja) | 半導体装置 | |
| JP6672764B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP7030665B2 (ja) | 半導体装置 | |
| JP2017168669A (ja) | 半導体装置 | |
| CN105990402B (zh) | 半导体装置 | |
| JP5888214B2 (ja) | 窒化物系化合物半導体装置およびその製造方法 | |
| JP5655932B2 (ja) | 半導体装置 | |
| JP2012227429A (ja) | 半導体装置 | |
| JP5865860B2 (ja) | 半導体装置 | |
| JP6730394B2 (ja) | 半導体装置 | |
| JP2013098344A (ja) | 半導体装置 | |
| JP5358141B2 (ja) | 半導体装置 | |
| JP2008235588A (ja) | ショットキーバリアダイオード | |
| JP6314905B2 (ja) | 電力半導体装置 | |
| JP6609283B2 (ja) | 炭化珪素半導体装置 |