DE102016217559A1 - Halbleitervorrichtung und Verfahren zur Herstellung derselben - Google Patents

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Hiroyuki Okazaki
Kenichiro KURAHASHI
Hidetoshi Koyama
Toshiaki Kitano
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Abstract

Eine Halbleitervorrichtung weist auf: ein Substrat; eine Nitrid-Halbleiterschicht auf dem Substrat; eine Schottky-Elektrode auf der Nitrid-Halbleiterschicht; eine erste isolierende Schicht auf der Nitrid-Halbleiterschicht, die mindestens einen Teil einer Seitenoberfläche der Schottky-Elektrode berührt, die einen Übergang zu der Nitrid-Halbleiterschicht bildet und die aus SiN gebildet ist; und eine zweite isolierende Schicht, welche die Schottky-Elektrode und die erste isolierende Schicht bedeckt und aus AlO gebildet ist, dessen Atomlagen alternierend angeordnet sind.

Description

  • Hintergrund der Erfindung
  • Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, die in der Lage ist, eine Feuchtigkeitsresistenz zu verbessern, ohne die Dicke der isolierenden Schicht zu vergrößern, und ein Verfahren zur Herstellung derselben.
  • Hintergrund
  • In einer herkömmlichen Vorrichtung wird ein Metall-Isolator-Halbleiter (MIS) durch Einfügen einer isolierenden Schicht zwischen einer Gate-Elektrode und einem Halbleiter gebildet, um Verbesserungen einer Spannungsfestigkeit und eines Stromausfalls zu erhalten (siehe zum Beispiel JP 2013-115323A ). Es ist auch eine Vorrichtung bekannt, in welcher eine aus einem Oxid und einem Nitrid gebildete Sperrschicht zwischen einem aus Au bestehenden Gate-Metall und einer SiN Isolierungsschicht angeordnet ist, um eine Verbesserung einer Zuverlässigkeit zu erhalten (siehe zum Beispiel JP 2012-175089A ).
  • In herkömmlichen GaN-HEMT-Transistoren für Hochfrequenzvorrichtungen wird gewöhnlich SiN (Siliziumnitrid) als eine Oberflächenschutzschicht verwendet, um Einschlüsse zwischen einer Halbleiteroberfläche und der Oberflächenschutzschicht zum Schützen der Halbleiteroberfläche zu begrenzen. Außerdem wird eine feuchtigkeitsresistente SiN-Schicht gebildet, um einen Bereich um das Gate und die Oberflächenschutzschicht zu bedecken. Die Feuchtigkeitsresistenz kann nicht verbessert werden, es sei denn die Schichtdicke der feuchtigkeitsresistenten SiN-Schicht wird erhöht. Mit einer Erhöhung der Schichtdicke wächst jedoch die Kapazität, was zu einer Verschlechterung von HF-Eigenschaften führt.
  • Zusammenfassung
  • Angesichts des vorstehend beschriebenen Problems ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung, die in der Lage ist, die Feuchtigkeitsresistenz zu verbessern, ohne die Dicke der isolierenden Schicht zu vergrößern, und ein Verfahren zur Fertigung derselben zur Verfügung zu stellen.
  • Gemäß der vorliegenden Erfindung weist eine Halbleitervorrichtung auf: ein Substrat; eine Nitrid-Halbleiterschicht auf dem Substrat; eine Schottky-Elektrode auf der Nitrid-Halbleiterschicht; eine erste isolierende Schicht auf der Nitrid-Halbleiterschicht, die mindestens einen Teil einer Seitenoberfläche der Schottky-Elektrode berührt, die eine Übergang zu der Nitrid-Halbleiterschicht bildet und die aus SiN gebildet ist; und eine zweite isolierende Schicht, welche die Schottky-Elektrode und die erste isolierende Schicht bedeckt und aus AlO gebildet ist, dessen Atomlagen alternierend angeordnet sind.
  • In der vorliegenden Erfindung sind die Schottky-Elektrode und die erste isolierende Schicht mit der zweiten isolierenden Schicht bedeckt, welche aus AlO gebildet ist, dessen Atomlagen alternierend angeordnet sind. Die Feuchtigkeitsresistenz kann dadurch verbessert werden, ohne die Dicke der isolierenden Schicht zu erhöhen. Eine AlO-Schicht, deren Atomlagen alternierend angeordnet sind, weist ausgezeichnete Isotropie und Abdeckung auf. Deshalb können Eigenschaften einschließlich der Wasserbeständigkeit verbessert werden, ohne die Dicke der isolierenden Schicht zu erhöhen.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der nachfolgenden Beschreibung ersichtlicher.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • 2 bis 5 sind Schnittansichten, die ein Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigen.
  • 6 ist eine schematische Darstellung, die Ergebnisse eines Biastests gemäß dem Material der zweiten isolierenden Schicht zeigt.
  • 7 ist eine schematische Darstellung, die Ig-Vg- und Id-Vg-Eigenschaften gemäß dem Material der zweiten isolierenden Schicht zeigt.
  • 8 ist eine schematische Darstellung, die Ausfalltemperaturen während eines Hochtemperatur-Vg-Durchlaufs gemäß dem Material der zweiten isolierenden Schicht zeigt.
  • 9 ist eine Schnittansicht, die ein modifiziertes Beispiel der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
  • 10 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
  • 11 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
  • 12 ist eine schematische Darstellung, die Ig-Vg- und Id-Vg-Eigenschaften gemäß dem Vorhandensein/Nicht-Vorhandensein der Source-Feldplatte (SFP) zeigt.
  • 13 ist eine Schnittansicht, die ein modifiziertes Beispiel der Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt.
  • 14 bis 16 sind Draufsichten der Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung.
  • 17 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
  • 18 ist eine Schnittansicht, die ein modifiziertes Beispiel der Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt.
  • 19 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung.
  • Beschreibung der Ausführungsformen
  • Eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben gemäß den Ausführungsformen der vorliegenden Erfindung werden mit Bezug auf die Zeichnungen beschrieben. Die gleichen Komponenten werden durch die gleichen Bezugszeichen gekennzeichnet und die wiederholte Beschreibung davon kann weggelassen sein.
  • Erste Ausführungsform
  • 1 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Diese Halbleitervorrichtung ist ein Galliumnitrid-High-Electron-Mobility-Transistor (GaN-HEMT) (Feldeffekttransistor), der eine Schottky-Elektrode aufweist.
  • Ein Substrat 1 ist aus Si, SiC oder GaN ausgebildet, und es ist wünschenswert, den spezifischen Widerstandswert des Substrats 1 auf 1 × 107 cm oder höher festzulegen, um gute Hochfrequenzeigenschaften zu erhalten. Eine Al1-xGaxN-Pufferschicht 2 (x ≤ 1), eine GaN-Kanalschicht 3 und eine Al1-xGaxN-Sperrschicht 4 werden nacheinander auf dem Substrat 1 gebildet. Ein Teil oder die gesamte GaN-Kanalschicht 3 können mit einer Verunreinigung wie C oder Fe dotiert sein. Die Al1-xGaxN-Sperrschicht 4 ist aus einer einzelnen Struktur oder einer mehrlagigen Struktur, die mehrere Strukturen aufweist, gebildet. Eine 2DEG-Schicht 5, die kennzeichnend für den GaN-HEMT ist, ist in der GaN-Kanalschicht 3 generiert.
  • Eine Gate-Elektrode 6, die eine Schottky-Elektrode ist, und eine Source-Elektrode 7 und eine Drain-Elektrode 8, die ohmsche Elektroden sind, sind auf der Al1-xGaxN-Sperrschicht 4 ausgebildet. Die Gate-Elektrode 6 ist auf Schottky-Art mit der Al1-xGaxN-Sperrschicht 4 verbunden. Die Source-Elektrode 7 und die Drain-Elektrode 8 sind auf ohmsche Art mit der Al1-xGaxN-Sperrschicht 4 verbunden. Die Gate-Elektrode 6 ist eine Elektrode, die zwei oder mehr von Pt, Ti, Ni, Ta, Au und Al aufweist. Sowohl die Source-Elektrode 7 als auch die Drain-Elektrode 8 besteht aus einem von Pt, Ni und Ta. Ein Source-Verdrahtungselement 9 und ein Drain-Verdrahtungselement 10 sind jeweils auf der Source-Elektrode 7 und der Drain-Elektrode 8 ausgebildet.
  • Eine erste isolierende Schicht 11, die aus SiN (Siliziumnitrid) gebildet ist, ist auf der Al1-xGaxN-Sperrschicht 4 gebildet. Die erste isolierende Schicht 11 berührt mindestens einen Teil von Seitenoberflächen der Gate-Elektrode 6 und bildet einen Übergang zu der Al1-xGaxN-Sperrschicht 4. Die erste isolierende Schicht 11 wird durch Anwenden von CVD oder Sputtern gebildet. Eine zweite isolierende Schicht 12, die aus AlO (Aluminiumoxid) gebildet ist, wird durch Atomlagenabscheidung (ALD) auf einer oberen Oberfläche und den Seitenoberflächen der Gate-Elektrode 6 und auf mindestens einem Teil der ersten isolierenden Schicht 11 in Kontakt mit dem Halbleiter gebildet und bedeckt die Gate-Elektrode 6 und die erste isolierende Schicht 11. ALD ist ein Verfahren, in welchen Rohmaterialgase alternierend in eine Reaktionskammer gegeben werden und Atomlagen eine nach der anderen unter Verwendung eines Selbststopp-Mechanismus aufgewachsen werden.
  • Ein Verfahren zur Herstellung der vorstehend beschriebenen Halbleitervorrichtung wird nachfolgend beschrieben. 2 bis 5 sind Schnittansichten, die ein Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigen.
  • Zuerst werden, wie in 2 gezeigt, die Al1-xGaxN-Pufferschicht 2 (x ≤ 1), die GaN-Kanalschicht 3 und die Al1-xGaxN-Sperrschicht 4 nacheinander auf dem Substrat 1 gebildet.
  • Die Source-Elektrode 7 und die Drain-Elektrode 8 werden auf der Al1-xGaxN-Sperrschicht 4 ausgebildet. Eine Hochkonzentrationsverunreinigungsschicht kann zum Beispiel durch Si-Ionenimplantierung und Tempern selektiv unter den Elektroden gebildet werden, um den ohmschen Kontaktwiderstand zu reduzieren.
  • Anschließend wird, wie in 3 gezeigt, die erste isolierende Schicht 11 durch CVD oder Sputtern gebildet, sodass sie alles der Al1-xGaxN-Pufferschicht 2, der Source-Elektrode 7 und der Drain-Elektrode 8 bedeckt. Anschließend wird, wie in 4 gezeigt, durch Trockenätzen oder Nassätzen eine Öffnung, die zu dem Gate korrespondiert, in der ersten isolierenden Schicht 11 ausgebildet und die Gate-Elektrode 6 wird zum Beispiel durch Gasabscheidung oder Sputtern ausgebildet. Ungeachtet des Vorhandenseins/Nicht-Vorhandenseins einer Gate-Feldplatte (GFP) kann jede Form der Gate-Elektrode 6 eingesetzt werden, solange die Gate-Elektrode 6 dicker ist als die erste isolierende Schicht 11.
  • Anschließend wird, wie in 5 gezeigt, die zweite isolierende Schicht 12 durch ALD gebildet, sodass sie die Gate-Elektrode 6 und die erste isolierende Schicht 11 bedeckt. Schließlich werden Öffnungen in der ersten isolierenden Schicht 11 und der zweiten isolierenden Schicht 12 auf der Source-Elektrode 7 und der Drain-Elektrode 8 durch Trockenätzen oder Nassätzen ausgebildet und das Source-Verdrahtungselement 9 und das Drain-Verdrahtungselement 10 werden durch Gasabscheidung oder Sputtern ausgebildet. Die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird durch den vorstehend beschriebenen Prozess hergestellt.
  • In der vorliegenden Ausführungsform werden, wie vorstehend beschrieben, die Gate-Elektrode 6 und die erste isolierende Schicht 11 mit der zweiten isolierenden Schicht 12 bedeckt, welche aus AlO gebildet wird, dessen Atomlagen alternierend angeordnet werden. Die Feuchtigkeitsresistenz kann dadurch verbessert werden, ohne die Dicke der isolierenden Schicht zu erhöhen. Außerdem kann das Ausbilden der zweiten isolierenden Schicht 12 durch ALD so ausgeführt werden, dass eine Qualität der Schichtbildung auf einem Bereich um die Gate-Elektrode 6 und einem Bereich der Halbleiteroberfläche, der nicht mit einem strukturierten Material wie einem Metall bedeckt ist, gleichmäßig ist. Außerdem kann eine AlO-Schicht mit ausgezeichneter Isotropie und Abdeckung ausgeführt werden, wie sie spezifisch für eine Atomlagenabscheidung ist. Deshalb können, selbst wenn die Schichtdicke im Vergleich zu dem herkömmlichen Stand der Technik reduziert wird, Eigenschaften einschließlich der Wasserbeständigkeit als eine Folge der alternierenden Abscheidung von Atomlagen verbessert werden.
  • 6 ist eine schematische Darstellung, die Ergebnisse eines Biastests gemäß dem Material der zweiten isolierenden Schicht zeigt. Ra ist 130 °C; RH ist 85%; die Gate-Spannung Vg ist –5 V; und die Drain-Spannung Vd ist 30 V. Die zweite isolierende Schicht 12, die in der vorliegenden Ausführungsform durch ALD aus AlO gebildet ist, kann im Vergleich zu dem herkömmlichen Aufbau, in welchem die zweite isolierende Schicht 12 SiN ist, eine verbesserte Feuchtigkeitsresistenz während eines Transistorbetriebs aufweisen.
  • 7 ist eine schematische Darstellung, die Ig-Vg- und Id-Vg-Eigenschaften gemäß dem Material der zweiten isolierenden Schicht zeigt. Diese Daten sind Abschnürungskurven, wenn die Drain-Spannung Vd 5 V ist. Die vorliegende Ausführungsform weist im Vergleich zu dem herkömmlichen Aufbau verbesserte Ig-Vg- und Id-Vg-Eigenschaften auf.
  • 8 ist eine schematische Darstellung, die Ausfalltemperaturen während eines Hochtemperatur-Vg-Durchlaufs gemäß dem Material der zweiten isolierenden Schicht zeigt. Die Drain-Spannung Vd ist 55 V. Die Ausfalltemperatur in der vorliegenden Ausführungsform ist höher als diejenige in dem herkömmlichen Aufbau, und der Gate-Strom zu der Zeit des Ausfalls ist in der vorliegenden Ausführungsform kleiner.
  • 9 ist eine Schnittansicht, die ein modifiziertes Beispiel der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt. Eine GaN-Cap-Schicht 13 (die eine Schichtdicke von 10 nm oder weniger aufweist) ist auf der Al1-xGaxN-Sperrschicht 4 eingefügt. Die Vorteile der ersten Ausführungsform können in diesem Fall ebenso erhalten werden.
  • Zweite Ausführungsform
  • 10 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Die zweite Ausführungsform weist eine dritte isolierende Schicht 14 auf, die zu der Anordnung gemäß der ersten Ausführungsform hinzugefügt ist, wobei die dritte isolierende Schicht 14 die zweite isolierende Schicht 12 bedeckt. Die dritte isolierende Schicht 14 ist ein Oxid oder ein Nitrid von einem aus Si, Al, Ti, Ta, W, Mo und Zr gewählten Element.
  • Die Abdeckung wird durch Schichtung der dritten isolierenden Schicht 14 verbessert. Als eine Folge wird die Feuchtigkeitsresistenz weiter verbessert. Außerdem kann die Schichtbeanspruchung verringert werden und eine Schichtabtrennungsauffälligkeit zum Beispiel während eines Hochtemperaturbetriebs kann deshalb verhindert werden.
  • Dritte Ausführungsform
  • 11 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Die dritte Ausführungsform weist eine Source-Feldplatte 15 auf, die zu der Anordnung gemäß der ersten Ausführungsform hinzugefügt ist. Die Source-Feldplatte 15 ist zwischen der Gate-Elektrode 6 und der Drain-Elektrode 8 angeordnet und elektrisch mit der Source-Elektrode 7 verbunden.
  • Der Effekt einer Verringerung eines elektrischen Feldes um die Gate-Elektrode 6 kann mittels der Source-Feldplatte 15 verbessert werden. Weiter wird mit der Verbesserung des Effekts der Verringerung des elektrischen Feldes der Gate-Leckstrom reduziert und die Hochtemperaturbetriebsfähigkeit wird verbessert. Außerdem kann die Gate-Drain-Kapazität durch Ausschalten von elektrischen Feldstärkelinien von der Gate-Elektrode 6 zu der Drain-Elektrode 8 mit der Source-Feldplatte 15 reduziert werden. Eine Verbesserung der Verstärkung kann dadurch erzielt werden.
  • 12 ist eine schematische Darstellung, die Ig-Vg- und Id-Vg-Eigenschaften gemäß dem Vorhandensein/Nicht-Vorhandensein der Source-Feldplatte (SFP) zeigt. Diese Daten sind Abschnürungskurven, wenn die Drain-Spannung Vd 5 V ist. Die Ig-Vg- und Id-Vg-Eigenschaften werden als eine Folge des Vorsehens der Source-Feldplatte verbessert.
  • 13 ist eine Schnittansicht, die ein modifiziertes Beispiel der Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt. Dieses modifizierte Beispiel weist die Source-Feldplatte 15 zu der Anordnung gemäß der zweiten Ausführungsform hinzugefügt auf. Die vorstehend beschrieben Vorteile können auch in diesem Fall erhalten werden.
  • 14 bis 16 sind Draufsichten der Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung. Bezüglich 14 sind allgemein die gesamte Oberfläche des Source-Verdrahtungselements 9 und die Source-Feldplatte 15 miteinander verbunden. Bezüglich 15 sind ein Teil des Source-Verdrahtungselements 9 und die Source-Feldplatte 15 miteinander verbunden. Mindestens ein Teil des Source-Verdrahtungselements 9 kann auf solche Weise verbunden sein. Das Source-Verdrahtungselement 9 kann auch nach außen rundherum erweitert sein, sodass es mit der Source-Feldplatte 15 verbunden ist, wie in 16 gezeigt. Diese Muster weisen im Wesentlichen die gleiche Wirkung auf. Es kann deshalb jedes von dem gesamten Verbinden, dem teilweisen Verbinden und dem rundherum Verbinden als Verbindung zwischen der Source-Feldplatte 15 und der Source-Elektrode 7 verwendet werden.
  • Vierte Ausführungsform
  • 17 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Eine vierte isolierende Schicht 16 ist als eine feuchtigkeitsresistente Schicht gebildet, welche die Source-Feldplatte 15 bedeckt. Die vierte isolierende Schicht 16 ist ein Oxid oder ein Nitrid von einem aus Si, Al, Ti, Ta, W, Mo und Zr gewählten Element. In anderer Hinsicht ist der Aufbau der gleiche wie derjenige der in FIG. 11 gezeigten dritten Ausführungsform. Eine Reduzierung der Feuchtigkeitsresistenz aufgrund des Vorsehens der Source-Feldplatte 15 in dem in 11 gezeigten Aufbau kann dadurch verhindert werden.
  • 18 ist eine Schnittansicht, die ein modifiziertes Beispiel der Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt. Dieses modifizierte Beispiel weist die vierte isolierende Schicht 16 auf, die zu der Anordnung gemäß der in 13 gezeigten dritten Ausführungsform hinzugefügt ist, wobei die vierte isolierende Schicht 16 die Source-Feldplatte 15 bedeckt. Eine Reduzierung der Feuchtigkeitsresistenz aufgrund des Vorsehens der Source-Feldplatte 15 in der in 13 gezeigten Anordnung kann dadurch verhindert werden.
  • Fünfte Ausführungsform
  • 19 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung. In der fünften Ausführungsform ist eine fünfte isolierende Schicht 17 zwischen der ersten isolierenden Schicht 11 und der zweiten isolierenden Schicht 12 eingefügt. Teile der Gate-Elektrode 6 sind auf der ersten und fünften isolierenden Schicht 11 und 17 angeordnet, um eine zweistufige Gate-Feldplattenstruktur zu bilden. Die fünfte isolierende Schicht 17 ist ein Oxid oder ein Nitrid von einem aus Si, Al, Ti, Ta, W, Mo und Zr ausgewählten Element. In anderer Hinsicht ist der Aufbau der gleiche wie derjenige in der ersten Ausführungsform.
  • Das Einfügen der fünften isolierenden Schicht 17 ermöglicht ein Herstellen einer Gate-Feldplatte (GFP) in zwei Stufen. Aufgrund des Verwendens der zweistufigen GFP-Struktur wird der Effekt des Verringerns des elektrischen Feldes verbessert. Weiter wird mit der Verbesserung des Effekts der Verringerung des elektrischen Feldes der Gate-Leckstrom reduziert und die Hochtemperaturbetriebsfähigkeit wird verbessert.
  • Sowohl die einstufige als auch die zweistufige Struktur der GFP an der Gate-Elektrode 6 kann ausreichen, solange die zweite isolierende Schicht 12 die Gate-Elektrode 6 bedeckt. Eine Trapezform oder dergleichen ohne GFP kann alternativ ausreichen. Die Anordnung gemäß der vorliegenden Ausführungsform kann auf jede der zweiten, dritten und vierten Ausführungsformen angewendet werden.
  • Offenbar sind angesichts der vorstehenden Lehren viele Modifikationen und Variationen der vorliegenden Erfindung möglich. Es soll daher verstanden werden, dass innerhalb des Gültigkeitsumfangs der angehängten Ansprüche die Erfindung anders als ausdrücklich beschrieben ausgeführt werden kann.
  • Die gesamte Offenbarung der japanischen Patentanmeldung Nr. 2015-181634 , eingereicht am 15. September 2015, einschließlich Beschreibung, Ansprüchen, Zeichnungen und Zusammenfassung, auf der die Priorität der vorliegenden Anmeldung basiert, ist hierin durch Bezugnahme in ihrer Gesamtheit eingeschlossen.
  • Bezugszeichenliste
    • 1
    Substrat
    2
    Pufferschicht
    3
    Kanalschicht
    4
    Sperrschicht
    5
    2DEG-Schicht
    6
    Gate-Elektrode
    7
    Source-Elektrode
    8
    Drain-Elektrode
    9
    Source-Verdrahtungselement
    10
    Drain-Verdrahtungselement
    11
    erste isolierende Schicht
    12
    zweite isolierende Schicht
    13
    GaN-Cap-Schicht
    14
    dritte isolierende Schicht
    15
    Source-Feldplatte
    16
    vierte isolierende Schicht
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
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    • JP 2012-175089 A [0002]
    • JP 2015-181634 [0050]

Claims (13)

  1. Halbleitervorrichtung, aufweisend: ein Substrat (1); eine Nitrid-Halbleiterschicht (4) auf dem Substrat (1); eine Schottky-Elektrode (6) auf der Nitrid-Halbleiterschicht (4); eine erste isolierende Schicht (11) auf der Nitrid-Halbleiterschicht (4), die mindestens einen Teil einer Seitenoberfläche der Schottky-Elektrode (6) berührt, die einen Übergang zu der Nitrid-Halbleiterschicht (4) bildet und die aus SiN gebildet ist; und eine zweite isolierende Schicht (12), welche die Schottky-Elektrode (6) und die erste isolierende Schicht (11) bedeckt und aus AlO gebildet ist, dessen Atomlagen alternierend angeordnet sind.
  2. Halbleitervorrichtung gemäß Anspruch 1, weiter aufweisend eine Source-Elektrode (7) und eine Drain-Elektrode (8), die auf ohmsche Weise mit der Nitrid-Halbleiterschicht (4) verbunden sind, wobei die Schottky-Elektrode (6) eine Gate-Elektrode ist, die auf Schottky-Weise mit der Nitrid-Halbleiterschicht (4) verbunden ist, und die Halbleitervorrichtung ein Feldeffekttransistor ist.
  3. Halbleitervorrichtung gemäß Anspruch 1 oder 2, weiter aufweisend eine dritte isolierende Schicht (14), welche die zweite isolierende Schicht (12) bedeckt.
  4. Halbleitervorrichtung gemäß Anspruch 3, wobei die dritte isolierende Schicht (14) ein Oxid oder ein Nitrid von einem Element ausgewählt aus Si, Al, Ti, Ta, W, Mo und Zr ist.
  5. Halbleitervorrichtung gemäß Anspruch 2, weiter aufweisend eine Source-Feldplatte (15), die zwischen der Gate-Elektrode und der Drain-Elektrode (8) angeordnet und elektrisch mit der Source-Elektrode (7) verbunden ist.
  6. Halbleitervorrichtung gemäß Anspruch 5, wobei eines von einem gesamten Oberflächenverbinden, einem teilweisen Verbinden und einem Rundumverbinden als Verbindung zwischen der Source-Feldplatte (15) und der Source-Elektrode (7) verwendet wird.
  7. Halbleitervorrichtung gemäß Anspruch 5 oder 6, weiter aufweisend eine vierte isolierende Schicht (16), welche die Source-Feldplatte (15) bedeckt.
  8. Halbleitervorrichtung gemäß Anspruch 7, wobei die vierte isolierende Schicht (16) ein Oxid oder ein Nitrid eines Elements ausgewählt aus Si, Al, Ti, Ta, W, Mo und Zr ist.
  9. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 8, weiter aufweisend eine fünfte isolierende Schicht (17), die zwischen der ersten isolierenden Schicht (11) und der zweiten isolierenden Schicht (12) eingefügt ist, wobei ein Teil der Schottky-Elektrode (6) auf der ersten und fünften isolierenden Schicht (11, 17) angeordnet ist, sodass eine zweistufige Gate-Feldplatte gebildet wird.
  10. Halbleitervorrichtung gemäß Anspruch 9, wobei die fünfte isolierende Schicht (17) ein Oxid oder ein Nitrid von einem Element ausgewählt aus Si, Al, Ti, Ta, W, Mo und Zr ist.
  11. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 10, wobei die Schottky-Elektrode (6) eine Elektrode ist, die zwei oder mehr von Pt, Ti, Ni, Ta, Au und Al aufweist.
  12. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 11, wobei das Substrat (1) aus Si, SiC oder GaN gebildet ist.
  13. Verfahren zur Herstellung einer Halbleitervorrichtung, aufweisend: Bilden einer Nitrid-Halbleiterschicht (4) auf einem Substrat (1); Ausbilden einer Schottky-Elektrode (6) auf der Nitrid-Halbleiterschicht (4); Bilden einer ersten isolierenden Schicht (11) auf der Nitrid-Halbleiterschicht (4), wobei die erste isolierende Schicht (11) mindestens einen Teil einer Seitenoberfläche der Schottky-Elektrode (6) berührt, einen Übergang zu der Nitrid-Halbleiterschicht (4) bildet und aus SiN gebildet ist; und Bilden einer zweiten isolierenden Schicht (12), welche die Schottky-Elektrode (6) und die erste isolierende Schicht (11) bedeckt und durch Atomlagenabscheidung aus AlO gebildet ist.
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