CN112310045A - 半导体装置及其操作方法 - Google Patents

半导体装置及其操作方法 Download PDF

Info

Publication number
CN112310045A
CN112310045A CN201910680511.5A CN201910680511A CN112310045A CN 112310045 A CN112310045 A CN 112310045A CN 201910680511 A CN201910680511 A CN 201910680511A CN 112310045 A CN112310045 A CN 112310045A
Authority
CN
China
Prior art keywords
gate electrode
source
semiconductor device
disposed
sidewall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910680511.5A
Other languages
English (en)
Inventor
陈志谚
黄嘉庆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vanguard International Semiconductor Corp
Vanguard International Semiconductor America
Original Assignee
Vanguard International Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vanguard International Semiconductor Corp filed Critical Vanguard International Semiconductor Corp
Priority to CN201910680511.5A priority Critical patent/CN112310045A/zh
Publication of CN112310045A publication Critical patent/CN112310045A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体装置及其操作方法，装置包括一半导体层、一栅极电极、一第一介电层、一源极场板、一第二介电层、一源极电极、一第三介电层以及一漏极结构。栅极电极设置于半导体层上，且栅极电极具有一第一侧壁与一第二侧壁。第一侧壁与第二侧壁分别位于栅极电极的一第一侧与一第二侧。第一介电层设置于半导体层与栅极电极上。源极场板设置于半导体层与第一介电层上。源极场板自栅极电极的第一侧延伸至第二侧，且部分源极场板与第二侧壁对应设置。第二介电层设置于源极场板上。源极电极设置于第二介电层上且与源极场板电连接。第三介电层设置于源极电极上。漏极结构设置于栅极电极的第二侧。有效屏蔽电场减少电磁干扰，改善电荷捕捉问题。

Description

半导体装置及其操作方法
技术领域
本发明实施例系有关于一种半导体装置，且特别有关于一种用于高电子迁移率晶体管(high electron mobility transistors,HEMT)元件的半导体装置。
背景技术
在半导体工业中，III-V族化合物(例如，氮化镓(Gallium nitride,GaN)由于其特性常被用来形成各种集成电路元件，例如：高电子迁移率晶体管(HEMT)元件。高电子迁移率晶体管又称为异质结构场效晶体管(heterostructure FET,HFET)或调变掺杂场效晶体管(modulation-doped FET,MODFET)，其由具有不同能隙(energy gap)的半导体材料组成。在邻近不同半导体材料所形成的界面处会产生二维电子气(two dimensional electrongas,2DEG)层。由于二维电子气的高电子移动性，高电子迁移率晶体管可以具有高击穿电压、高电子迁移率与低输入电容等优点，因而适合用于高功率元件上。
然而，现有的高电子迁移率晶体管虽大致符合需求，但并非在每个方面皆令人满意，仍需进一步改良，以提升效能并具有更广泛的应用。
发明内容
本发明实施例包括一种半导体装置。半导体装置包括一半导体层、一栅极电极、一第一介电层、一源极场板、一第二介电层、一源极电极、一第三介电层以及一漏极结构。栅极电极设置于半导体层上，且栅极电极具有一第一侧壁与一第二侧壁。第一侧壁与第二侧壁分别位于栅极电极的一第一侧与一第二侧。第一介电层设置于半导体层与栅极电极上。源极场板设置于半导体层与第一介电层上。源极场板自栅极电极的第一侧延伸至第二侧，且部分源极场板与第二侧壁对应设置。第二介电层设置于源极场板上。源极电极设置于第二介电层上且与源极场板电连接。第三介电层设置于源极电极上。漏极结构设置于栅极电极的第二侧。
本发明实施例包括一种半导体装置。半导体装置包括一半导体层、一栅极电极、一第一介电层、一源极场板、一第二介电层、一源极电极、一第三介电层以及一漏极结构。栅极电极设置于半导体层上，且栅极电极具有一第一侧壁与一第二侧壁。第一侧壁与第二侧壁分别位于栅极电极的一第一侧与一第二侧。第一介电层设置于半导体层与栅极电极上。源极场板具有一第一本体部与一第一延伸部。第一本体部设置于栅极电极的第一侧，第一延伸部设置于第一介电层上并连接于第一本体部。第一延伸部自栅极电极的顶部延伸至第二侧，且部分第一延伸部与第二侧壁对应设置。第二介电层设置于源极场板上。源极电极设置于第二介电层上且与源极场板电连接。第三介电层设置于源极电极上。漏极结构设置于栅极电极的第二侧。
本发明实施例包括一种半导体装置的操作方法。半导体装置的操作方法包括当半导体装置于关闭状态时，对栅极电极施加0V或小于0V的电压。
本发明实施例的半导体装置中，源极场板、源极电极或源极接触件可分别具有延伸部，此些延伸部可延伸于栅极电极与漏极结构之间，可有效屏蔽电场减少电磁干扰(EMI)，并改善电荷捕捉的问题，进而改善半导体装置的效能。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，元件的尺寸可能经放大或缩小，以清楚地表现出本发明实施例的技术特征。
图1至图5是根据一些实施例绘示在制造半导体装置的各个阶段的剖面示意图。
附图标记：
100～半导体装置
101～半导体层
102～基底
102T～顶表面
104～缓冲层
106～通道层
108～阻障层
110～隔离结构
112～化合物半导体层
114～介电层
116～介电层
118～栅极电极
118a～第一侧壁
118b～第二侧壁
118-1～第一侧
118-2～第二侧
118N～法线方向
118T～最顶面
120～介电层
120a～通孔
120b～通孔
122～源极场板
122a～第一本体部
122b～第一延伸部
122B～最底面
122T～最顶面
124～导电层
126～介电层
128～源极电极
128a～第二本体部
128b～第二延伸部
128B～最底面
128T～最顶面
130～漏极电极
132～介电层
134～源极接触件
134a～第三本体部
134b～第三延伸部
134B～最底面
136～漏极接触件
138～保护层
138a、138b～开口
141～源极结构
143～漏极结构
具体实施方式
以下的发明内容提供许多不同的实施例或范例以实施本案的不同特征。以下的发明内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本发明实施例叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，亦可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与第二特征部件可能未直接接触的实施例。
应理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，部分的操作步骤可被取代或省略。
此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“在…上方”、“上方”、“较高的”及类似的用词，这些空间相关用词系为了便于描述图示中一个(些)元件或特征部件与另一个(些)元件或特征部件之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
在说明书中，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，或10％之内，或5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与此篇发明所属的技术人员所通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。
以下所发明的不同实施例可能重复使用相同的参考符号及/或标记。这些重复系为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
以下根据本发明的一些实施例，提出一种半导体装置，且特别适用于高电子迁移率晶体管(HEMT)元件。在一些实施例中，半导体装置的源极场板、源极电极或源极接触件可分别具有延伸部，此些延伸部可延伸于栅极电极与漏极结构之间，可有效屏蔽电场减少电磁干扰(electromagnetic interference,EMI)，并改善电荷捕捉(charge trapping)的问题。
图1至图5是根据一些实施例绘示在制造半导体装置100的各个阶段的剖面示意图。如图1所示，半导体装置100包含基底102。在一些实施例中，基底102可为整块的(bulk)半导体基底或包含由不同材料形成的复合基底，并且可以将基底102掺杂(例如使用p型或n型掺质)或不掺杂。在一些实施例中，基底102可包含半导体基底、玻璃基底或陶瓷基底，例如硅基底、硅锗基底、碳化硅、氮化铝基底、蓝宝石(Sapphire)基底或类似的材料其中之一或任意组合，但本发明实施例并非以此为限。在一些实施例中，基底102可包含绝缘体上覆半导体(semiconductor-on-insulator,SOI)基底，其系经由在绝缘层上设置半导体材料所形成。
如图1所示，可在基底102上方形成缓冲层104，以缓解基底102与缓冲层104之上的膜层之间的晶格差异，提升结晶品质。在一些实施例中，缓冲层104的材料可包含III-V族化合物半导体材料，例如III族氮化物。举例来说，缓冲层104的材料可包含氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、类似的材料其中之一或任意组合，但本发明实施例并非以此为限。在一些实施例中，缓冲层104可通过沉积制程所形成，例如化学汽相沉积、原子层沉积、分子束外延、液相外延、类似的制程其中之一或任意组合，但本发明实施例并非以此为限。
此外，虽然在图1绘示的实施例中，缓冲层104直接形成于基底102上，但在另一些实施例中，可以在形成缓冲层104之前，在基底102上形成成核层(未绘示)，以进一步缓解缓冲层104和基底102之间的晶格差异，提升结晶品质。在一些实施例中，成核层的材料可包含III-V族化合物半导体材料，例如III族氮化物。
如图1所示，在缓冲层104上方形成通道层106。在一些实施例中，通道层106的材料可包含一或多种III-V族化合物半导体材料，例如III族氮化物。在一些实施例中，通道层106的材料例如为氮化镓(GaN)、氮化铝镓(AlGaN)、氮化铟镓(InGaN)、氮化铟镓铝(InGaAlN)、类似的材料其中之一或任意组合。此外，可以将通道层106掺杂或不掺杂。在一些实施例中，通道层106可通过沉积制程所形成，例如化学汽相沉积、原子层沉积、分子束外延、液相外延、类似的制程其中之一或任意组合，但本发明实施例并非以此为限。
如图1所示，在通道层106上方形成阻障层108，以在通道层106和阻障层108之间的界面产生二维电子气(2-DEG)。阻障层108可通过沉积制程所形成，例如化学汽相沉积、原子层沉积、分子束外延、液相外延、类似的制程其中之一或任意组合，但本发明实施例并非以此为限。在一些实施例中，阻障层108的材料可包含III-V族化合物半导体材料，例如III族氮化物。举例来说，阻障层108可包含氮化铝(AlN)、氮化镓铝(AlGaN)、氮化铝铟(AlInN)、氮化铟镓铝(InGaAlN)、类似的材料其中之一或任意组合，但本发明实施例并非以此为限。阻障层108可包含单层或多层结构，且阻障层108可为掺杂或不掺杂的。为了简化的目的，可以将基底102、缓冲层104、通道层106和阻障层108统称为半导体层101。
如图1所示，设置隔离结构110。在一些实施例中，在半导体层101上设置遮罩层(未绘示)，接着使用前述遮罩层作为蚀刻遮罩进行蚀刻制程，以将半导体层101蚀刻出沟槽。举例而言，遮罩层可包含光阻，例如正型光阻(positive photoresist)或负型光阻(negativephotoresist)。在一些实施例中，遮罩层可包含硬遮罩，且可由氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、氮碳化硅(SiCN)、类似的材料其中之一或任意组合，但本发明实施例并非以此为限。遮罩层可为单层或多层结构。遮罩层的形成可包含沉积制程、光微影制程、其他适当的制程其中之一或任意组合，但本发明实施例并非以此为限。在一些实施例中，沉积制程包含旋转涂布(spin-on coating)、化学汽相沉积、原子层沉积、类似的制程其中之一或任意组合。举例来说，光微影制程可包含光阻涂布(例如旋转涂布)、软烘烤(soft baking)、光罩对准(mask aligning)、曝光(exposure)、曝光后烘烤(post-exposure baking,PEB)、显影(developing)、清洗(rinsing)、干燥(例如硬烘烤)、其他合适的制程其中之一或任意组合，但本发明实施例并非以此为限。
在一些实施例中，前述蚀刻制程可包含干式蚀刻制程、湿式蚀刻制程其中之一或任意组合。举例来说，干式蚀刻制程可包含反应性离子蚀刻(reactive ion etch,RIE)、感应耦合式电浆(inductively-coupled plasma,ICP)蚀刻、中子束蚀刻(neutral beametch,NBE)、电子回旋共振式(electron cyclotron resonance,ERC)蚀刻、类似的蚀刻制程其中之一或任意组合，但本发明实施例并非以此为限。举例来说，湿式蚀刻制程可以使用例如氢氟酸(hydrofluoric acid,HF)、氢氧化铵(ammonium hydroxide,NH4OH)或任何合适的蚀刻剂。
在一些实施例中，在沟槽中沉积绝缘材料以形成隔离结构110。在一些实施例中，绝缘材料的沉积可包含金属有机化学汽相沉积、原子层沉积、分子束外延、液相外延、类似的制程其中之一或任意组合，但本发明实施例并非以此为限。在一些实施例中，绝缘材料可包含例如氧化硅的氧化物、例如氮化硅的氮化物、类似的材料其中之一或任意组合，但本发明实施例并非以此为限。
如图1所示，可在阻障层108上方设置化合物半导体层112，以空乏栅极下方的二维电子气，达成半导体装置的常关(normally-off)状态。在一些实施例中，可通过沉积制程在阻障层108上方形成化合物半导体层112的材料。举例来说，沉积制程包含化学汽相沉积、原子层沉积、分子束外延、液相外延、类似的制程其中之一或任意组合，但本发明实施例并非以此为限。在一些实施例中，化合物半导体层112的材料包含n型或p型掺杂的氮化镓，并且可以使用掺质进行掺杂。
在一些实施例中，可进行图案化制程以根据预定设置栅极的位置调整化合物半导体层112的位置。在一些实施例中，图案化制程包含在沉积的材料层上形成遮罩层(未绘示)，接着蚀刻沉积的材料层未被遮罩层覆盖的部分，并且形成化合物半导体层112。遮罩层的材料、形成方式以及蚀刻制程的范例如前所述，故不再赘述。
如图1所示，可在阻障层108、隔离结构110和化合物半导体层112上顺应性地(conformally)形成介电层114。在一些实施例中，介电层114可包含任何合适的介电材料，例如氧化硅、氮化硅、氮氧化硅、低介电常数介电材料、氧化铝、氮化铝、类似的材料其中之一或任意组合，但本发明实施例并非以此为限。在一些实施例中，介电层114可通过沉积制程所形成，例如化学汽相沉积制程、原子层沉积制程、旋转涂布制程、类似的沉积制程其中之一或任意组合，但本发明实施例并非以此为限。
如图1所示，在介电层114上形成介电层116。在一些实施例中，介电层116的材料和形成方式可以选用如前所述介电层114的材料和形成方式，但本发明实施例并非以此为限。
接着，在一些实施例中，对介电层114和116进行图案化制程，以将介电层114和116蚀刻出开口。图案化制程的范例如前所述，故不再赘述。接着，在一些实施例中，在介电层116上和开口中形成栅极电极118。在一些实施例中，栅极电极118的材料可包含导电材料，例如金属、金属硅化物、类似的材料其中之一或任意组合，但本发明实施例并非以此为限。举例来说，金属可为金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、类似的材料、其中之一或任意组合或前述合金，但本发明实施例并非以此为限。在一些实施例中，栅极电极118可通过物理汽相沉积、化学汽相沉积、原子层沉积、蒸镀(evaporation)、溅镀(sputtering)、类似的制程其中之一或任意组合所形成，但本发明实施例并非以此为限。
接着，在一些实施例中，对栅极电极118进行图案化制程。图案化制程的范例如前所述，故不再赘述。根据一些实施例，如图1所示，栅极电极118设置于半导体层101上，且在图案化制程之后，栅极电极118可具有第一侧壁118a与第二侧壁118b，第一侧壁118a与第二侧壁118b分别位于栅极电极118的第一侧118-1与第二侧118-2。
如图2所示，在半导体层101与栅极电极118上形成介电层120。更详细而言，在介电层116和栅极电极118上形成介电层120。在一些实施例中，介电层120可以包含任何合适的介电材料，例如氧化硅、氮化硅、氮氧化硅、低介电常数介电材料、氧化铝、氮化铝、类似的材料其中之一或任意组合，但本发明实施例并非以此为限。在一些实施例中，介电层120可通过沉积制程所形成，例如化学汽相沉积制程、原子层沉积制程、旋转涂布制程、类似的沉积制程其中之一或任意组合，但本发明实施例并非以此为限。在本实施例中，可不对介电层120进行平坦化制程，使介电层120可顺应性地形成于栅极电极118上。
接着，在一些实施例中，对介电层120进行图案化制程以分别在栅极电极118的第一侧118-1和第二侧118-2形成通孔120a和通孔120b。图案化制程的范例如前所述，故不再赘述。
如图3所示，在半导体层101与介电层120上顺应性地形成源极场板122与导电层124。在一些实施例中，可通过沉积制程形成导电材料层，并蚀刻此导电材料层以同时形成源极场板122与导电层124，但本发明并非以此为限。在一些实施例中，源极场板122与导电层124也可通过不同的制程个别形成。导电材料、沉积制程和蚀刻制程的范例如前所述，故不再赘述。在一些实施例中，源极场板122与导电层124彼此分离，可降低源极场板122与导电层124之间短路的风险。在本实施例中，可不对源极场板122与导电层124进行平坦化制程，使源极场板122与导电层124可顺应性地形成于半导体层101与介电层120上。
在一些实施例中，源极场板122形成于通孔120a中，导电层124形成于通孔120b中，且源极场板122自栅极电极118的第一侧118-1延伸至第二侧118-2。如图3所示，部分源极场板122与栅极电极118的第二侧壁118b对应设置。换言之，部分源极场板122沿着第二侧壁118b的法线方向118N堆迭于栅极电极118的第二侧壁118b上。
更详细地说，源极场板122可具有第一本体部122a与第一延伸部122b，第一本体部122a设置于栅极电极118的第一侧118-1，第一延伸部122b设置于介电层120上并连接于第一本体部122a，第一延伸部122b自栅极电极118的顶部延伸至栅极电极118的第二侧118-2，且部分第一延伸部122b与栅极电极118的第二侧壁118b对应设置。换言之，部分第一延伸部122b沿着第二侧壁118b的法线方向118N堆迭于栅极电极118的第二侧壁118b上。
如图3所示，在一些实施例中，源极场板122与栅极电极118的第二侧壁118b对应设置的部分的最底面122B(即源极场板122的第一延伸部122b的最底面122B)可低于栅极电极118的最顶面118T；亦即，第一延伸部122b的最底面122B与基底102的顶表面102T的最短距离可小于栅极电极118的最顶面118T与基底102的顶表面102T的最短距离，但本发明实施例并非以此为限。基于前述的结构设计，当源极场板122的材料为金属组成，例如包含铝(Al)、铜(Cu)、铁(Fe)、镍铁合金(NiFe)、铍铜合金(BeCu)其中之一或任意组合时，源极场板122可有效屏蔽栅极电极118周围的电磁场，以减少电磁干扰(EMI)。
接着，在源极场板122、导电层124和介电层120上顺应性地形成介电层126。在一些实施例中，介电层126可通过沉积制程所形成，且介电层126的材料和形成方式可以选用如前所述介电层120的材料和形成方式。接着，在一些实施例中，可对介电层126进行图案化制程以再次形成通孔120a和通孔120b，其分别露出源极场板122和导电层124。图案化制程的范例如前所述，故不再赘述。在本实施例中，可不对介电层126进行平坦化制程，使介电层126可顺应性地形成于源极场板122、导电层124和介电层120上。
如图4所示，在介电层126上形成源极电极128和漏极电极130。在一些实施例中，可通过沉积制程在介电层126上形成导电材料层，并对此导电材料层进行图案化制程以形成源极电极128和漏极电极130。在一些实施例中，源极电极128和漏极电极130分别经由通孔120a和通孔120b与源极场板122和导电层124电连接。导电材料、沉积制程和图案化制程的范例如前所述，故不再赘述。在本实施例中，可不对源极电极128和漏极电极130进行平坦化制程，使源极电极128和漏极电极130可顺应性地形成于介电层126上。
在一些实施例中，源极电极128自栅极电极118的第一侧118-1延伸至第二侧118-2。如图4所示，部分源极电极128与栅极电极118的第二侧壁118b对应设置。换言之，部分源极电极128沿着第二侧壁118b的法线方向118N堆迭于栅极电极118的第二侧壁118b上。
更详细地说，源极电极128可具有第二本体部128a与第二延伸部128b，第二本体部128a设置于第一本体部122a上，第二延伸部128b连接于第二本体部128a并自栅极电极118的顶部延伸至栅极电极118的第二侧118-2，且部分第二延伸部128b与栅极电极118的第二侧壁118b对应设置。换言之，部分第二延伸部128b沿着第二侧壁118b的法线方向118N堆迭于栅极电极118的第二侧壁118b上。
如图4所示，在一些实施例中，源极电极128与栅极电极118的第二侧壁118b对应设置的部分的最底面128B(即源极电极128的第二延伸部128b的最底面128B)可低于源极场板122的最顶面122T；亦即，第二延伸部128b的最底面128B与基底102的顶表面102T的最短距离可小于源极场板122的最顶面122T与基底102的顶表面102T的最短距离，但本发明实施例并非以此为限。基于前述的结构设计，当源极电极128的材料为金属组成，例如包含铝(Al)、铜(Cu)、铁(Fe)、镍铁合金(NiFe)、铍铜合金(BeCu)其中之一或任意组合时，源极电极128可有效屏蔽栅极电极118周围的电磁场，以减少电磁干扰(EMI)。
如图4所示，在一些实施例中，源极电极128与栅极电极118的第二侧壁118b对应设置的部分的最底面128B(即源极电极128的第二延伸部128b的最底面128B)可低于栅极电极118的最顶面118T；亦即，第二延伸部128b的最底面128B与基底102的顶表面102T的最短距离可小于栅极电极118的最顶面118T与基底102的顶表面102T的最短距离，但本发明实施例并非以此为限。基于前述的结构设计，当源极电极128的材料为金属组成，例如包含铝(Al)、铜(Cu)、铁(Fe)、镍铁合金(NiFe)、铍铜合金(BeCu)其中之一或任意组合时，源极电极128可有效屏蔽栅极电极118周围的电磁场，以减少电磁干扰(EMI)。
接着，在源极电极128、漏极电极130和介电层126上顺应性地形成介电层132。在一些实施例中，介电层132可通过沉积制程所形成，且介电层132的材料和形成方式可以选用如前所述介电层120或介电层126的材料和形成方式。接着，在一些实施例中，可对介电层132进行图案化制程以露出源极电极128和漏极电极130。图案化制程的范例如前所述，故不再赘述。在本实施例中，可不对介电层132进行平坦化制程，使介电层132可顺应性地形成于源极电极128、漏极电极130和介电层126上。
如图5所示，在介电层132上形成源极接触件134和漏极接触件136，以形成半导体装置100。在一些实施例中，可通过沉积制程在介电层132上形成导电材料层，并对此导电材料层进行图案化制程以形成源极接触件134和漏极接触件136。在一些实施例中，源极接触件134和漏极接触件136分别与源极电极128和漏极电极130电连接。导电材料、沉积制程和图案化制程的范例如前所述，故不再赘述。为了简化的目的，可以将源极场板122、源极电极128和源极接触件134统称为源极结构141，并且可以将导电层124、漏极电极130和漏极接触件136统称为漏极结构143。
在一些实施例中，漏极结构143设置于栅极电极118的第二侧118-2(未标示于图5中)。在一些实施例中，导电层124设置于介电层120与半导体层101上，漏极电极130设置于导电层124上并电连接于导电层124，漏极接触件136设置于漏极电极130上并电连接于漏极电极130，但本发明实施例并非以此为限。
在一些实施例中，源极接触件134自栅极电极118的第一侧118-1延伸至第二侧118-2。如图5所示，部分源极接触件134与栅极电极118的第二侧壁118b对应设置。换言之，部分源极接触件134沿着第二侧壁118b的法线方向(未标示于图5中)堆迭于栅极电极118的第二侧壁118b上。
更详细地说，源极接触件134可具有第三本体部134a与第三延伸部134b，第三本体部134a设置于第二本体部128a上，第三延伸部134b连接于第三本体部134a并自栅极电极118的顶部延伸至栅极电极118的第二侧118-2，且部分第三延伸部134b与栅极电极118的第二侧壁118b对应设置。换言之，部分第三延伸部134b沿着第二侧壁118b的法线方向堆迭于栅极电极118的第二侧壁118b上。
如图5所示，在一些实施例中，源极接触件134与栅极电极118的第二侧壁118b对应设置的部分的最底面134B(即源极接触件134的第三延伸部134b的最底面134B)可低于源极电极128的最顶面128T；亦即，第三延伸部134b的最底面134B与基底102的顶表面102T的最短距离可小于源极电极128的最顶面128T与基底102的顶表面102T的最短距离，但本发明实施例并非以此为限。基于前述的结构设计，当源极接触件134的材料为金属组成，例如包含铝(Al)、铜(Cu)、铁(Fe)、镍铁合金(NiFe)、铍铜合金(BeCu)其中之一或任意组合时，源极接触件134可有效屏蔽栅极电极118周围的电磁场，以减少电磁干扰(EMI)。
如图5所示，在一些实施例中，源极接触件134与栅极电极118的第二侧壁118b对应设置的部分的最底面134B(即源极接触件134的第三延伸部134b的最底面134B)可低于源极场板122的最顶面122T；亦即，第三延伸部134b的最底面134B与基底102的顶表面102T的最短距离可小于源极场板122的最顶面122T与基底102的顶表面102T的最短距离，但本发明实施例并非以此为限。基于前述的结构设计，当源极接触件134的材料为金属组成，例如包含铝(Al)、铜(Cu)、铁(Fe)、镍铁合金(NiFe)、铍铜合金(BeCu)其中之一或任意组合时，源极接触件134可有效屏蔽栅极电极118周围的电磁场，以减少电磁干扰(EMI)。
在一些实施例中，源极接触件134与栅极电极118的第二侧壁118b对应设置的部分的最底面134B(即源极接触件134的第三延伸部134b的最底面134B)可低于栅极电极118的最顶面118T；亦即，第三延伸部134b的最底面134B与基底102的顶表面102T的最短距离可小于栅极电极118的最顶面118T与基底102的顶表面102T的最短距离，但本发明实施例并非以此为限。基于前述的结构设计，当源极接触件134的材料为金属组成，例如包含铝(Al)、铜(Cu)、铁(Fe)、镍铁合金(NiFe)、铍铜合金(BeCu)其中之一或任意组合时，源极接触件134可有效屏蔽栅极电极118周围的电磁场，以减少电磁干扰(EMI)。
接着，在一些实施例中，在源极接触件134和漏极接触件136上形成保护层138，保护层138可例如用以阻挡水气。在一些实施例中，保护层138可包含任何合适的介电材料，例如氧化硅、氮化硅、氮氧化硅、低介电常数介电材料、氧化铝、氮化铝、类似的材料其中之一或任意组合，但本发明实施例并非以此为限。在一些实施例中，保护层138可通过沉积制程所形成，例如化学汽相沉积制程、原子层沉积制程、旋转涂布制程、类似的沉积制程其中之一或任意组合，但本发明实施例并非以此为限。接着，在一些实施例中，对保护层138进行图案化制程以形成开口138a和开口138b，开口138a和开口138b可分别露出源极接触件134和漏极接触件136。
应注意的是，在一些实施例中，半导体装置100可不包含源极接触件134、漏极接触件136及保护层138，可视实际需求而定。
依据本发明的实施例，在关闭状态(off state)时，半导体装置100(例如，高电子迁移率晶体管)可能会产生漏电流，而漏电流在流经界面时可能会被界面捕捉(trap)。由于源极场板122自栅极电极118的第一侧118-1延伸至第二侧118-2且部分源极场板122与栅极电极118的第二侧壁118b对应设置，当半导体装置100于关闭状态时可对栅极电极118施加0V或小于0V的电压，例如施加与开启状态(on state)时相反的电压(例如：-3V～-20V)，使电场产生位移(例如，朝向漏极结构143产生位移)，但本发明实施例并非以此为限。举例来说，当半导体装置100于开启状态时对栅极电极118施加+6V的电压，则于关闭状态时可对栅极电极118施加-6V的电压。因此，被界面捕捉(trap)而累积的电荷可能通过源极场板122或漏极结构143而导出，有效改善电荷捕捉的问题，改善半导体装置100的效能。
类似地，由于源极电极128(或源极接触件134)自栅极电极118的第一侧118-1延伸至第二侧118-2且部分源极电极128(或部分源极接触件134)与栅极电极118的第二侧壁118b对应设置，当半导体装置100于关闭状态时可对栅极电极118施加0V或小于0V的电压，例如对栅极电极118施加与开启状态时相反的电压，使电场产生位移(例如，朝向漏极结构143产生位移)。因此，被界面捕捉而累积的电荷可能通过源极电极128(或源极接触件134)或漏极结构143而导出，有效改善电荷捕捉的问题，改善半导体装置100的效能。
再者，根据本发明实施例，如图3至图5所示，源极场板122、源极电极128或源极接触件134可自栅极电极118的第一侧118-1延伸至第二侧118-2，且部分源极场板122、部分源极电极128或部分源极接触件134可与栅极电极118的第二侧壁118b对应设置，能有效屏蔽电场对栅极电极118所造成的影响，即可有效减少电磁干扰(EMI)。
综合上述，在本发明实施例的半导体装置中，源极场板、源极电极或源极接触件可分别具有延伸部，此些延伸部可延伸于栅极电极与漏极结构之间，可有效屏蔽电场减少电磁干扰(EMI)，并改善电荷捕捉的问题，进而改善半导体装置的效能。
前述内文概述了许多实施例的特征部件，使本技术领域中技术人员可以从各个方面更佳地了解本发明实施例。本技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改，因此本发明的保护范围当视前附的申请专利范围所界定的为准。另外，虽然本发明已以数个较佳实施例发明如上，然其并非用以限定本发明，且并非所有优点都已于此详加说明。
本发明的每一请求项可为个别的实施例，且本发明的范围包括本发明的每一请求项及每一实施例彼此的结合。

Claims (20)

1.一种半导体装置，其特征在于，包括：
一半导体层；
一栅极电极，设置于该半导体层上，且该栅极电极具有一第一侧壁与一第二侧壁，该第一侧壁与该第二侧壁分别位于该栅极电极的一第一侧与一第二侧；
一第一介电层，设置于该半导体层与该栅极电极上；
一源极场板，设置于该半导体层与该第一介电层上，该源极场板自该栅极电极的该第一侧延伸至该第二侧，且部分该源极场板与该第二侧壁对应设置；
一第二介电层，设置于该源极场板上；
一源极电极，设置于该第二介电层上且与该源极场板电连接；
一第三介电层，设置于该源极电极上；以及
一漏极结构，设置于该栅极电极的该第二侧。
2.如权利要求1所述的半导体装置，其特征在于，该源极场板与该第二侧壁对应设置的部分的最底面低于该栅极电极的最顶面。
3.如权利要求1所述的半导体装置，其特征在于，该源极电极自该栅极电极的该第一侧延伸至该第二侧，且部分该源极电极与该第二侧壁对应设置。
4.如权利要求3所述的半导体装置，其特征在于，该源极电极与该第二侧壁对应设置的部分的最底面低于该源极场板的最顶面。
5.如权利要求3所述的半导体装置，其特征在于，该源极电极与该第二侧壁对应设置的部分的最底面低于该栅极电极的最顶面。
6.如权利要求1所述的半导体装置，其特征在于，更包括：
一源极接触件，设置于该第三介电层上且与该源极电极电连接。
7.如权利要求6所述的半导体装置，其特征在于，该源极接触件自该栅极电极的该第一侧延伸至该第二侧，且部分该源极接触件与该第二侧壁对应设置。
8.如权利要求7所述的半导体装置，其特征在于，该源极接触件与该第二侧壁对应设置的部分的最底面低于该源极电极的最顶面。
9.如权利要求6所述的半导体装置，其特征在于，该源极场板、该源极电极、该源极接触件的材料包含铝、铜、铁、镍铁合金、铍铜合金其中之一或任意组合。
10.一种半导体装置，其特征在于，包括：
一半导体层；
一栅极电极，设置于该半导体层上，且该栅极电极具有一第一侧壁与一第二侧壁，该第一侧壁与该第二侧壁分别位于该栅极电极的一第一侧与一第二侧；
一第一介电层，设置于该半导体层与该栅极电极上；
一源极场板，具有一第一本体部与一第一延伸部，该第一本体部设置于该栅极电极的该第一侧，该第一延伸部设置于该第一介电层上并连接于该第一本体部，该第一延伸部自该栅极电极的顶部延伸至该第二侧，且部分该第一延伸部与该第二侧壁对应设置；
一第二介电层，设置于该源极场板上；
一源极电极，设置于该第二介电层上且与该源极场板电连接；
一第三介电层，设置于该源极电极上；以及
一漏极结构，设置于该栅极电极的该第二侧。
11.如权利要求10所述的半导体装置，其特征在于，该第一延伸部的最底面低于该栅极电极的最顶面。
12.如权利要求10所述的半导体装置，其特征在于，该源极电极具有一第二本体部与一第二延伸部，该第二本体部设置于该第一本体部上，该第二延伸部连接于该第二本体部并自该栅极电极的顶部延伸至该第二侧，且部分该第二延伸部与该第二侧壁对应设置。
13.如权利要求12所述的半导体装置，其特征在于，该第二延伸部的最底面低于该第一延伸部的最顶面。
14.如权利要求12所述的半导体装置，其特征在于，该第二延伸部的最底面低于该栅极电极的最顶面。
15.如权利要求12所述的半导体装置，其特征在于，更包括：
一源极接触件，设置于该第三介电层上且与该源极电极电连接。
16.如权利要求15所述的半导体装置，其特征在于，该源极接触件具有一第三本体部与一第三延伸部，该第三本体部设置于该第二本体部上，该第三延伸部连接于该第三本体部并自该栅极电极的顶部延伸至该第二侧，且部分该第三延伸部与该第二侧壁对应设置。
17.如权利要求16所述的半导体装置，其特征在于，该第三延伸部的最底面低于该第二延伸部的最顶面。
18.如权利要求15所述的半导体装置，其特征在于，该源极场板、该源极电极、该源极接触件的材料包含铝、铜、铁、镍铁合金、铍铜合金其中之一或任意组合。
19.一种如权利要求1～18中任一项所述的半导体装置的操作方法，其特征在于，包括：
当该半导体装置于关闭状态时，对该栅极电极施加0V或小于0V的电压。
20.如权利要求19所述的半导体装置的操作方法，其中当该半导体装置于关闭状态时，对该栅极电极施加与该半导体装置于开启状态时相反的电压。
CN201910680511.5A 2019-07-26 2019-07-26 半导体装置及其操作方法 Pending CN112310045A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910680511.5A CN112310045A (zh) 2019-07-26 2019-07-26 半导体装置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910680511.5A CN112310045A (zh) 2019-07-26 2019-07-26 半导体装置及其操作方法

Publications (1)

Publication Number Publication Date
CN112310045A true CN112310045A (zh) 2021-02-02

Family

ID=74329149

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910680511.5A Pending CN112310045A (zh) 2019-07-26 2019-07-26 半导体装置及其操作方法

Country Status (1)

Country Link
CN (1) CN112310045A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521793A (ja) * 1991-07-09 1993-01-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
CN104253599A (zh) * 2013-06-25 2014-12-31 株式会社东芝 半导体装置
CN106531791A (zh) * 2015-09-15 2017-03-22 三菱电机株式会社 半导体装置及其制造方法
CN107104102A (zh) * 2016-02-23 2017-08-29 美国亚德诺半导体公司 化合物半导体电路应用中的瞬态过应力保护的装置和方法
CN111987155A (zh) * 2019-05-23 2020-11-24 世界先进积体电路股份有限公司 高电子迁移率晶体管装置及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521793A (ja) * 1991-07-09 1993-01-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
CN104253599A (zh) * 2013-06-25 2014-12-31 株式会社东芝 半导体装置
CN106531791A (zh) * 2015-09-15 2017-03-22 三菱电机株式会社 半导体装置及其制造方法
CN107104102A (zh) * 2016-02-23 2017-08-29 美国亚德诺半导体公司 化合物半导体电路应用中的瞬态过应力保护的装置和方法
CN111987155A (zh) * 2019-05-23 2020-11-24 世界先进积体电路股份有限公司 高电子迁移率晶体管装置及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
荒木庸夫: "《电子设备的屏蔽设计——干扰的产生及其克服办法》", 30 June 1975, 国防工业出版社, pages: 103 - 106 *

Similar Documents

Publication Publication Date Title
US11398546B2 (en) Semiconductor devices and methods for fabricating the same
CN106992209B (zh) 半导体器件及其制造方法
US10964788B1 (en) Semiconductor device and operating method thereof
CN111199883B (zh) 具有经调整的栅极-源极距离的hemt晶体管及其制造方法
WO2012017390A1 (en) High electron mobility transistors with field plate electrode
US20130189817A1 (en) Manufacturing of scalable gate length high electron mobility transistors
TWI543368B (zh) 氮化鎵裝置及積體電路中之隔離結構
CN110071173B (zh) 半导体装置及其制造方法
CN111509041A (zh) 半导体器件及其制造方法
CN111312808B (zh) 半导体装置及其制造方法
US10573734B1 (en) High electron mobility transistor and method for forming the same
CN110690275B (zh) 半导体装置及其制造方法
US11742397B2 (en) Semiconductor device and manufacturing method thereof
US11569224B2 (en) Semiconductor device and operation circuit
CN109585543B (zh) 半导体器件及形成该半导体器件的处理
US11127846B2 (en) High electron mobility transistor devices and methods for forming the same
TWI726316B (zh) 高電子遷移率電晶體裝置及其製造方法
CN105308721B (zh) 在氮化镓器件和集成电路中制备自对准隔离的方法
TWI719538B (zh) 半導體裝置及其操作方法
CN111048411A (zh) 半导体装置的制造方法
CN112310045A (zh) 半导体装置及其操作方法
CN111987155A (zh) 高电子迁移率晶体管装置及其制造方法
CN112753105B (zh) 半导体器件结构及其制造方法
CN117981087A (zh) 降低漏电流的氮化镓半导体装置及其制造方法
CN111987141A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination