JPH0521793A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0521793A JPH0521793A JP3197206A JP19720691A JPH0521793A JP H0521793 A JPH0521793 A JP H0521793A JP 3197206 A JP3197206 A JP 3197206A JP 19720691 A JP19720691 A JP 19720691A JP H0521793 A JPH0521793 A JP H0521793A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】 ＭＯＳＦＥＴにおいて、ゲート酸化膜の絶縁
破壊を防止するとともにソース電極フィールドプレート
部とドレイン電極がショートすることを防止し、高耐圧
安定化，高歩留化，高信頼化を目的とする。 【構成】 ソース電極フィールドプレート部を多結晶シ
リコンで構成し、表面を酸化することで、ドレイン電極
とのショートの防止に用いる。また、この多結晶シリコ
ン酸化膜をコンタクトホール形成の際のエッチングマス
クとして用いることにより、安定した寸法でコンタクト
ホールを得られる。
破壊を防止するとともにソース電極フィールドプレート
部とドレイン電極がショートすることを防止し、高耐圧
安定化，高歩留化，高信頼化を目的とする。 【構成】 ソース電極フィールドプレート部を多結晶シ
リコンで構成し、表面を酸化することで、ドレイン電極
とのショートの防止に用いる。また、この多結晶シリコ
ン酸化膜をコンタクトホール形成の際のエッチングマス
クとして用いることにより、安定した寸法でコンタクト
ホールを得られる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
にＭＯＳＦＥＴの高耐圧化，高歩留化に関するものであ
る。
にＭＯＳＦＥＴの高耐圧化，高歩留化に関するものであ
る。
【０００２】
【従来の技術】図７，図８，図９，図１０は従来の高耐
圧Ｎ型横型ＭＯＳＦＥＴの断面構造を製造工程順に示し
た図である。図７はゲート配線形成後、セルフアライン
注入，層間膜形成後の断面図であり、図において、１は
Ｐ++型半導体基板、２はＰ型エピタキシャル層、４はゲ
ート酸化膜、５はポリシリコン等で形成されたゲート電
極、３はゲート電極５を注入マスクとしてＮ型不純物を
Ｐ型エピタキシャル層２に注入したＮ型拡散層、６はゲ
ート電極を覆うように形成された層間膜である。図８は
図７の状態より、層間膜６のオーミックコンタクト部を
穿孔し、Ｎ型不純物を注入した後の断面図であり、図に
おいて、１，２，３，４，５，６は図７と同様であり、
１２は層間膜６のオーミックコンタクト部よりＮ型不純
物を注入して形成したＮ+ 拡散層である。図９は図８の
状態より、ソース，ドレイン電極を形成した後の断面図
であり、図において、１，２，３，４，５，６，１２は
図８と同様であり、１３ａは第１ドレイン電極、１４ａ
はゲート電極５，ドレイン側Ｎ拡散層３を層間膜６を隔
てて覆うようにしたフィールドプレートと呼ばれる張り
出し部を持った第１ソース電極である。図１０はボンデ
ィングパッド配置，電流容量向上等の目的により、層間
膜形成および写真製版加工後、２層目のソース，ドレイ
ン電極を形成した状態の断面図であり、図において、
１，２，３，４，５，６，１２，１３ａ，１４ａは図９
と同様であり、１５は第１ドレイン電極１３ａ，第１ソ
ース電極１４ａ及び被加工主面を覆い、１層目，２層目
のドレイン，ソース電極のコンタクトホールを穿孔した
層間膜、１３ｂは第２ドレイン電極、１４ｂは第２ソー
ス電極である。
圧Ｎ型横型ＭＯＳＦＥＴの断面構造を製造工程順に示し
た図である。図７はゲート配線形成後、セルフアライン
注入，層間膜形成後の断面図であり、図において、１は
Ｐ++型半導体基板、２はＰ型エピタキシャル層、４はゲ
ート酸化膜、５はポリシリコン等で形成されたゲート電
極、３はゲート電極５を注入マスクとしてＮ型不純物を
Ｐ型エピタキシャル層２に注入したＮ型拡散層、６はゲ
ート電極を覆うように形成された層間膜である。図８は
図７の状態より、層間膜６のオーミックコンタクト部を
穿孔し、Ｎ型不純物を注入した後の断面図であり、図に
おいて、１，２，３，４，５，６は図７と同様であり、
１２は層間膜６のオーミックコンタクト部よりＮ型不純
物を注入して形成したＮ+ 拡散層である。図９は図８の
状態より、ソース，ドレイン電極を形成した後の断面図
であり、図において、１，２，３，４，５，６，１２は
図８と同様であり、１３ａは第１ドレイン電極、１４ａ
はゲート電極５，ドレイン側Ｎ拡散層３を層間膜６を隔
てて覆うようにしたフィールドプレートと呼ばれる張り
出し部を持った第１ソース電極である。図１０はボンデ
ィングパッド配置，電流容量向上等の目的により、層間
膜形成および写真製版加工後、２層目のソース，ドレイ
ン電極を形成した状態の断面図であり、図において、
１，２，３，４，５，６，１２，１３ａ，１４ａは図９
と同様であり、１５は第１ドレイン電極１３ａ，第１ソ
ース電極１４ａ及び被加工主面を覆い、１層目，２層目
のドレイン，ソース電極のコンタクトホールを穿孔した
層間膜、１３ｂは第２ドレイン電極、１４ｂは第２ソー
ス電極である。
【０００３】次に従来の横型ＭＯＳＦＥＴの構造と動作
について説明する（図７以前の工程は省略する）。図７
においてＰ型エピタキシャル層２上に熱酸化等の方法に
てゲート酸化膜４を形成する。その上面にポリシリコン
膜を形成し、ゲート電極５が残るように写真製版加工す
る。さらに、前記ゲート電極５を注入マスクとしてＮ型
不純物を注入し、アニールすることでＮ型拡散層３を形
成する。次に、その上面にＣＶＤ法によって、リンを含
んだＳｉＯ2 系層間膜６を形成する。図８では図７に続
いて、ソース電極，ドレイン電極のオーミックコンタク
トを得るために、層間膜６にドライエッチング等の方法
を用いてコンタクトホールを形成する（図中、ソース電
極側をＳ，ドレイン電極側をＤで表示する）。さらに、
上記コンタクトホール部に前述Ｎ型拡散層３より高濃度
のＮ型不純物を注入し、アニールすることで、Ｎ+ 型拡
散層１２を形成する。
について説明する（図７以前の工程は省略する）。図７
においてＰ型エピタキシャル層２上に熱酸化等の方法に
てゲート酸化膜４を形成する。その上面にポリシリコン
膜を形成し、ゲート電極５が残るように写真製版加工す
る。さらに、前記ゲート電極５を注入マスクとしてＮ型
不純物を注入し、アニールすることでＮ型拡散層３を形
成する。次に、その上面にＣＶＤ法によって、リンを含
んだＳｉＯ2 系層間膜６を形成する。図８では図７に続
いて、ソース電極，ドレイン電極のオーミックコンタク
トを得るために、層間膜６にドライエッチング等の方法
を用いてコンタクトホールを形成する（図中、ソース電
極側をＳ，ドレイン電極側をＤで表示する）。さらに、
上記コンタクトホール部に前述Ｎ型拡散層３より高濃度
のＮ型不純物を注入し、アニールすることで、Ｎ+ 型拡
散層１２を形成する。
【０００４】図９では図８に続いて、被加工面上面にＡ
ｌ系薄膜をスパッタ法もしくは蒸着法にて形成し、写真
製版加工することで、第１ドレイン電極１３ａ，第１ソ
ース電極１４ａを形成する。第１ソース電極１４ａはゲ
ート電極５，ドレイン側Ｎ型拡散層３を層間膜６を介し
て覆うように加工する。これはフィールドプレート構造
と呼ばれている。通常、第１ソース電極１４ａは０電位
に接地されているので、フィールドプレート部も０電位
を保っている。ここで、第１ドレイン電極１３ａに正電
位を印加し、ゲート電極５にも正電位を印加して本横型
ＭＯＳＦＥＴを動作させた際、このフィールドプレート
部によって、ゲート電極５のドレイン端直下のゲート酸
化膜４のホットエレクトロンによる絶縁破壊が防止で
き、ドレイン側Ｎ型拡散層３のゲート電極５側端部の電
界集中が緩和されることで、降伏電圧の向上を図ること
が可能となる。第１ドレイン電極１３ａ，第１ソース電
極１４ａ加工後はシンター処理にて、上記電極材料とＮ
+ 拡散層１２のオーミックコンタクトを確保する。
ｌ系薄膜をスパッタ法もしくは蒸着法にて形成し、写真
製版加工することで、第１ドレイン電極１３ａ，第１ソ
ース電極１４ａを形成する。第１ソース電極１４ａはゲ
ート電極５，ドレイン側Ｎ型拡散層３を層間膜６を介し
て覆うように加工する。これはフィールドプレート構造
と呼ばれている。通常、第１ソース電極１４ａは０電位
に接地されているので、フィールドプレート部も０電位
を保っている。ここで、第１ドレイン電極１３ａに正電
位を印加し、ゲート電極５にも正電位を印加して本横型
ＭＯＳＦＥＴを動作させた際、このフィールドプレート
部によって、ゲート電極５のドレイン端直下のゲート酸
化膜４のホットエレクトロンによる絶縁破壊が防止で
き、ドレイン側Ｎ型拡散層３のゲート電極５側端部の電
界集中が緩和されることで、降伏電圧の向上を図ること
が可能となる。第１ドレイン電極１３ａ，第１ソース電
極１４ａ加工後はシンター処理にて、上記電極材料とＮ
+ 拡散層１２のオーミックコンタクトを確保する。
【０００５】さらに、図１０では図９に続いてプラズマ
ＣＶＤ法等により、被加工面全面にＳｉＯ2 系もしくは
ＳｉＮ系の層間膜１５を形成する。この層間膜１５の第
１ドレイン電極１３ａ，第１ソース電極１４ａと後の第
２ドレイン電極１３ｂ，第２ソース電極１４ａとのオー
ミックコンタクトを得るためのコンタクトホールをドラ
イエッチング法等にて形成し、さらに、その上面にＡｌ
系薄膜をスパッタ法、又は蒸着法にて形成し、第２ドレ
イン電極１３ｂ，第２ソース電極１４ｂの加工パターン
を形成する。これは電流容量の確保，ボンディングパッ
ド配置により第１配線電極と第２配線電極交差の必要性
のため行うものである。
ＣＶＤ法等により、被加工面全面にＳｉＯ2 系もしくは
ＳｉＮ系の層間膜１５を形成する。この層間膜１５の第
１ドレイン電極１３ａ，第１ソース電極１４ａと後の第
２ドレイン電極１３ｂ，第２ソース電極１４ａとのオー
ミックコンタクトを得るためのコンタクトホールをドラ
イエッチング法等にて形成し、さらに、その上面にＡｌ
系薄膜をスパッタ法、又は蒸着法にて形成し、第２ドレ
イン電極１３ｂ，第２ソース電極１４ｂの加工パターン
を形成する。これは電流容量の確保，ボンディングパッ
ド配置により第１配線電極と第２配線電極交差の必要性
のため行うものである。
【０００６】
【発明が解決しようとする課題】従来の横型ＭＯＳＦＥ
Ｔは以上のように構成されているので、ソース電極フィ
ールドプレート部とドレイン電極の間隔が狭くなり（１
μｍ程度）、加工が困難となり、配線がショートしやす
くなり、また後の層間膜形成時にカバレージ不良やボイ
ド発生を生じる等の問題点があった。
Ｔは以上のように構成されているので、ソース電極フィ
ールドプレート部とドレイン電極の間隔が狭くなり（１
μｍ程度）、加工が困難となり、配線がショートしやす
くなり、また後の層間膜形成時にカバレージ不良やボイ
ド発生を生じる等の問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、ソース電極フィールドプレート
部とドレイン電極のショートの防止、歩留および信頼性
の向上を図り、安定な高耐圧横型ＭＯＳＦＥＴを得るこ
とを目的とする。
ためになされたもので、ソース電極フィールドプレート
部とドレイン電極のショートの防止、歩留および信頼性
の向上を図り、安定な高耐圧横型ＭＯＳＦＥＴを得るこ
とを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置は、ソース電極を多結晶シリコンのフィールドプレー
ト構造とし、さらに前記多結晶シリコンフィールドプレ
ート電極の表面を酸化することによりドレイン電極との
絶縁膜およびソース側コンタクトホール形成の際のエッ
チングマスクとして用いるものである。
置は、ソース電極を多結晶シリコンのフィールドプレー
ト構造とし、さらに前記多結晶シリコンフィールドプレ
ート電極の表面を酸化することによりドレイン電極との
絶縁膜およびソース側コンタクトホール形成の際のエッ
チングマスクとして用いるものである。
【０００９】
【作用】この発明における半導体装置は、多結晶シリコ
ンフィールドプレートソース電極により、ゲート酸化膜
の絶縁破壊を防止，ドレイン側Ｎ型拡散層およびゲート
電極直下部における電界集中の緩和が達成でき、また、
前記フィールドプレートソース電極の表面を酸化したこ
とにより、ドレイン電極とのショートが防止でき、さら
に前記フィールドプレート電極をコンタクトホール形成
の際のエッチングマスクとして下部層間膜をエッチング
することにより、コンタクト位置決めを可能とし、マス
ク合わせ回数が増加するに従って増加してくるマスク合
わせ重ねズレを低減できる。
ンフィールドプレートソース電極により、ゲート酸化膜
の絶縁破壊を防止，ドレイン側Ｎ型拡散層およびゲート
電極直下部における電界集中の緩和が達成でき、また、
前記フィールドプレートソース電極の表面を酸化したこ
とにより、ドレイン電極とのショートが防止でき、さら
に前記フィールドプレート電極をコンタクトホール形成
の際のエッチングマスクとして下部層間膜をエッチング
することにより、コンタクト位置決めを可能とし、マス
ク合わせ回数が増加するに従って増加してくるマスク合
わせ重ねズレを低減できる。
【００１０】
【実施例】以下、この発明の一実施例を図について説明
する。図１，２，３，４，５，６はこの発明の一実施例
におけるＮ型横型ＭＯＳＦＥＴの製造工程の一部を順に
断面図によって示したものである。図１はゲート電極を
形成し、そのゲート電極を注入マスクとしてＮ型不純物
を注入しアニールした後、層間膜を形成し、その上にリ
ン濃度の高いＰドープ多結晶シリコン膜、その上にノン
ドープ多結晶シリコン膜を形成し、さらに前述２種の多
結晶シリコン膜の非エッチング部を覆うようにフォトレ
ジスト被膜を残すようにした状態の図であり、図におい
て、１はＰ++型半導体基板、２はＰ型エピタキシャル
層、４はゲート酸化膜、５はポリシリコン等で形成した
ゲート電極、３はゲート電極５を注入マスクとして形成
されたＮ型拡散層、６はゲート電極及び半導体装置を被
加工面を覆うように形成した層間膜、７はＰをドーパン
トとしてＣＶＤ法等によって形成された低抵抗Ｐドープ
多結晶シリコン、８は不純物を含まないＣＶＤ法によっ
て形成されたノンドープ多結晶シリコン、９はフィール
ドプレート部となる２層多結晶シリコン部を覆うように
形成されたフォトレジスト膜である。
する。図１，２，３，４，５，６はこの発明の一実施例
におけるＮ型横型ＭＯＳＦＥＴの製造工程の一部を順に
断面図によって示したものである。図１はゲート電極を
形成し、そのゲート電極を注入マスクとしてＮ型不純物
を注入しアニールした後、層間膜を形成し、その上にリ
ン濃度の高いＰドープ多結晶シリコン膜、その上にノン
ドープ多結晶シリコン膜を形成し、さらに前述２種の多
結晶シリコン膜の非エッチング部を覆うようにフォトレ
ジスト被膜を残すようにした状態の図であり、図におい
て、１はＰ++型半導体基板、２はＰ型エピタキシャル
層、４はゲート酸化膜、５はポリシリコン等で形成した
ゲート電極、３はゲート電極５を注入マスクとして形成
されたＮ型拡散層、６はゲート電極及び半導体装置を被
加工面を覆うように形成した層間膜、７はＰをドーパン
トとしてＣＶＤ法等によって形成された低抵抗Ｐドープ
多結晶シリコン、８は不純物を含まないＣＶＤ法によっ
て形成されたノンドープ多結晶シリコン、９はフィール
ドプレート部となる２層多結晶シリコン部を覆うように
形成されたフォトレジスト膜である。
【００１１】図２はプラズマエッチャーもしくはＲＩＥ
等のドライエッチング法にて、非フィールドプレート部
のノンドープ多結晶シリコン８，Ｐドープ多結晶シリコ
ン７を除去し、フォトレジスト膜９を除去した後の断面
図であり、図において、１，２，３，４，５，６，７，
８は図１と同様である。
等のドライエッチング法にて、非フィールドプレート部
のノンドープ多結晶シリコン８，Ｐドープ多結晶シリコ
ン７を除去し、フォトレジスト膜９を除去した後の断面
図であり、図において、１，２，３，４，５，６，７，
８は図１と同様である。
【００１２】図３は図２の状態より、ノンドープ多結晶
シリコン８表面とＰドープ多結晶シリコン７の外気露出
部を酸化雰囲気中にて酸化することにより表面絶縁化を
行い、さらにドレイン電極とソース電極のコンタクトホ
ール形成のためにエッチング部分を穿孔し、非エッチン
グ部分を残すようにフォトレジスト膜を写真製版加工し
た後の断面図であり、図において、１，２，３，４，
５，６，７，８は図２と同様であり、１０はノンドープ
多結晶シリコン８及びＰドープ多結晶シリコン７が酸化
されてできた酸化膜、１１はソース電極，ドレイン電極
のオーミックコンタクトを得るために非エッチング部を
覆うように形成されたフォトレジスト膜である（図中、
ソース側にはＳ，ドレイン側にはＤのマークを示す）。
シリコン８表面とＰドープ多結晶シリコン７の外気露出
部を酸化雰囲気中にて酸化することにより表面絶縁化を
行い、さらにドレイン電極とソース電極のコンタクトホ
ール形成のためにエッチング部分を穿孔し、非エッチン
グ部分を残すようにフォトレジスト膜を写真製版加工し
た後の断面図であり、図において、１，２，３，４，
５，６，７，８は図２と同様であり、１０はノンドープ
多結晶シリコン８及びＰドープ多結晶シリコン７が酸化
されてできた酸化膜、１１はソース電極，ドレイン電極
のオーミックコンタクトを得るために非エッチング部を
覆うように形成されたフォトレジスト膜である（図中、
ソース側にはＳ，ドレイン側にはＤのマークを示す）。
【００１３】図４は図３の状態より、ＲＩＥ等ドライエ
ッチング法にて層間膜６のコンタクト部及びノンドープ
多結晶シリコン８，Ｐドープ多結晶シリコン７表面の酸
化膜１０の一部をエッチングし、層間膜６コンタクトホ
ール穿孔部にＮ型不純物を注入し、アニールし、Ｎ+ 型
拡散層を形成した後の断面図である。図において、１，
２，３，４，５，６，７，８，１０は図３と同様であ
り、１２はＮ+ 型拡散層である。
ッチング法にて層間膜６のコンタクト部及びノンドープ
多結晶シリコン８，Ｐドープ多結晶シリコン７表面の酸
化膜１０の一部をエッチングし、層間膜６コンタクトホ
ール穿孔部にＮ型不純物を注入し、アニールし、Ｎ+ 型
拡散層を形成した後の断面図である。図において、１，
２，３，４，５，６，７，８，１０は図３と同様であ
り、１２はＮ+ 型拡散層である。
【００１４】図５は図４の状態より、ドレイン電極，ソ
ース電極を形成した後の断面図であり、図において、
１，２，３，４，５，６，７，８，１０，１２は図４と
同様であり、１３ａは第１ドレイン電極、１４ａは第１
ソース電極である。
ース電極を形成した後の断面図であり、図において、
１，２，３，４，５，６，７，８，１０，１２は図４と
同様であり、１３ａは第１ドレイン電極、１４ａは第１
ソース電極である。
【００１５】図６は図５の状態より、２層目の配線を形
成するために層間膜を形成し、１層目の配線とのコンタ
クトホールを形成し、２層目のドレイン，ソース電極を
形成した状態の断面図であり、図において、１，２，
３，４，５，６，７，８，１０，１２，１３ａ，１４ａ
は図５と同様であり、１３ｂは第２ドレイン配線、１４
ｂは第２ソース配線、１５は層間膜である。
成するために層間膜を形成し、１層目の配線とのコンタ
クトホールを形成し、２層目のドレイン，ソース電極を
形成した状態の断面図であり、図において、１，２，
３，４，５，６，７，８，１０，１２，１３ａ，１４ａ
は図５と同様であり、１３ｂは第２ドレイン配線、１４
ｂは第２ソース配線、１５は層間膜である。
【００１６】次に、本発明の一実施例のＮ型横型ＭＯＳ
ＦＥＴの製造方法を図１〜６を用いて説明する。なお、
図示している以前の工程は省略する。図１においてはＰ
++型半導体基板１上に形成されたＰ型エピタキシャル層
２に熱酸化法等により、ゲート酸化膜４を形成する。そ
の上面にポリシリコン膜を形成して写真製版工程にてゲ
ート電極５を形成する。このゲート電極５を注入マスク
として、Ｎ型不純物を注入し、アニールし、Ｎ型拡散層
３を形成する。次いで、その上面にＣＶＤ法により、リ
ンを含んだＳｉＯ2 系層間膜６を形成する。さらに、そ
の上面にフィールドプレートとなる、リンを多く含んだ
Ｐドープ多結晶シリコン７およびリンを含まないノンド
ープ多結晶シリコン８を形成する。次にフィールドプレ
ートとなる部分にフォトレジスト９にてエッチングマス
クを形成する。
ＦＥＴの製造方法を図１〜６を用いて説明する。なお、
図示している以前の工程は省略する。図１においてはＰ
++型半導体基板１上に形成されたＰ型エピタキシャル層
２に熱酸化法等により、ゲート酸化膜４を形成する。そ
の上面にポリシリコン膜を形成して写真製版工程にてゲ
ート電極５を形成する。このゲート電極５を注入マスク
として、Ｎ型不純物を注入し、アニールし、Ｎ型拡散層
３を形成する。次いで、その上面にＣＶＤ法により、リ
ンを含んだＳｉＯ2 系層間膜６を形成する。さらに、そ
の上面にフィールドプレートとなる、リンを多く含んだ
Ｐドープ多結晶シリコン７およびリンを含まないノンド
ープ多結晶シリコン８を形成する。次にフィールドプレ
ートとなる部分にフォトレジスト９にてエッチングマス
クを形成する。
【００１７】続いて、図２に示すように、フィールドプ
レートとなるＰドープ多結晶シリコン７，ノンドープ多
結晶シリコン８のみを残して、非フィールドプレート部
の多結晶シリコン膜をプラズマエッチャーもしくはＲＩ
Ｅ等のドライエッチング法にて除去する。
レートとなるＰドープ多結晶シリコン７，ノンドープ多
結晶シリコン８のみを残して、非フィールドプレート部
の多結晶シリコン膜をプラズマエッチャーもしくはＲＩ
Ｅ等のドライエッチング法にて除去する。
【００１８】その後、図３に示すように、ノンドープ多
結晶シリコン８とＰドープ多結晶シリコン７の外気露出
部を酸化雰囲気中にて酸化する。この処理により、ノン
ドープ多結晶シリコン８，Ｐドープ多結晶シリコン７の
外気露出部に酸化膜１０が形成される。また、この時Ｐ
ドープ多結晶シリコン７中のリンがノンドープ多結晶シ
リコン８中に拡散されて、リン濃度に勾配が生じる。さ
らに、次工程で、ドレイン電極用コンタクト，ソース電
極用コンタクト形成のために非エッチング部の領域にレ
ジストパターンを形成する（図中に、ソース電極用コン
タクトホール形成位置をＳ，ドレイン電極用コンタクト
ホール形成位置をＤで示す）。ここで、ドレイン側のフ
ォトレジスト膜１１は酸化膜１０に覆いかぶせるように
形成する。これはドレイン側端部の酸化膜１０が、後に
形成する第１ドレイン電極１３ａ及び第２ドレイン電極
１３ｂとＰドープ多結晶シリコン７，ノンドープ多結晶
シリコン８によるフィールドプレート間との絶縁膜とし
て用いるからである。これに対し、ソース側フォトレジ
スト膜１１がソース側端部の酸化膜１０を露出させてい
るのは、ノンドープ多結晶シリコン８，Ｐドープ多結晶
シリコン７よりなるフィールドプレートと後に形成する
第１ソース電極１４ａとのオーミックコンタクトを得る
ために、後の層間膜６のエッチングの際にオーミックコ
ンタクト部の酸化膜１０をエッチングし、オーミックコ
ンタクト部を形成するためのものである。
結晶シリコン８とＰドープ多結晶シリコン７の外気露出
部を酸化雰囲気中にて酸化する。この処理により、ノン
ドープ多結晶シリコン８，Ｐドープ多結晶シリコン７の
外気露出部に酸化膜１０が形成される。また、この時Ｐ
ドープ多結晶シリコン７中のリンがノンドープ多結晶シ
リコン８中に拡散されて、リン濃度に勾配が生じる。さ
らに、次工程で、ドレイン電極用コンタクト，ソース電
極用コンタクト形成のために非エッチング部の領域にレ
ジストパターンを形成する（図中に、ソース電極用コン
タクトホール形成位置をＳ，ドレイン電極用コンタクト
ホール形成位置をＤで示す）。ここで、ドレイン側のフ
ォトレジスト膜１１は酸化膜１０に覆いかぶせるように
形成する。これはドレイン側端部の酸化膜１０が、後に
形成する第１ドレイン電極１３ａ及び第２ドレイン電極
１３ｂとＰドープ多結晶シリコン７，ノンドープ多結晶
シリコン８によるフィールドプレート間との絶縁膜とし
て用いるからである。これに対し、ソース側フォトレジ
スト膜１１がソース側端部の酸化膜１０を露出させてい
るのは、ノンドープ多結晶シリコン８，Ｐドープ多結晶
シリコン７よりなるフィールドプレートと後に形成する
第１ソース電極１４ａとのオーミックコンタクトを得る
ために、後の層間膜６のエッチングの際にオーミックコ
ンタクト部の酸化膜１０をエッチングし、オーミックコ
ンタクト部を形成するためのものである。
【００１９】図４では図３の状態からＲＩＥ等，異方性
ドライエッチング法にて、ドレイン電極用コンタクトホ
ール（Ｄ印直下），ソース電極用コンタクトホール（Ｓ
印直下）形成のために層間膜６をＮ型拡散層３が露呈す
るまでエッチングする。この時、ソース側のフォトレジ
スト膜１１に覆われていない酸化膜１０はエッチングさ
れてしまう。もし、ここで、ノンドープ多結晶シリコン
８，Ｐドープ多結晶シリコン７が同時にエッチングさ
れ、消失してしまうと、後の工程で第１ソース電極１４
ａとのコンタクトが得られなくなるので、ＣＨＦ3 等の
多結晶シリコンよりもＳｉＯ2 系層間膜のエッチングレ
ートの方が早くなるようなエッチングガスや条件を設定
しなくてはならない。この効果により、フィールドプレ
ート自体がソース側コンタクトホール形成のためのエッ
チングマスクとなる。層間膜６をエッチングして形成し
たソース電極コンタクトホール，ドレイン電極コンタク
トホール部にＮ型不純物を注入し、アニールしてＮ+ 型
拡散層１２を形成する。Ｎ+ 型拡散層１２は後のＡｌ系
配線電極のシンターによるアロイスパイク拡散に対処す
るために、通常１μｍ程度の拡散深さを設定する。
ドライエッチング法にて、ドレイン電極用コンタクトホ
ール（Ｄ印直下），ソース電極用コンタクトホール（Ｓ
印直下）形成のために層間膜６をＮ型拡散層３が露呈す
るまでエッチングする。この時、ソース側のフォトレジ
スト膜１１に覆われていない酸化膜１０はエッチングさ
れてしまう。もし、ここで、ノンドープ多結晶シリコン
８，Ｐドープ多結晶シリコン７が同時にエッチングさ
れ、消失してしまうと、後の工程で第１ソース電極１４
ａとのコンタクトが得られなくなるので、ＣＨＦ3 等の
多結晶シリコンよりもＳｉＯ2 系層間膜のエッチングレ
ートの方が早くなるようなエッチングガスや条件を設定
しなくてはならない。この効果により、フィールドプレ
ート自体がソース側コンタクトホール形成のためのエッ
チングマスクとなる。層間膜６をエッチングして形成し
たソース電極コンタクトホール，ドレイン電極コンタク
トホール部にＮ型不純物を注入し、アニールしてＮ+ 型
拡散層１２を形成する。Ｎ+ 型拡散層１２は後のＡｌ系
配線電極のシンターによるアロイスパイク拡散に対処す
るために、通常１μｍ程度の拡散深さを設定する。
【００２０】図５には図４の状態にＡｌ系配線材料をス
パッタ法もしくは蒸着法により成膜し、非電極部をドラ
イエッチング法もしくはウェットエッチング法にて除去
し、第１ドレイン電極１３ａ，第１ソース電極１４ａを
形成した状態を示してある。ここでは、第１ドレイン電
極１３ａは層間膜６に形成されたドレイン電極コンタク
トホールを埋め込むように形成し、第１ソース電極１４
ａはノンドープ多結晶シリコン８，Ｐドープ多結晶シリ
コン７にかぶさるように形成する。次に、Ａｌ系配線を
シンターし、第１ドレイン電極１３ａ，第１ソース電極
１４ａはＮ+ 型拡散層１２とオーミックコンタクトを形
成し、ノンドープ多結晶シリコン８とＰドープ多結晶シ
リコン７は第１ソース電極１４ａオーミックコンタクト
を形成する。これで、ノンドープ多結晶シリコン８とＰ
ドープ多結晶シリコンは第１ソース電極１４ａと同電位
になり、フィールドプレートとしての効果を呈すること
ができる。一方、第１ドレイン電極１３ａは第１ソース
電極１４ａと同電位の多結晶シリコン７，８に１μｍ以
内の距離で接近することがあっても、ノンドープ多結晶
シリコン８上の酸化膜１０によりショートを防止を図る
ことができる。
パッタ法もしくは蒸着法により成膜し、非電極部をドラ
イエッチング法もしくはウェットエッチング法にて除去
し、第１ドレイン電極１３ａ，第１ソース電極１４ａを
形成した状態を示してある。ここでは、第１ドレイン電
極１３ａは層間膜６に形成されたドレイン電極コンタク
トホールを埋め込むように形成し、第１ソース電極１４
ａはノンドープ多結晶シリコン８，Ｐドープ多結晶シリ
コン７にかぶさるように形成する。次に、Ａｌ系配線を
シンターし、第１ドレイン電極１３ａ，第１ソース電極
１４ａはＮ+ 型拡散層１２とオーミックコンタクトを形
成し、ノンドープ多結晶シリコン８とＰドープ多結晶シ
リコン７は第１ソース電極１４ａオーミックコンタクト
を形成する。これで、ノンドープ多結晶シリコン８とＰ
ドープ多結晶シリコンは第１ソース電極１４ａと同電位
になり、フィールドプレートとしての効果を呈すること
ができる。一方、第１ドレイン電極１３ａは第１ソース
電極１４ａと同電位の多結晶シリコン７，８に１μｍ以
内の距離で接近することがあっても、ノンドープ多結晶
シリコン８上の酸化膜１０によりショートを防止を図る
ことができる。
【００２１】図６では電流容量増加，配線電極の交差等
の都合により、第２配線を形成した場合を示してある。
まず、配線間層間膜１５を低温のプラズマＣＶＤ法にて
形成する。材質としてシリコンナイトライド膜，ポリイ
ミド膜等があげられる。層間膜１５には第１層配線と第
２層配線とのオーミックコンタクトを得るためのコンタ
クトホールプラズマエッチャー，ＲＩＥ等のドライエッ
チング法を用いる。この時、層間膜１５がオーバーエッ
チされた時、フィールドプレート上の酸化膜１０がドラ
イエッチングの停止線となり、フィールドプレートと後
に形成する第２ドレイン電極１３ｂとのショートを防い
でいる。コンタクト部の処理を終えた後、第２配線用の
Ａｌ系配線材料をスパッタ法もしくは蒸着法にて成膜
し、第２ドレイン電極１３ｂ，第２ソース電極１４ｂを
残して、非電極部をドライエッチング法もしくはウェッ
トエッチング法にて除去する。後工程に表面保護膜形成
等があるが省略する。
の都合により、第２配線を形成した場合を示してある。
まず、配線間層間膜１５を低温のプラズマＣＶＤ法にて
形成する。材質としてシリコンナイトライド膜，ポリイ
ミド膜等があげられる。層間膜１５には第１層配線と第
２層配線とのオーミックコンタクトを得るためのコンタ
クトホールプラズマエッチャー，ＲＩＥ等のドライエッ
チング法を用いる。この時、層間膜１５がオーバーエッ
チされた時、フィールドプレート上の酸化膜１０がドラ
イエッチングの停止線となり、フィールドプレートと後
に形成する第２ドレイン電極１３ｂとのショートを防い
でいる。コンタクト部の処理を終えた後、第２配線用の
Ａｌ系配線材料をスパッタ法もしくは蒸着法にて成膜
し、第２ドレイン電極１３ｂ，第２ソース電極１４ｂを
残して、非電極部をドライエッチング法もしくはウェッ
トエッチング法にて除去する。後工程に表面保護膜形成
等があるが省略する。
【００２２】次に本発明の一実施例のＮ型横型ＭＯＳＦ
ＥＴの動作について説明する。本発明によるＮ型横型Ｍ
ＯＳＦＥＴにおいて、、第２ドレイン電極１３ｂに正の
電位を第１ソース電極１４ａに０電位を印加し、ゲート
電極５に正の電位を印加した場合、ゲート電極５直下の
Ｐ型エピタキシャル層２にＮ型に反転したチャネルが形
成され、電子がソース電極側Ｎ+ 型拡散層１２，Ｎ型拡
散層３からチャネルを通過し、ドレイン側Ｎ型拡散層
３，Ｎ+ 型拡散層１２に注入される。
ＥＴの動作について説明する。本発明によるＮ型横型Ｍ
ＯＳＦＥＴにおいて、、第２ドレイン電極１３ｂに正の
電位を第１ソース電極１４ａに０電位を印加し、ゲート
電極５に正の電位を印加した場合、ゲート電極５直下の
Ｐ型エピタキシャル層２にＮ型に反転したチャネルが形
成され、電子がソース電極側Ｎ+ 型拡散層１２，Ｎ型拡
散層３からチャネルを通過し、ドレイン側Ｎ型拡散層
３，Ｎ+ 型拡散層１２に注入される。
【００２３】また電界強度はドレイン側Ｎ型拡散層３の
ゲート電極５直下部が最も高くなるが、この時、ノンド
ープ多結晶シリコン８，Ｐドープ多結晶シリコン７によ
るフィールドプレートによって、ドレイン側Ｎ型拡散層
３のゲート電極５直下部で発生したホットキャリアがゲ
ート酸化膜４を破壊することを防いだり、ドレイン側Ｎ
型拡散層３のゲート酸化膜４側に正電荷を誘起すること
により、Ｎ型不純物濃度を見かけ上低減し、ドレイン側
Ｎ型拡散層３への空乏層の広がりを助長し、ゲート電極
５直下のＮ型拡散層３端部の最高電界集中点の電界強度
を下げることになる。以上の理由により横型ＭＯＳＦＥ
Ｔの高耐圧化を図ることができる。また、本発明ではフ
ィールドプレートを従来よりドレイン側に拡張すること
で、より電界強度の緩和を図っている。
ゲート電極５直下部が最も高くなるが、この時、ノンド
ープ多結晶シリコン８，Ｐドープ多結晶シリコン７によ
るフィールドプレートによって、ドレイン側Ｎ型拡散層
３のゲート電極５直下部で発生したホットキャリアがゲ
ート酸化膜４を破壊することを防いだり、ドレイン側Ｎ
型拡散層３のゲート酸化膜４側に正電荷を誘起すること
により、Ｎ型不純物濃度を見かけ上低減し、ドレイン側
Ｎ型拡散層３への空乏層の広がりを助長し、ゲート電極
５直下のＮ型拡散層３端部の最高電界集中点の電界強度
を下げることになる。以上の理由により横型ＭＯＳＦＥ
Ｔの高耐圧化を図ることができる。また、本発明ではフ
ィールドプレートを従来よりドレイン側に拡張すること
で、より電界強度の緩和を図っている。
【００２４】なお、上記実施例では、フィールドプレー
トとして、Ｐドープ多結晶シリコンとノンドープ多結晶
シリコンの２層膜を用いたが、Ｐドープ多結晶シリコン
膜でも同等の効果が得られる。
トとして、Ｐドープ多結晶シリコンとノンドープ多結晶
シリコンの２層膜を用いたが、Ｐドープ多結晶シリコン
膜でも同等の効果が得られる。
【００２５】また、配線電極材料としてＡｌ系配線材料
を用いたが、その内分けとして、Ａｌ，Ａｌ−Ｓｉ合
金，Ａｌ−Ｓｉ−Ｃｕ合金のいずれでも構わない。
を用いたが、その内分けとして、Ａｌ，Ａｌ−Ｓｉ合
金，Ａｌ−Ｓｉ−Ｃｕ合金のいずれでも構わない。
【００２６】また、第１配線形成の前工程にコンタクト
ホールへの白金シリサイド層形成及びＴｉ系合金（Ｔ
ｉ，Ｔｉ−Ｗ合金，Ｔｉ−Ｎ合金）を白金シリサイド層
とＡｌ系配線電極とのバリアメタルとして用いても構わ
ない。ここで、白金シリサイド層バリアメタルを用いた
場合、配線電極として金メッキ法を用いても構わない。
ホールへの白金シリサイド層形成及びＴｉ系合金（Ｔ
ｉ，Ｔｉ−Ｗ合金，Ｔｉ−Ｎ合金）を白金シリサイド層
とＡｌ系配線電極とのバリアメタルとして用いても構わ
ない。ここで、白金シリサイド層バリアメタルを用いた
場合、配線電極として金メッキ法を用いても構わない。
【００２７】また、本発明の実施例では、横型Ｎ型ＭＯ
ＳＦＥＴを用いたが、横型Ｐ型ＭＯＳＦＥＴを用いた場
合でも同等の効果を奏する。
ＳＦＥＴを用いたが、横型Ｐ型ＭＯＳＦＥＴを用いた場
合でも同等の効果を奏する。
【００２８】さらに、本発明によるフィールドプレート
を用いると、縦方向接合ダイオード（例えばＰ+ ／Ｎ接
合ダイオード）の高耐圧化にも同様の効果を奏する。
を用いると、縦方向接合ダイオード（例えばＰ+ ／Ｎ接
合ダイオード）の高耐圧化にも同様の効果を奏する。
【００２９】
【発明の効果】以上のようにこの発明によれば、ＭＯＳ
ＦＥＴにおいて、ソース電極を多結晶シリコンで形成し
たフィールドプレート構造としたことによって、ゲート
酸化膜の絶縁破壊の防止および電界集中緩和による耐圧
向上を達成することができ、また、前記フィールドプレ
ート電極表面を酸化することで、ドレイン電極とのショ
ートを防ぎ、歩留と信頼性を向上することができ、さら
に、前記フィールドプレート電極をコンタクトホール形
成のためのエッチングマスクとすることにより、コンタ
クトホールの位置決めが容易となる。後の配線工程にお
いてもフィールドプレート電極と接地電極とのコンタク
ト抵抗の低減を図ることができる効果がある。
ＦＥＴにおいて、ソース電極を多結晶シリコンで形成し
たフィールドプレート構造としたことによって、ゲート
酸化膜の絶縁破壊の防止および電界集中緩和による耐圧
向上を達成することができ、また、前記フィールドプレ
ート電極表面を酸化することで、ドレイン電極とのショ
ートを防ぎ、歩留と信頼性を向上することができ、さら
に、前記フィールドプレート電極をコンタクトホール形
成のためのエッチングマスクとすることにより、コンタ
クトホールの位置決めが容易となる。後の配線工程にお
いてもフィールドプレート電極と接地電極とのコンタク
ト抵抗の低減を図ることができる効果がある。
【図１】この発明の一実施例の多結晶シリコンフィール
ドプレート電極加工用フォトレジストパターン形成工程
までの断面図。
ドプレート電極加工用フォトレジストパターン形成工程
までの断面図。
【図２】この発明の一実施例の多結晶シリコンフィール
ド電極を形成した後の工程断面図。
ド電極を形成した後の工程断面図。
【図３】この発明の一実施例の多結晶シリコンフィール
ドプレート電極の酸化及びコンタクトホール形成用のフ
ォトレジストパターン形成工程までの断面図。
ドプレート電極の酸化及びコンタクトホール形成用のフ
ォトレジストパターン形成工程までの断面図。
【図４】この発明の一実施例の層間膜をエッチングし、
コンタクトホールを形成し、不純物を注入、アニール処
理した後の工程の断面図。
コンタクトホールを形成し、不純物を注入、アニール処
理した後の工程の断面図。
【図５】この発明の一実施例の第１電極形成後の工程の
断面図。
断面図。
【図６】この発明の一実施例の電極間層間膜形成及びコ
ンタクトホール形成後、第２電極形成までの工程の断面
図。
ンタクトホール形成後、第２電極形成までの工程の断面
図。
【図７】従来の横型ＭＯＳＦＥＴのゲート電極上の層間
膜形成工程までの断面図。
膜形成工程までの断面図。
【図８】従来の横型ＭＯＳＦＥＴの層間膜でエッチング
し、コンタクトホールを形成し、不純物を注入、アニー
ルした後の工程の断面図。
し、コンタクトホールを形成し、不純物を注入、アニー
ルした後の工程の断面図。
【図９】従来の横型ＭＯＳＦＥＴの第１電極形成後の工
程の断面図。
程の断面図。
【図１０】従来の横型ＭＯＳＦＥＴの電極間層間膜形成
及びコンタクトホール形成後、第２電極形成までの工程
の断面図。
及びコンタクトホール形成後、第２電極形成までの工程
の断面図。
１ Ｐ++型半導体基板
２ Ｐ型エピタキシャル層
３ Ｎ型拡散層
４ ゲート酸化膜
５ ゲート電極
６ 層間膜
７ Ｐドープ多結晶シリコン
８ ノンドープ多結晶シリコン
９ フォトレジスト膜
１０ 酸化膜
１１ フォトレジスト膜
１２ Ｎ+ 型拡散層
１３ａ 第１ドレイン電極
１３ｂ 第２ドレイン電極
１４ａ 第１ソース電極
１４ｂ 第２ソース電極
１５ 層間膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 29/44 Ｅ 7738−4Ｍ
Claims (2)
- 【請求項１】 ＭＯＳＦＥＴ（金属−酸化膜−半導体電
界効果トランジスタ）において、 ソース電極が多結晶シリコンで形成されたフィールドプ
レート電極であり、 前記多結晶シリコンフィールドプレート電極の表面が酸
化されていることを特徴とする半導体装置。 - 【請求項２】 ＭＯＳＦＥＴ（金属−酸化膜−半導体電
界効果トランジスタ）において、 多結晶シリコンでフィールドプレートーソース電極を形
成する工程と、 前記多結晶シリコンフィールドプレートソース電極の表
面を酸化する工程と、 前記多結晶シリコン酸化膜をソース側コンタクトホール
形成の際のエッチングマスクとして用いる工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197206A JPH0521793A (ja) | 1991-07-09 | 1991-07-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197206A JPH0521793A (ja) | 1991-07-09 | 1991-07-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521793A true JPH0521793A (ja) | 1993-01-29 |
Family
ID=16370588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197206A Pending JPH0521793A (ja) | 1991-07-09 | 1991-07-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521793A (ja) |
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- 1991-07-09 JP JP3197206A patent/JPH0521793A/ja active Pending
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