CN109585543B - 半导体器件及形成该半导体器件的处理 - Google Patents

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Abstract

披露了一种主要由氮化物半导体材料制成的场效应晶体管(FET)类型的半导体器件。该FET包括氮化物半导体层叠件，其设置了：主有源区和辅助有源区以及包围有源区的无源区；源电极、漏电极和栅电极；覆盖各电极和半导体层叠件的绝缘膜；以及绝缘膜上的场板。本发明的FET的特征在于所述场板通过设置在绝缘膜中的开口与辅助有源区电接触。

Description

半导体器件及形成该半导体器件的处理
相关申请的交叉引用
本申请基于2017年9月28日提交的日本专利申请No.2017-188461并要求其优先权的利益，其整体内容通过引用合并于此。
技术领域
本发明涉及场效应晶体管(FET)类型的半导体器件以及形成该半导体器件的处理。
背景技术
日本专利申请特许公开No.JP-2017-107942A已披露了一种半导体器件，确切地说，一种伴有与源电极电连接的场板的场效应晶体管(FET)。
主要由氮化物半导体材料制成的FET通常设置与栅电极部分重叠的场板，在场板与栅电极之间插有绝缘膜，以使栅电极的边缘中感生的场强变弱。场板还可以抑制由于氮化物半导体器件固有的所谓电流崩塌而导致的漏电流的减小。场板还可以显示对漏电极与栅电极之间的耦合进行抑制的功能。
通常，通过金属蒸发和后续的剥离处理来形成场板。具体地，通常通过以下步骤来形成场板：(a)首先在覆盖栅电极的绝缘膜上形成具有与场板对应的开口的掩模，(b)蒸发用于场板的金属，以及(c)通过剥离处理去除沉积于掩模上的残留金属。因此，场板在其形成之后就独立地存在于绝缘膜上，并且与任何导电材料电隔离。因此，在后续执行的处理期间所感生的电荷可以容易地积累在场板之内。场板中过多积累的电荷有时导致静电放电，这会造成场板与栅电极之间的短路。例如，当用于去除掩模上留下的残留金属的剥离处理利用了针对掩模进行的溶剂喷洒(jet spray)时，喷射到场板上的溶剂会引起摩擦并在场板中积累电荷。过多积累的电荷有时导致针对栅电极的弧放电，从而造成对其短路。当场板电连接至源电极时，栅电极与场板之间的短路意味着栅电极与源电极之间的短路，这造成FET不再可用。
发明内容
本发明的一个方面涉及一种场效应晶体管(FET)类型的半导体器件，其主要由氮化物半导体材料制成。所述半导体器件包括：氮化物半导体层叠件；源电极、漏电极和栅电极，其均设置在主有源区中的氮化物半导体层叠件上；绝缘膜，其覆盖各电极以及在各电极之间暴露的氮化物半导体层叠件；以及场板，其设置在绝缘膜上。氮化物半导体层叠件具有主有源区、辅助有源区、和包围主有源区和辅助有源区的无源区。绝缘膜在辅助区中设置开口。本发明的半导体器件的特征在于场板通过设置在绝缘膜中的开口与辅助有源区电接触。
本发明的另一方面涉及一种形成主要由氮化物半导体材料制成的场效应晶体管的处理。所述处理包括步骤：(a)形成半导体层叠件；(b)在半导体层叠件中形成主有源区、辅助有源区和无源区；(c)在主有源区中在半导体层叠件上形成漏电极、源电极和栅电极；(d)在源电极、漏电极和栅电极以及在各电极之间暴露的半导体层叠件上沉积绝缘膜；(e)在辅助有源区中的绝缘膜中形成开口；在绝缘膜上形成场板。本发明的所述处理的特征在于，将场板形成为与栅电极重叠并且通过绝缘膜中的开口与辅助有源区接触。
附图说明
通过参照附图对本发明优选实施例的以下详细描述，将会更好地理解前述和其他目的、方面和优点，其中：
图1是示出根据本发明实施例的晶体管的平面图；
图2是沿图1中所示的线II-II截取的晶体管的横截面图；
图3放大了设置在主要有源区外部的辅助有源区；
图4是沿图3中所示的线IV-IV截取的辅助有源区的横截面图；
图5A至图5C是图2所示的晶体管的在形成该晶体管的处理的各个步骤处的横截面图；
图6A和图6B是图2所示的晶体管的在图5C所示的步骤之后的各个步骤处的横截面图；
图7A和图7B是图2所示的晶体管的在图6B所示的步骤之后的各个步骤处的横截面图；
图8A至图8D是辅助有源区在形成图2所示的晶体管的各个步骤处的横截面图；以及
图9示出晶体管的相对于辅助有源区面积与场板总面积之比的失效比。
具体实施方式
接下来将参照附图描述根据本发明的实施例。然而，本发明不限于所述实施例，并且具有权利要求中所限定的范围以及与权利要求等同的所有变化和修改。在附图的描述中，彼此相同或相似的数字或符号指代彼此相同或相似的元件并且不进行重复说明。
图1是示出根据本发明实施例的晶体管1A的平面图；以及图2是沿图1中所示的线II-II截取的晶体管1A的横截面图。
本实施例的晶体管1A设置了衬底11、衬底11上的半导体层叠件18、以及均设置在半导体层叠件18上的漏电极31、源电极32和栅电极33，其中，半导体层叠件18包括氮化物半导体层。本实施例的晶体管1A具有所谓的高电子迁移率晶体管(HEMT)类型。即，半导体层叠件18包括沟道层12、阻挡层13、和盖层14，其中沟道层12和阻挡层13在它们之间的交界处在沟道层12中感生二维电子气(2DEG)。2DEG成为用于传输其中的载流子(即，电子)的沟道。HEMT 1A还可以设置绝缘膜20和绝缘膜20上的场板34，其中绝缘膜20覆盖电极31至33和半导体层叠件18，而场板34设置在绝缘膜20上以与栅电极33部分重叠。本实施例的绝缘膜20包括半导体层叠件18上的第一绝缘膜21和第一绝缘膜21上的第二绝缘膜22。
用于在其上外延生长氮化物半导体层的衬底11可以由硅(Si)、碳化硅(SiC)、蓝宝石(Al2O3)、金刚石(C)等制成，其中本实施例设置由SiC制成的衬底11。衬底11可以具有例如500μm的厚度。在衬底11上外延生长的沟道层12可以由氮化镓(GaN)制成，并且如上文所述在与阻挡层13的交界处具有沟道。沟道层12可以具有例如500nm的厚度。
在沟道层12上外延生长的阻挡层13可以由具有比沟道层12更大的电子亲和性的氮化物半导体材料制成。阻挡层13可以由氮化铝镓(AlGaN)、氮化铝铟(InAlN)和/或铟铝镓氮化物(InAlGaN)制成。阻挡层可以具有例如20nm的厚度。尽管本实施例将阻挡层13设置为未掺杂层，但阻挡层13可以掺杂有n型掺杂物并表现为n型导电性。在阻挡层13上外延生长的盖层14可以由GaN制成，且具有例如5nm的厚度。盖层14也可以表现为n型导电性。
再次参照图1，半导体层叠件18包括主有源区A1和在主有源区A1外部的无源区(inactive region)B1。主有源区A1可以作为晶体管操作，而可通过将离子(通常为氩离子(Ar+))注入主有源区A1中而形成的无源区B1可以将晶体管1A与在其附近形成的那些晶体管电隔离。在本实施例中，主有源区A1伴有在无源区B1中的辅助有源区A2。无源区B1可以将主有源区A1与和当前有源区A1并排设置的辅助有源区A2电隔离。
漏电极31和源电极32形成在主有源区A1中，其中，本实施例在主有源区A1中设置两个漏电极31和一个源电极32。两个漏电极31和源电极32以这样的顺序布置在半导体层叠件18上，即，两个漏电极31将源电极32夹在它们之间。可以通过允许钽(Ta)和铝(Al)的层叠金属来形成漏电极31和源电极32(它们为欧姆电极类型)。包括在Al上的另外的钽(Ta)的层叠金属可应用为欧姆电极31和32的原始材料。两个漏电极31通过漏极互连(图1中未示出)而彼此电连接。
参照图2，本实施例的漏电极31和源电极32与盖层14接触；然而，那些电极31和32可以形成在阻挡层13上，或者通过在盖层14和阻挡层13中形成凹陷而可以与沟道层12与阻挡层13之间的交界接触或者围绕交界。在图2所示的实施例中，漏电极31和源电极32覆盖有第一绝缘膜21和第二绝缘膜22。在一个替代中，漏电极31和源电极32仅覆盖有第二绝缘膜22。即，欧姆电极31和32可以通过形成在第一绝缘膜21中的各个开口与半导体层叠件18接触。欧姆电极31和32可以具有大约300nm的厚度。
再次参照图1，栅电极33设置在主有源区A1中，其中在本实施例中主有源区A1上布置了两个栅电极33，其中一个布置在漏电极31中的一个与源电极32之间，而另一栅电极33布置在漏电极31中的另一个与源电极32之间。栅电极33具有镍(Ni)和金(Au)的层叠金属，其总厚度为例如350nm，其中Ni通过第一绝缘膜21中的开口与半导体层叠件18接触，以对其形成肖特基(Schottky)接触。栅电极33的一部分在第一绝缘膜21上在第一绝缘膜21中的开口的外围延伸。栅电极33完全被第二绝缘膜22覆盖。主有源区A1中的两个栅电极33通过设置在无源区B1中的栅极互连36而彼此连接。
第一绝缘膜21覆盖暴露于电极31至33之间的半导体层叠件18。如上所述，第一绝缘膜21设置了暴露半导体层叠件18的将栅电极33填充于其中的开口。第一绝缘膜21可以由包含硅(Si)(通常为氮化硅(SiN)、氧化硅(SiO2)等)的无机材料制成，并且具有例如60nm的厚度。由SiN制成的第一绝缘膜21可以通过半导体制造处理领域中流行的低压化学气相沉积(LPCVD)技术形成。
与第一绝缘膜21接触的第二绝缘膜22可以覆盖第一绝缘膜21和电极31至33。特别地，第二绝缘膜22在第一绝缘膜21上延伸的部分中覆盖栅电极33的顶部33a和侧部33b。因此，第二绝缘膜22形成了反应栅电极33的横截面的台阶22a和从台阶22a向漏电极31延伸的平面部分22b。第二绝缘膜22也可以由包含Si的无机材料制成，通常由具有100至500nm厚度的SiN制成，其中本实施例设置了具有400nm厚度的第二绝缘膜22。当通过LPCVD技术形成第一绝缘膜21时，可以优选地通过等离子体辅助化学气相沉积(p-CVD)技术形成第二绝缘膜22，以将第二绝缘膜22与第一绝缘膜21化学地区分开。
场板34具有Ni和Au、或者Ti和Au的层叠金属，其中Ni或Ti与第二绝缘膜22接触。本实施例设置了与两个栅电极33对应的两个场板34。场板34中的一个设置在栅电极33中的一个与漏电极31中的一个(该漏电极在靠近该漏电极31的一侧与该栅电极33部分地重叠)之间；而另一个场板34设置在栅电极33中的另一个与漏电极31中的另一个(其与该栅电极33中的另一个部分地重叠)之间。
参照图2，场板34在漏电极31与栅电极33之间从台阶22a向平面部分22b延伸。可以与源电极32电连接的场板34可以减小栅电极33与漏电极31的耦合，并且使栅电极33的边缘处的场强变弱。场板34可以具有100至600nm的总厚度，图2所示的实施例具有300nm的厚度。
本实施例的两个场板34通过源极互连与源电极32连接，这表明场板34具有与源电极32相同的电位。在一个替代中，场板34可以是电浮置的，即，场板34可以不与任何地方电连接。
图3放大了主有源区A1的外部的辅助有源区A2，且图4是沿着图3所示的线IV-IV截取的辅助有源区A2的横截面图。辅助有源区A2相对于源电极32并排布置，无源区B1介于它们之间；即，两个有源区A1和A2并排布置且无源区B1介于其间。在一个替代中，两个有源区A1和A2可以是连续的，而没有无源区B1介于其间。
辅助有源区A2具有矩形平面形状，沿着主有源区A1的长度例如为30μm，沿着连接有源区A1和A2的方向的宽度例如为11μm。辅助有源区A2具有小于主有源区A1面积的面积，其可以考虑到场板34的总面积而进行调整，其中总面积包括两个场板34的面积和互连37的面积，互连37包括将场板34与辅助有源区A2连接的窄部37b和与辅助有源区A2重叠的可被称为焊盘(pad)的宽部37a。辅助有源区A2相对于场板34的总面积优选地具有0.5至2.0的面积比。辅助有源区A2优选地表现出小于10-2Ωcm的电阻率。
同样，如图4所示，绝缘膜20(确切地说，第一绝缘膜21和第二绝缘膜22)设置了开口20a，通过开口20a暴露半导体层叠件18的顶部。开口20a与互联37中的焊盘37a重叠，即，开口20a完全与辅助有源区A2重叠。绝缘膜20中的开口20a可以暴露盖层14、阻挡层13和/或沟道层12。开口20a可以是矩形平面形状并且设置在辅助有源区A2内。
两个场板34通过可由与场板34基本上相同的金属制成的互连37而彼此连接。从无源区B1延伸至辅助有源区A2的互连37在无源区B1中设置绝缘膜20上，同时落入辅助有源区A2中的开口20a内并且在其处与半导体层叠件18接触；即，互连37可以与盖层14、阻挡层13和沟道层12接触。更具体地，互连37中的Ni或Ti或Au可以与半导体层叠件18接触。互连37可以具有与场板34的厚度基本上相同的厚度。
互连37可以在焊盘37a处与半导体层叠件18接触，即，绝缘膜20中的开口20a基本上与互连37中的焊盘37a重叠。焊盘37a具有沿着主有源区A1的例如5μm的纵向长度。可以考虑场板的总面积(即，除了互连37的面积之外的场板34的面积)来调整互连37与半导体层叠件18接触的面积，即绝缘膜20中的开口20a的面积。具体地，开口20a相对于场板34和互连37的总面积的面积比优选地被设定为大于0.6。
接下来，将参照图5A至图7B描述根据本实施例的形成晶体管1A的处理，其中那些附图是晶体管1A的在形成晶体管1A的处理的各个步骤处的横截面图。后文将描述形成辅助有源区A2的处理。
首先，如图5A所示，该处理通过顺序地在衬底11上生长沟道层12、阻挡层13和盖层14来形成半导体层叠件18。可以通过在半导体处理(尤其是形成化合物半导体器件的处理)领域中流行的所谓金属有机化学气相沉积(MOCVD)技术来执行外延生长。之后，可以通过形成覆盖将分别被形成为主有源区A1和辅助有源区A2的区域的掩模、以及将离子(例如氩离子(Ar+))注入从掩模暴露的区域中的半导体层叠件18中的后续步骤来形成无源区B1。因此，可以形成无源区B1。
之后，如图5B所示，在盖层14上形成漏电极31和源电极32。具体地，形成在与漏电极31和源电极32对应的区域中具有开口的另一掩模；随后，在开口内层叠钛(Ti)和铝(Al)金属，最后，以高于500℃的温度将层叠金属熔合，可以在盖层14上形成漏极31和源极32的欧姆电极。随后，如图5C所示，以第一绝缘膜21覆盖漏电极31、源电极32、和在漏电极31与源电极32之间暴露的半导体层叠件18。可以通过化学气相沉积(CVD)技术(具体地，等离子体增强CVD(p-CVD)技术或低压化学气相沉积(LPCVD)技术)形成第一绝缘膜。
在一个替代中，可应用如下顺序来形成漏电极31和源电极32：首先沉积第一绝缘膜21；在与漏电极31和源电极32对应的位置中在第一绝缘膜21中形成开口；沉积金属，并最后将沉积金属熔合。
之后，光刻、第一绝缘膜21的蚀刻、和金属蒸发的顺序处理可以形成栅电极33。具体地，光刻形成具有与栅电极33对应的开口的图案化光致抗蚀剂。随后，反应离子蚀刻(RIE)可以在第一绝缘膜21中形成开口，并且伴有剥离技术的金属蒸发可以形成栅电极33。随后，使用CVD技术在漏电极31、源电极32、栅电极33和第一绝缘膜21上沉积第二绝缘膜22，如图6A所示。
之后，如图6B所示，在第二绝缘膜22上制备两个图案化掩模M1和M2，其中第一掩模M1被形成为比第二掩模M2厚。具体地，第一掩模M1具有至少比栅电极33和场板34的总厚度大的厚度。当掩模M1和M2是正性光致抗蚀剂类型(即，其被照射的部分变得可溶于显影剂)时，第二掩模M2被选择为具有比第一掩模M1的光敏性更小的光敏性。如图6B所示，掩模M1和M2具有各自的开口M1a和M2a，其中，由于针对掩模M1和M2的各个材料的光敏性的差异，前一开口M1a比后一开口M2a宽。因此，第二掩模M2可以相对于第一掩模M1形成悬垂物。第二开口M2a与栅电极33(确切地说，在漏电极31的一侧)部分地重叠。因此，第二开口M2a在邻近于其台阶22a且在栅电极33的顶部上的位置中形成在第二绝缘膜22的上方。
之后，如图7A所示，通过例如真空蒸发沉积用于场板34的金属。所述金属不仅可以积累在绝缘膜22上，还可以积累在第二掩模M2上。通过剥离技术去除在其上伴有残留金属35的掩模NM1和M2，可以在第二绝缘膜22上留下场板34。剥离技术可以伴有以5至50MPa的压力喷射(spray jet)诸如异丙醇(IPA)的溶剂。
接下来，将参照图8A至图8D详细描述形成辅助有源区A2周围的布置的处理，这些图为在各个步骤处的辅助有源区A2周围的横截面图。首先，如图8A所示，将光致抗蚀剂制成的掩模M3图案化以覆盖将被转换为辅助有源区A2的区域。在掩模形成之后执行的离子注入可以将离子(例如正氩离子(Ar+))注入从掩模M3暴露的区域中，该区域形成围绕主有源区A1和辅助有源区A2的无源区B1。因此，可以一步形成两个有源区A1和A2。
之后，如图8B所示，在半导体层叠件18上形成包括绝缘膜21和22的绝缘膜20。第一绝缘膜21可以在图5C所示的步骤处形成，而第二绝缘膜22可以在图6A所示的步骤处形成。即，栅电极33在第一绝缘膜21的形成之后但在第二绝缘膜22的形成之前被形成。
之后，如图8C所示，在绝缘膜20上形成另一图案化掩模M4，其中掩模M4设置了与辅助有源区A2对应的开口M4a，其中，掩模M4将开口M4a设置在源电极32的外部，具体地，在源电极32的侧边缘的外部。即，开口M4a具有沿着源电极32的侧边缘延伸的纵向边缘，其间具有间隙。通过例如反应离子蚀刻(RIE)去除在开口M4a内暴露的绝缘膜20，以在其中形成开口M4a。另外，开口M4a位于辅助有源区A2的内部；即，辅助有源区A2完全覆盖掩模M4中的开口M4a。在图6A所示的步骤处的沉积第二绝缘膜22之后但在图6B所示的步骤处的形成场板之前执行在绝缘膜20中形成开口20a。
之后，可以与形成场板34同时地形成将完全覆盖绝缘膜20中的开口20a的焊盘37a与场板34连接起来的窄部37b。即，第一掩模M1和第二掩模M2除了用于场板34的图案之外还具有与焊盘37a和互连37b对应的图案。沉积用于场板34的金属以及通过剥离技术去除在掩模M2上沉积的残留金属35可以与形成场板34同时地形成焊盘37a和窄部37b。场板34可以恰在沉积金属之后与辅助有源区A2接触；因此，即使当剥离技术使用了溶剂的喷射时，也可以将溶剂相对于场板34的摩擦所感生的电荷容易地放电至辅助有源区A2中。当辅助有源区A2与主有源区A1连续时，还可以容易地将感生的电荷放电至整个有源区中。在形成场板34之后，可以再为窄部37b和焊盘37a覆盖由例如氮化硅(SiN)制成的另一绝缘膜，这可以增强抵制湿气或水侵入主有源区A1中的可靠性。
最后，在漏电极31和源电极32上方的相应部分中的绝缘膜20中形成开口，并且形成主要由金(Au)制成的互连(每个与漏电极31和源电极32连接)以将源电极32与场板34连接，形成本实施例的晶体管1A的处理可以完成。
将描述晶体管1A和形成晶体管1A的处理的优点。该处理通过包括使用溶剂喷射的剥离技术的步骤来形成场板34。即，通过利用溶剂溶解掩模M1和M2，去除积累在掩模M1和M2上的残留金属35。在具有场板的传统晶体管布置中，场板恰在其形成之后与绝缘膜20电隔离。因此，由摩擦而感生的电荷会容易地积累在场板34中。例如，溶剂喷洒用于溶解掩模M1和M2的光致抗蚀剂，喷射的溶剂导致相对于场板34的摩擦，并且对场板34充电。场板34中过多积累的电荷有时导致场板34与栅电极33之间的电弧放电，这不仅导致在场板34与栅电极33之间短路，还导致在源电极32与栅电极33之间短路。因此，晶体管1A不再表现为信号放大装置。
较厚的绝缘膜22可以抑制由于场板34中过多积累的电荷而造成的电弧放电。然而，较厚的绝缘膜22会降低场板34的功能，即，栅电极33的边缘处的场强降低。因此，绝缘膜22必然具有最厚极限。
根据本实施例的处理使得场板34在其形成期间与半导体层叠件18接触，这表明即使形成场板的处理导致了其中的过量电荷，也可以容易地将电荷放电至半导体层叠件18中。不仅场板34本身，而且半导体层叠件18中的辅助有源区A2也可以积累电荷，这会大大降低引起场板34与栅电极33之间的电弧放电的阈值。
图9示出失效比相对于面积比(SA2/SFP)的行为，确切地说，面积比为辅助有源区A2的面积相对于包括窄部37b和焊盘37a的整个场板34的面积。参照图9，失效比随着面积比(SA2/SFP)的增大而减小，特别是，当面积比(SA2/SFP)超过0.6时，失效比变为小于0.5％，其为晶体管1A的设计极限，并且在场板34未与辅助有源区A2接触的布置的情况下(即，当面积比为零时)，失效比大约为1/10。较大的面积比(SA2/SFP)表明辅助有源区A2具有比场板34、37a、37b的总面积足够大的面积，其可以积累更多的将在场板34内感生的电荷。
可以通过剥离处理使用溶剂的喷射去除掩模M1和M2来形成场板34。喷射会通过溶剂相对于场板34的摩擦而感生电荷，但所感生的电荷可以被容易地放电至辅助有源区A2中。因此，可以防止电荷在场板34内的过多积累。可以在5至50MPa的压力下喷射溶剂。高于5MPa的压力可以彻底去除掩模M1和M2；而低于50MPa的压力可以有效防止场板34和互连37剥落。
在覆盖栅电极33的部分中的第二绝缘膜22可以具有100至500nm的厚度，以有效地表现出场板34的功能，即使栅电极33的边缘处的场强变弱。因为本实施例的晶体管1A使得场板34与辅助有源区A2接触，所以绝缘膜22可以薄于500nm。另外，场板34可以形成在打薄的绝缘膜22上；因此，可以有效抑制漏电极31与栅电极33之间的耦合。比100nm厚的绝缘膜22可以减小通过绝缘膜22的栅极漏电流。
辅助有源区A2可以与主有源区A1隔离，即，无源区B1可以存在于两个有源区A1与A2之间，这可以减小从漏电极31通过栅电极33外部的辅助有源区A2和无源区B2流向源电极32的漏极漏电流。
在前述详细描述中，已经参照其具体示例实施例描述了根据本发明的晶体管和形成晶体管的处理。然而，很明显可以对其进行各种修改和变化而不脱离本发明的较宽精神和范围。例如，实施例关注高电子迁移率晶体管(HEMT)类型的晶体管，但本发明可应用于实施场板的其他类型的晶体管。另外，辅助有源区A2设置在沿着其纵向方向与源电极32并排的位置处。然而，辅助有源区A2不限于该位置。辅助有源区A2形成在主有源区A1外部的任何地方。另外，实施例为若干场板34提供了辅助有源区A2，即，两个场板34与一个辅助有源区A2接触。然而，场板34可以具有各自的辅助有源区A2。因此，本说明书和附图被视为例示性而非限制性的。

Claims (10)

1.一种形成场效应晶体管的方法，所述方法包括以下步骤：
形成半导体层叠件；
在所述半导体层叠件中形成主有源区、辅助有源区和无源区，所述无源区包围所述主有源区和所述辅助有源区，从而将所述主有源区与所述辅助有源区电隔离；
在所述主有源区中在所述半导体层叠件上形成漏电极、源电极和栅电极；
在所述源电极、漏电极和栅电极以及在各电极之间暴露的所述半导体层叠件上沉积绝缘膜，以及；
在所述辅助有源区中的绝缘膜中形成开口；
在所述绝缘膜上形成场板，使得所述场板与所述栅电极重叠并且通过所述绝缘膜中的所述开口与所述辅助有源区接触。
2.根据权利要求1所述的方法，
其中形成所述场板的步骤包括以下步骤：
形成图案化掩模，所述图案化掩模在与所述场板对应的位置中提供开口；
沉积用于所述场板的金属；
通过使用溶剂喷射的剥离技术，去除所述金属的沉积在所述图案化掩模上的部分。
3.根据权利要求2所述的方法，
其中去除所述金属的部分的步骤包括：以5至50MPa的压力来喷射溶剂。
4.根据权利要求1所述的方法，
其中所述源电极、漏电极和栅电极具有共同的纵向方向，以及
其中形成所述主有源区、所述辅助有源区和所述无源区的步骤包括以下步骤：在与沿着所述纵向方向并排布置的所述主有源区和所述辅助有源区对应的区域中注入氩离子(Ar+)。
5.根据权利要求2所述的方法，
其中所述源电极、漏电极和栅电极具有彼此共同的相应的纵向方向，以及
其中形成所述主有源区、所述辅助有源区和所述无源区的步骤包括以下步骤：在与沿着所述方向并排布置的所述主有源区和所述辅助有源区对应的区域中注入氩离子(Ar+)。
6.根据权利要求5所述的方法，
其中去除所述金属的部分的步骤包括：以5至50MPa的压力来喷射溶剂。
7.根据权利要求3所述的方法，
其中所述源电极、漏电极和栅电极具有共同的纵向方向，以及
其中形成所述主有源区、所述辅助有源区和所述无源区的步骤包括以下步骤：在与沿着所述纵向方向并排布置的所述主有源区和所述辅助有源区对应的区域中注入氩离子(Ar+)。
8.根据权利要求2至7中任一项所述的方法，
其中所述无源区形成在所述主有源区与所述辅助有源区之间。
9.根据权利要求1所述的方法，还包括：
在所述辅助有源区中形成互连，所述互连提供所述场板和所述辅助有源区之间的接触。
10.根据权利要求9所述的方法，其中，形成互连的步骤包括：
形成所述互连的宽部，其在所述绝缘膜中的所述开口中与所述半导体层叠件接触，以及
形成所述互连的窄部，其连接所述宽部与所述场板。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4273935A4 (en) * 2021-01-29 2024-03-06 Huawei Tech Co Ltd TRANSISTOR, ELECTRONIC DEVICE AND TERMINAL DEVICE
US20240038886A1 (en) * 2021-08-11 2024-02-01 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103765565A (zh) * 2011-08-22 2014-04-30 瑞萨电子株式会社 半导体装置
CN104637991A (zh) * 2015-01-26 2015-05-20 电子科技大学 一种改进的场板结构氮化镓高电子迁移率晶体管
CN106531791A (zh) * 2015-09-15 2017-03-22 三菱电机株式会社 半导体装置及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3385604B2 (ja) * 1996-05-08 2003-03-10 ソニー株式会社 はんだバンプの形成方法
JP2005277027A (ja) * 2004-03-24 2005-10-06 Asap:Kk 薄膜パターン形成方法
US8212290B2 (en) * 2007-03-23 2012-07-03 Cree, Inc. High temperature performance capable gallium nitride transistor
JP2010263022A (ja) * 2009-04-30 2010-11-18 Fujikura Ltd リフトオフ方法およびリフトオフ装置
JP5649347B2 (ja) * 2010-07-20 2015-01-07 住友電工デバイス・イノベーション株式会社 半導体装置
JP5775321B2 (ja) * 2011-02-17 2015-09-09 トランスフォーム・ジャパン株式会社 半導体装置及びその製造方法、電源装置
US9730845B2 (en) * 2012-02-17 2017-08-15 Bernard Fresco First-aid kit
US20140001479A1 (en) * 2012-06-29 2014-01-02 Power Integrations, Inc. Switching device with charge distribution structure
US9425267B2 (en) * 2013-03-14 2016-08-23 Freescale Semiconductor, Inc. Transistor with charge enhanced field plate structure and method
JP2015195288A (ja) * 2014-03-31 2015-11-05 住友電工デバイス・イノベーション株式会社 半導体装置及び半導体装置の製造方法
JP2017107942A (ja) 2015-12-08 2017-06-15 株式会社東芝 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103765565A (zh) * 2011-08-22 2014-04-30 瑞萨电子株式会社 半导体装置
CN104637991A (zh) * 2015-01-26 2015-05-20 电子科技大学 一种改进的场板结构氮化镓高电子迁移率晶体管
CN106531791A (zh) * 2015-09-15 2017-03-22 三菱电机株式会社 半导体装置及其制造方法

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