CN106992209B - 半导体器件及其制造方法 - Google Patents

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Abstract

本申请涉及半导体器件及其制造方法。在使用氮化物半导体的半导体器件中，防止MISFET具有降低的可控性，这在构成MISFET的栅极电极的钨膜具有拉伸应力时会发生。通过具有相对小的晶粒尺寸并且不具有拉伸应力的晶粒的钨膜，形成具有AlGN/GaN异质结的MISFET的栅极电极。钨膜的晶粒的晶粒尺寸小于构成栅极电极并形成在钨膜下方的势垒金属膜的晶粒的晶粒尺寸。

Description

半导体器件及其制造方法
相关申请的交叉引用
这里通过参考并入2015年12月9日提交的日本专利申请No.2015-240421的全部公开内容，包括说明书，附图和摘要。
技术领域
本发明涉及一种半导体器件及其制造方法，该半导体器件及其制造方法适合在例如使用氮化物半导体的半导体器件中使用。
背景技术
最近，使用其带隙大于硅(Si)的III-V族化合物的半导体器件已引起关注。其中，从大的电介质击穿场、高的电子饱和速度、高的热导率、在AlGaN和GaN之间形成良好的异质结的能力以及使用无毒且因此高度安全的材料的观点来看，使用氮化镓(GaN)的MISFET(金属绝缘体半导体场效应晶体管)是有利的。
例如，专利文献1(日本未审查专利申请公开No.2006-245564)描述了通过使具有AlGaN/GaN异质结的FET的沟道的长方向平行于六方晶的C轴方向，可以抑制由于栅极电极的形成而将另外发生的沟道区中的压电电荷的产生。
[专利文献]
[专利文献1]日本未审查专利申请公开No.2006-245564
发明内容
当钨(W)用作具有AlGaN/GaN异质结的FET的栅极电极的材料以降低栅极电极的电阻时，由于钨膜的拉伸应力而产生压电极化电荷，而压电极化电荷使得FET的控制很困难。
其它问题和新颖特征将从这里的描述和附图中显而易见。
下面将简要概述本申请公开的实施例中的典型的实施例。
在本发明的实施例中，提供了一种具有包括氮化物半导体的MISFET的半导体器件，其中，构成栅极电极的钨膜具有其晶粒尺寸小于势垒金属膜的晶粒，该势垒金属膜构成栅极电极但是形成在钨膜下方。
在本发明的另一个实施例中，还提供了一种制造具有包括氮化物半导体的MISFET的半导体器件的方法，该方法包括在不超过300W的直流功率条件下通过溅射形成构成栅极电极的钨膜。
在本申请中公开并且在以下典型实施例中示出的半导体器件可以具有改进的性能。特别地，可以获得具有良好的开/关可控性并且能够以高速操作的MISFET。
在本申请中公开并且在以下典型实施例中示出的制造半导体器件的方法可以提供具有良好性能的半导体器件。特别地，可以提供具有良好的开/关可控性并且能够以高速操作的MISFET。
附图说明
图1是示出根据本发明第一实施例的半导体器件的横截面视图；
图2是示出根据本发明第一实施例的半导体器件的横截面视图；
图3是示出构成栅极电极的钨膜的应力与AlGaN的间隙距离之间的关系的图；
图4是示出根据本发明第一实施例的半导体器件的制造方法的横截面视图；
图5是示出接着图4的半导体器件的制造方法的横截面视图；
图6是示出接着图5的半导体器件的制造方法的横截面视图；
图7是示出接着图6的半导体器件的制造方法的横截面视图；
图8是在根据本发明第一实施例的半导体器件的制造步骤中使用的溅射装置的横截面视图；
图9是描述接着图7的半导体器件的制造步骤的横截面视图；
图10是描述接着图9的半导体器件的制造步骤的横截面视图；
图11是描述接着图10的半导体器件的制造步骤的横截面视图；
图12是描述接着图11的半导体器件的制造步骤的横截面视图；
图13是描述接着图12的半导体器件的制造步骤的横截面视图；
图14是描述接着图13的半导体器件的制造步骤的横截面视图。
图15是示出用于形成钨膜的溅射时的直流功率与通过溅射形成的钨膜中的应力之间的关系的图；
图16是示出根据本发明第二实施例的半导体器件的横截面视图；
图17是根据本发明第二实施例的半导体器件的横截面视图；和
图18是示出比较示例的半导体器件的横截面视图。
具体实施方式
下面将基于一些附图详细描述本发明的实施例。在用于描述若干实施例的所有附图中，具有相同功能的部件将由相同的附图标记表示，并且将省略重复的描述。在以下实施例中，除非另有特别需要，否则原则上不重复对相同或类似部分的描述。
(第一实施例)
下面将参照一些附图详细描述本实施例的半导体器件。
[结构的描述]
图1是示出本实施例的半导体器件的组成的横截面视图。
本实施例的半导体器件是使用氮化物半导体的MIS(金属绝缘体半导体)型场效应晶体管(FET)。该半导体器件也称为“高电子迁移率晶体管(HEMT)”或“功率晶体管”。本实施例的半导体器件是所谓的凹栅型半导体器件。
在本实施例的半导体器件中，如图1所示，在衬底SB上依次堆叠有沟道层CH和势垒层(缓冲层)BA。将在其中形成晶体管的有源区通过元件隔离区(未示出)被划分。衬底SB例如是具有1Ω·cm的电阻率并且由具有暴露(111)面的硅(Si)制成的半导体衬底。沟道层CH例如是氮化镓(GaN)层。势垒层BA例如是AlGaN(AlxGa(1-x)N)层。构成势垒层BA的AlGaN层具有例如约0.03μm的厚度。该AlGaN层具有不大于
Figure BDA0001169162240000041
的间隙距离(C轴)。AlGaN和GaN之间具有良好的异质结。
势垒层BA上具有绝缘膜IF1。当将栅极电极GE图案化时，该绝缘膜IF1用作蚀刻停止层。例如，绝缘膜IF1由氮化硅膜(Si3N4膜，含有氮化硅的膜)构成。绝缘膜IF1在其上表面上具有沟槽T，该沟槽T贯穿绝缘膜IF1和势垒层BA并且到达沟道层CH的深度的中间。在沟槽T中和在绝缘膜IF1上经由栅极绝缘膜GI具有栅极电极GE。沟道层CH和势垒层BA均由氮化物半导体制成，并且势垒层BA的氮化物半导体具有比沟道层CH的带隙宽的带隙。
栅极绝缘膜GI是堆叠膜，该堆叠膜包括绝缘膜IF1、形成在势垒层BA和沟道层CH中的每一个上的绝缘膜IF2以及形成在绝缘膜IF2上的绝缘膜IF3。绝缘膜IF2例如由氧化铝(Al2O3，氧化铝)膜制成，而绝缘膜IF3例如由氧化铪(HfO2)膜制成。在本实施例中，将描述具有如上所述的堆叠结构的栅极绝缘膜GI，但栅极绝缘膜GI也可以仅包括绝缘膜IF2或IF3。
栅极电极GE是堆叠膜，该堆叠膜包括势垒金属膜BM和钨(W)膜WF，势垒金属膜BM是形成在栅极绝缘膜GI上的导电膜，钨(W)膜WF是形成在势垒金属膜BM上的导电膜。势垒金属膜BM和钨膜WF各自具有包含多个晶粒体(晶粒)的多晶结构。包括栅极电极GE和栅极绝缘膜GI的堆叠膜位于沟槽T内、在沟槽T的正上方并且在紧邻沟槽T的绝缘膜IF1的正上方。钨膜WF不具有拉伸应力。这意味着钨膜WF具有0的应力或压缩应力。
势垒金属膜BM用于防止在构成栅极电极GE的钨膜WF中的钨在栅极绝缘膜GI等中扩散。由此，可以防止由于钨的扩散导致的击穿电压的降低。势垒金属膜BM还用于增强钨膜和栅极绝缘膜GI之间的粘附力，其中，钨膜是栅极电极GE的主导体，栅极绝缘膜GI是栅极电极GE的下覆膜。
势垒金属膜BM由例如氮化钛(TiN)膜制成。作为势垒金属膜BM的材料，不仅可以使用氮化钛，而且可以使用钛(Ti)、钽(Ta)或氮化钽(TaN)。换言之，作为势垒金属膜BM的材料，可以使用钛(Ti)或钽(Ta)或其氮化物化合物。
二维电子气2DEG形成在沟道层CH和势垒层BA之间的界面附近的区域中，并且形成在沟道层CH的侧面上。当对栅极电极GE施加阈值电位时，沟道形成在栅极绝缘膜GI和沟道层CH之间的界面附近。
二维电子气2DEG通过以下机理形成。构成沟道层CH和势垒层BA的各自的氮化物半导体(这里为基于氮化镓的半导体)在带隙(禁带宽度)和电子亲和力上有所不同。因此，在这些半导体的结表面处形成阱电位。电子在该阱电位中累积，并且结果，在沟道层CH和势垒层BA之间的界面附近形成二维电子气2DEG。
在沟道层CH和势垒层BA之间的界面附近形成的二维电子气2DEG被其中具有栅极电极GE的沟槽T分开。因此，在本实施例的半导体器件中，在不对栅极电极GE施加阈值电位时可以维持截止状态，而在对栅极电极GE施加阈值电位时形成沟道并可以维持导通状态。因此，可以执行常关操作。
包括栅极绝缘膜GI和栅极电极GE的堆叠膜和绝缘膜IF1的上表面被覆盖有层间绝缘膜ES和层间绝缘膜IL，层间绝缘膜ES和层间绝缘膜IL连续形成在堆叠膜和绝缘膜IF1上。层间绝缘膜ES例如由氮化硅膜(Si3N4膜)制成，而层间绝缘膜IL例如由氧化硅(SiO2膜)制成。层间绝缘膜IL具有平坦化的上表面。
栅极电极GE两侧上的势垒层BA分别在其上具有源极电极SE和漏极电极DE。栅极电极GE、源极电极SE、漏极电极DE和沟道层CH构成MISFET，MISFET是GaN功率器件。这意味着，源极电极SE、栅极电极GE和漏极电极DE沿着半导体衬底SB的主表面在一个方向上并列。
势垒层BA的上表面经由欧姆层与源极电极SE具有欧姆接触。势垒层BA的上表面经由欧姆层与漏极电极DE具有欧姆接触。源极电极SE包括耦合部分(插头)和该耦合部分上的布线部分，该耦合部分位于贯穿层间绝缘膜ES和IL的接触孔CS中。漏极电极DE包括耦合部分(插头)和该耦合部分上的布线部分，该耦合部分位于贯穿层间绝缘膜ES和IL的接触孔CD中。换言之，层间绝缘膜IL在其上表面上方具有源极电极SE和漏极电极DE中的每一个的布线部分。
源极电极SE和漏极电极DE中的每一个的布线部分以及层间绝缘膜IL的上表面覆盖有保护绝缘膜PRO。保护绝缘膜PRO是由例如氮氧化硅(SiON)制成的钝化膜。栅极电极GE经由位于贯穿层间绝缘膜ES和IL的接触孔(未示出)中的耦合部分(插头)与栅极布线(未示出)电耦合。
图2是示出本实施例的半导体器件的横截面视图，并且它是图1所示的栅极电极GE的局部放大横截面视图。图2是横截面视图，但为了便于理解，省略了剖面线。
图2示出构成栅极电极GE的势垒金属膜BM和钨膜WF的堆叠结构的横截面。势垒金属膜BM包括由例如氮化钛制成的多个晶粒G2，而钨膜WF包括由钨(W)制成的多个晶粒G1。
晶粒G2具有例如10nm或更大的晶粒尺寸。另一方面，晶粒G1具有5nm或更小的晶粒尺寸。因此，钨膜WF的晶粒G1的晶粒尺寸小于势垒金属膜BM的晶粒G2的晶粒尺寸。本文所用的术语“晶粒尺寸”是指当预定的膜具有多个晶粒时，通过求多个晶粒中每一个的长直径和短直径的平均值，然后求所得晶粒值的平均值，来确定的平均晶粒尺寸。
当晶粒G1的晶粒尺寸为5nm或更小时，一个晶粒G1不从钨膜WF的底表面延伸到顶表面，因为晶粒G1的晶粒尺寸小于钨膜WF的厚度。这意味着构成钨膜WF的底表面的晶粒G1和构成该钨膜WF的顶表面的晶粒G1之间具有另一晶粒G1。相反，构成钨膜WF的顶表面的晶粒G1和构成钨膜WF的底表面的晶粒G1之间具有另一晶粒G1。此外，与钨膜WF的顶表面和底表面分离，钨膜WF具有在其中形成的晶粒G1。
图1中所示的MISFET操作如下。在没有漏极电压施加到漏极电极DE的截止状态下，从源极电极SE提供的电子落入阱电位中，并且在那里形成高密度电子聚集体(二维电子气)，该阱电位存在于AlGaN层和GaN层之间的界面附近的区域中以及GaN侧面上。二维电子气可以沿着AlGaN层和GaN层之间的异质界面自由移动，形成作为阱电位中的电子的路径的沟道。
当在该状态下向栅极电极GE施加预定电位并施加漏极电压时，二维电子气将电子从负电极(源极电极SE)向正电极(漏极电极DE)传送，同时保持高电子迁移率和高电子浓度。因此，电流在源极和漏极之间流动。通过极化效应，在AlGaN层和GaN层之间的界面处产生二维电子气。通过增强极化效应，二维电子气的浓度增加。这使得能够以更高的速度操作MISFET。例如，通过施加应力以在C轴方向上压缩沟道部分来增强极化效应。术语“C轴”是指图1中的垂直方向轴。换言之，C轴是沿着图1中的深度方向的轴。
本实施例的主要特征在于，钨膜WF的晶粒G1的晶粒尺寸为5nm或更小，并且小于势垒金属膜BM的晶粒G2的晶粒尺寸。本实施例的半导体器件的特征还在于，钨膜WF没有拉伸应力，因为钨膜WF具有小的晶粒尺寸；并且由于钨膜WF没有拉伸应力，所以构成势垒层BA的AlGaN的间隙距离(C轴)为
Figure BDA0001169162240000081
或更小。这里使用的术语“间隙距离”是指作为主晶轴的C轴中的晶格之间的距离。
下面将参照图3和图18描述本实施例的半导体器件的优势。图3是示出构成栅极电极的钨膜的应力与AlGaN的间隙距离之间的关系的图。图18是示出比较示例的半导体器件的栅极电极的横截面视图。
将作为氮化物半导体的GaN用于电流流经的通路的GaN功率器件具有大的绝缘击穿场，并且因此该GaN功率器件与形成在硅(Si)衬底上的元件相比可以具有改善的击穿电压。这有助于GaN功率器件的小型化。此外，GaN功率器件能够以高速操作，因为它具有低导通电阻和高饱和电子速度。这意味着，使用作为GaN功率器件的MISFET(功率晶体管)可以实现高速开关操作。
这里描述的MISFET具有横向结构，其中源极、栅极和漏极的所有电极存在于同一平面上，因为存在于AlGaN层和GaN层之间的界面处的二维电子气用作电流通路。
当将具有低于硅(Si)的电阻的钨(W)用作MISFET的栅极电极的材料时，所得到的GaN功率器件可以由于栅极电极的电阻的降低而具有增强的高速操作性能。换言之，将由钨膜和势垒金属膜(例如，TiN膜)组成的堆叠结构用于栅极电极可以增强偏振效应，从而增加二维电子气浓度。这使得所得元件以增加的速度操作。此外，钨膜具有另一个优势，即它可以容易地以良好的精度加工(图案化)。
然而，当在相对高的直流功率条件下形成例如通过溅射待形成的钨膜时，该钨膜由于晶粒的晶粒尺寸的增加而成为具有拉伸应力的膜。与衬底的中心部分相比，这种具有拉伸应力并且在衬底上形成为栅极绝缘膜的钨膜抬高了衬底的端部部分。因此，向衬底施加应力，以将其转换成碗状形状。这对应于C轴方向上的间隙距离的增加。在这种情况下，氮化物半导体特有的压电极化电荷由于上述应力在AlGaN层和GaN层之间的界面中积累，并且所得的MISFET不能具有期望的晶体管特性。
具体来说，压电极化电荷降低了MISFET的阈值电压，并且导致MISFET变成常开元件。与常关MISFET相比，常开MISFET难以在导通状态和截止状态之间切换，因此它不满足开关元件所必需的特性。简而言之，常开MISFET难以在导通和截止之间进行控制，使得这种MISFET不适合使用。
因此，通过将具有大拉伸应力的钨膜用于栅极电极不能获得常关MISFET。在这种情况下，由于不可能利用将低电阻钨膜用于栅极电极的优势，GaN功率器件失去其优点，即，高速可操作性。简而言之，这样获得的半导体器件具有劣化的性能。
此外，当在衬底上将具有拉伸应力的钨膜形成为栅极绝缘膜时，在衬底和栅极绝缘膜(该栅极绝缘膜提供在栅极电极和衬底之间)之间的界面处产生缺陷能级，并且在缺陷能级中俘获诸如电子或空穴之类的载流子。这意味着在栅极绝缘膜和衬底之间的界面处出现陷阱能级。在这种情况下，在陷阱能级中俘获载流子，因此电荷积聚在栅极绝缘膜和衬底之间的界面中，从而引起MISFET的阈值电压的变化。结果，这样制造的半导体器件的可靠性降低。
因此，本发明人测试了配备有包括具有拉伸应力的钨膜的栅极电极的常开MISFET。结果发现，构成具有拉伸应力的钨膜的晶粒具有大的晶粒尺寸；并且常开MISFET的AlGaN层(势垒层)在C轴方向上的间隙距离大于预定值。
如作为比较示例的图18所示，构成栅极电极GE的钨膜WFA具有多个晶粒G3，各个晶粒G3具有相对大的晶粒尺寸。例如，晶粒G3是在钨膜WFA的厚度方向上延伸的柱状晶粒体，并且它们具有超过5nm的晶粒尺寸。当晶粒G3具有特别大的晶粒尺寸时，晶粒G3之一从钨膜WFA的底表面延伸到顶表面。
假定将受构成势垒金属膜BM的粒子G2的晶粒尺寸的影响而形成这种晶粒G3。晶粒G3的晶粒尺寸可以等于晶粒G2的晶粒尺寸，或者晶粒G3的晶粒尺寸可以大于晶粒G2的晶粒尺寸。当钨膜WFA形成为与势垒金属BM的顶表面邻接时，钨膜WFA的晶粒G3可能具有增加的晶粒尺寸，使得钨膜WFA趋向于具有大的拉伸强度。
基于使用XRD(X射线衍射)的测试，本发明人还发现，配备有包括具有拉伸应力的钨膜的栅极电极的常开MISFET的AlGaN层(势垒层)在C轴方向上的间隙距离大于
Figure BDA0001169162240000101
图3示出本发明人测量的阈值电压和间隙距离之间的关系。在图3的图中，AlGaN层(势垒层)的间隙距离沿横坐标绘制，而MISFET的阈值电压沿图的纵坐标绘制。
如图3所示，在常开MISFET中，即阈值电压小于0V的MISFET中，AlGaN层的间隙距离越大，负方向的阈值电压越大。AlGaN层的间隙距离在0V的阈值电压时为
Figure BDA0001169162240000102
0V的阈值电压是MISFET变为常开型或常关型时的边界值。这表明常开MISFET的AlGaN层的间隙距离大于
Figure BDA0001169162240000103
如上所述，间隙距离的增加和阈值电压的降低之间的相关性如下发生。AlGaN层的间隙距离随着构成MISFET的栅极电极的钨膜的拉伸应力的增加而增加，并且随着拉伸应力的增加，压电极化电荷的数量增加，而MISFET的阈值电压降低。因此，AlGaN层的间隙距离取决于钨膜的应力而变化。
基于上述测试结果，本发明人研究了通过将不具有拉伸应力的钨膜形成为待用于栅极电极的低电阻导电膜来实现常关MISFET。因此，在本实施例中，将图2中所示的具有晶粒尺寸为5nm或更小的晶粒G1的钨膜WF形成为栅极电极GE的一部分，以将钨膜WF中的应力调整为0MPa或压缩应力。此外，通过将常关MISFET形成为其AlGaN层具有
Figure BDA0001169162240000104
或更小的间隙距离的MISFET，可以获得具有0V或更高的阈值电压的常关MISFET。
具体地说，具有小晶粒尺寸的钨膜WF具有小的拉伸应力，因此即使将其形成为构成栅极电极GE的膜，也可以防止压电极化电荷的产生。与使用具有拉伸应力的钨膜的MISFET相比，在其栅极电极GE中包括具有小晶粒尺寸的钨膜WF的MISFET可以具有在正方向上增加的阈值电压。在本实施例中，通过将由晶粒尺寸比势垒金属的粒子G2的晶粒尺寸小的晶粒G1制成的钨膜WF形成为栅极电极GE的构成膜，可以实现上述优势。特别地，具有不超过5nm的晶粒尺寸的晶粒G1可以有效地增加阈值电压，因为钨膜WF不具有拉伸应力。
通过测量构成势垒层BA的AlGaN层的间隙距离可知，例如通过采用上述的结构，图1所示的钨膜WF的应力变为0或压缩应力。这意味着，当MISFET不是常开型时，即，MISFET的阈值电压是不小于0V的正值时，AlGaN层的间隙距离如图3所示为
Figure BDA0001169162240000111
或更大。因此，通过将具有这样的应力的钨膜形成为构成栅极电极GE的一部分或全部的钨膜WF，以将构成势垒层BA的AlGaN层的间隙距离调整至
Figure BDA0001169162240000112
或更大，可以获得常关MISFET。
因此，可以在防止产生压电极化电荷的同时获得常关MISFET，该常关MISFET是配备有包括低电阻钨膜WF的栅极电极GE的GaN功率器件。这意味着可以减小为常关型并因此具有良好可控性的MISFET的栅极电极GE的电阻，从而可以实现能够以更高速度操作的MISFET。因此，半导体器件可以具有改善的性能。
此外，通过使用构成栅极电极GE的具有0应力或压缩应力的钨膜WF，在衬底和栅极绝缘膜之间的界面处产生陷阱能级，该栅极绝缘膜提供在栅极电极和衬底之间。这使得防止MISFET的阈值电压的变化是可能的。结果，可以提高半导体器件的可靠性。
[制造方法的描述]
接下来，将参照图4到图14描述本实施例的半导体器件的制造方法。图4到图7以及图9到图14是示出本实施例的半导体器件的制造方法的横截面视图。图8是在本实施例的半导体器件的制造步骤中使用的溅射装置的横截面视图。
如图4所示，提供衬底SB并且在衬底SB上形成沟道层CH。作为衬底，例如，使用由具有暴露(111)表面并且具有1Ω·cm电阻率的硅(Si)制成的半导体衬底。作为沟道层CH，通过金属有机化学气相沉积(MOCVD)等在衬底上异质外延生长氮化镓(GaN)层。这样形成的沟道层CH具有例如约1μm的厚度。
接下来，作为势垒层BA，例如，通过金属有机化学气相沉积等在沟道层CH上异质外延生长AlGaN(AlxGa(1-x)N)层。AlGaN层的膜厚度例如为约0.03μm。
以这种方式，形成沟道层CH和势垒层BA的堆叠层。该堆叠层通过上述的异质外延生长形成，即，其中它们在[0001]晶轴(C轴)方向上堆叠的III族的平面生长。换言之，上述的堆叠层通过(0001)Ga平面生长形成。在沟道层CH和势垒层BA之间的该堆叠层的界面附近形成二维电子气2DEG。
接下来，在势垒层BA上形成绝缘膜IF1。作为绝缘膜IF1，例如，通过CVD(化学气相沉积)等在势垒层BA上沉积氮化硅膜(Si3N4膜，含有氮化硅的膜)。
接下来，尽管未示出，但通过光刻在绝缘膜IF1上形成用于打开元件隔离区域的光致抗蚀剂膜。以所得的光致抗蚀剂膜作为掩模，然后注入硼(B)或氮(N)。硼(B)或氮(N)经由绝缘膜IF1注入到沟道层CH和势垒层BA中。将诸如硼(B)或氮(N)的离子种类注入到沟道层CH和势垒层BA中改变了晶体状态并增加了电阻。以这种方式，形成元件隔离区域。此后去除光致抗蚀剂膜。由该元件隔离区域包围的区域成为有源区域。
接下来，如图5所示，通过光刻在绝缘膜IF1上形成光致抗蚀剂膜PR1，光致抗蚀剂膜PR1在有源区域中具有开口部分。接着，以光致抗蚀剂膜PR1作为掩模，蚀刻绝缘膜IF1。在使用通过光刻(曝光、显影)被加工成期望形状的光致抗蚀剂膜或硬掩模膜作为掩模的同时，通过蚀刻将下覆层的材料加工成期望的形状，被称为图案化。作为用于氮化硅膜和氧化硅膜的蚀刻气体，例如可以使用诸如CF4，CHF3之类的气体。因此，具有开口部分的绝缘膜IF1形成在势垒层BA上。换言之，势垒层BA的上表面从绝缘膜IF1的开口部分的底部露出。
接下来，如图6所示，以光致抗蚀剂膜PR1作为掩模，蚀刻势垒层BA和沟道层CH以形成沟槽T，沟槽T贯穿绝缘膜IF1和势垒层BA并且到达沟道层CH的中间。作为蚀刻气体，例如使用基于卤素的气体(Cl2，HBr，BCl3等)，并且在等离子体气氛中进行干蚀刻。作为等离子体源，例如可以使用ICP(电感耦合等离子体)。通过该蚀刻，去除开口部分下面的沟道层CH的表面部分和势垒层BA，并且从开口部分的底部露出沟道层CH。
接下来，如图7所示，去除光致抗蚀剂膜PR1。然后，在沟槽T中和绝缘膜IF1上形成将构成栅极绝缘膜GI的绝缘膜。这里，绝缘膜由包括绝缘膜IF2和堆叠在绝缘膜IF2上的绝缘膜IF3的堆叠膜形成。作为绝缘膜IF2，通过ALD(原子层沉积)或类似方法在沟槽中和绝缘膜IF1上沉积厚度为约0.1μm的氧化铝(氧化铝，Al2O3)膜。作为绝缘膜IF3，通过ALD等方法在绝缘膜IF2上形成氧化铪膜(HfO2膜)，氧化铪膜(HfO2膜)是具有比氧化硅膜的介电常数高的介电常数的高介电常数膜。
作为栅极绝缘膜GI，可以仅形成绝缘膜IF2或IF3中的任一个来代替上述堆叠结构。作为绝缘膜IF2，不仅可以使用氧化铝膜，而且可以使用氧化硅膜。作为绝缘膜IF3，不仅可以使用氧化铪膜(HfO2膜)，而且可以使用其它基于铪的绝缘膜，诸如铝酸铪膜、HfON膜(铪氮氧化物膜)、HfSiO膜(硅酸铪膜)、HfSiON膜(铪氧氮化硅膜)或HfAlO膜。绝缘膜IF3的材料的示例可以包括氧化锆(ZrO2)、氧化钽(Ta2O5)和氧化钛(TiO2)。
接下来，在栅极绝缘膜GI上形成导电膜，该导电膜在后续步骤中将作为栅极电极GE(参照图9)。作为导电膜，按提及的顺序形成势垒金属膜BM和钨膜WF。具体而言，例如，使用溅射法或CVD在栅极绝缘膜GI上沉积堆叠膜，该堆叠膜例如包括作为势垒金属膜BM的氮化钛(TiN)膜和其上的钨(W)膜WF。
势垒金属膜BM是导电膜，导电膜是为了防止钨从钨膜WF扩散以及为了提高钨膜WF和栅极绝缘膜GI之间的粘附性而提供的。作为势垒金属膜BM的材料，不仅可以使用氮化钛，而且可以使用钛(Ti)、钽(Ta)或氮化钽(TaN)。换言之，作为势垒金属膜BM的材料，可以使用钛(Ti)或钽(Ta)或其氮化物化合物。
图8所示的溅射装置用于溅射以形成势垒金属膜BM和钨膜WF。如图8所示，溅射装置配备有腔室CHMS。腔室CHMS具有泵PM，泵PM与腔室CHMS耦合并且从腔室CHMS排出气体以抽空腔室CHMS。这意味着腔室CHMS是可以被制成真空的真空腔室。另外，腔室CHMS具有氩气供应源ARS，氩气供应源ARS与腔室CHMS耦合并且向腔室CHMS供应氩气(Ar)。腔室CHMS和泵PM之间，腔室CHMS和氩气供应源ARS之间分别具有打开或关闭管道的阀VA1和VA2。
腔室CHMS包括具有底部和侧壁的容器CHA，并且容器CHA上具有环形适配器A4。适配器A4在其上有靶TG，该靶TG放置成将盖放置在环形适配器A4上的开口部分上。例如，用于形成由例如TiN膜制成的势垒金属膜BM(参考图7)的靶TG的材料是Ti(钛)，并且在氩和氮的混合气体气氛中进行溅射。用于形成钨膜WF(参照图7)的靶TG的材料是钨(W)。由于腔室CHMS用容器CHA、适配器A4和靶TG气密地封闭，所以在阀VA1打开的情况下通过泵PM从腔室CHMS排出气体，可以将腔室CHMS排空。
适配器A4和靶TG之间具有环形的O形环OR4，并且O形环防止腔室CHMS外部的气体被吸入腔室CHMS。适配器A4例如由Al(铝)制成，并且O形环OR4例如由Cu(铜)制成。
腔室CHMS在其内部的中心处具有晶片载台ST1，晶片载台ST1上具有半导体晶片WFR。将在包括图6所示的衬底SB的半导体晶片WFR上形成膜。晶片载台ST1由放置在其下方的轴SH1支撑。晶片载台ST1具有从载台的顶表面贯通至底表面的孔部分，在孔部分的正下方具有能够垂直移动的销PN。
销PN固定到支架ST2的上表面，并且支架ST2由放置在其下方的轴SH2支撑。在搬送半导体晶片WFR期间，销PN与支架ST2一起向上移动，突出在晶片载台ST1的上表面的上方，并且用于抬起半导体晶片WFR。轴SH1在其外围被覆盖有波纹状覆盖物CV1，类似地，轴SH2被覆盖有覆盖物CV2。在该图中省略了如下孔部分，该孔部分在晶片载台ST1中开口并且销PN穿过该孔部分以便抬起半导体晶片WFR。
在溅射步骤中，将从氩气供给源ARS供给的氩气(Ar)电离，并且在靶TG上轰击。构成靶TG的原子因此被溅射，并且经溅射的靶材沉积在被布置为面对靶TG的半导体晶片WFR的上表面上。在此，将氩气用作供给到溅射装置的气体，但是不仅可以使用氩(Ar)，而且可以使用Xe(氙)。
具体而言，首先，使用泵PM高真空排气的腔室CHMS被引入有来自氩气供给源AR的氩气(Ar)。接下来，通过利用施加在靶TG和半导体晶片WFR之间的高电场的辉光放电，将氩气离子化成氩离子(Ar+)。
在此，使用放置在靶TG上的磁体MGN产生磁场。此外，向靶TG施加直流功率(DC功率)。在靶TG的底表面上轰击Ar(氩)的离子原子。这样发射的二次电子被洛伦兹力俘获，并且回旋加速器运动加速了惰性气体的电离。使用这种磁控溅射加速了因此俘获的电子对气体的电离并且提高了膜形成速度，磁控溅射的方法通过磁体MGN的磁场俘获负离子和二次电子以抑制靶TG和半导体晶片WFR的温度升高。
当为了形成势垒金属膜BM而向靶TG施加直流电压以产生高电场时(参照图7)，例如以1kW的功率施加该直流电压。另一方面，当为了形成钨膜WF而向靶TG施加直流电压以产生高电场时(参照图7)，例如，以300W或更低的功率施加该直流电压。总之，用于溅射以形成势垒金属膜BM的直流功率大于300W，而用于溅射以形成钨膜WF的直流功率为300W或更低。
当通过高电场加速氩离子以轰击靶TG时，通过回弹发射的靶材原子的一部分附着到半导体晶片WFR的主表面。因此形成由附着于半导体晶片WFR的主表面的材料制成的膜，即溅射膜。这里使用的术语“溅射膜”是指通过溅射形成的膜。更具体地，它是通过溅射和轰击由从靶TG发射的成分的附着而形成的膜。
通过上述溅射步骤，使从靶TG发射的成分粘附在半导体晶片WFR的上表面，从而形成图7所示的势垒金属膜BM和钨膜WF。
图8所示的晶片载台ST1在其水平方向上具有环形屏蔽SD5、SD6、SD7和SD8，它们分别在平面图中具有圆形形状并且包围晶片载台ST1。屏蔽SD8与晶片载台ST1的侧壁相邻，并且其外部具有屏蔽SD7。因此，在靶TG和晶片载台ST1之间的区域在其外围被屏蔽SD5到SD8包围。屏蔽SD5由适配器A4支撑。
通过执行用于形成钨膜WF的上述溅射并且同时将直流功率条件设置为不大于300W的相对低的值，钨膜WF可以具有如图2所示的减小的晶粒尺寸。这意味着构成钨膜WF的晶粒G1的晶粒尺寸可以减小到例如5nm。另一方面，势垒金属膜BM在高直流功率条件(例如，1kW或更高)下形成，因此构成势垒金属膜BM的晶粒G2的晶粒尺寸变得大于晶粒G1的晶粒尺寸。
接下来，如图9所示，使用光刻和蚀刻对钨膜WF、势垒金属膜BM以及绝缘膜IF3和IF2进行图案化。这里，通过图案化钨膜WF和势垒金属膜BM，形成具有堆叠结构的栅极电极GE，该堆叠结构包括钨膜WF的图案和势垒金属膜BM的图案。另外，通过图案化绝缘膜IF3和IF2，形成具有堆叠结构的栅极绝缘膜GI，该堆叠结构包括绝缘膜IF3的图案和绝缘膜IF2的图案。
具体而言，使用光刻形成覆盖栅极电极GE的形成区域的光致抗蚀剂膜PR2，并且以得到的光致抗蚀剂膜PR2为掩模，对钨膜WF、势垒金属膜BM以及绝缘膜IF3和IF2进行蚀刻。作为蚀刻气体，例如使用基于卤素的气体(Cl2或HBr，或它们的混合气体)，在等离子体气氛中进行干蚀刻。作为等离子体源，可以使用例如ICP(电感耦合等离子体)等。在该蚀刻期间，绝缘膜IF1用作蚀刻停止层。
在沟槽T的正上方和沟槽T的附近的绝缘膜IF2和IF3、势垒金属膜BM和钨膜WF留下而没有被去除。通过该蚀刻，沿着衬底SB的主表面的方向，从与沟槽T分离的区域和在夹着沟槽T的两侧上去除绝缘膜IF2和IF3、势垒金属膜BM和钨膜WF，从而将绝缘膜IF1的上表面露出。
接下来，如图10所示，在去除光致抗蚀剂膜PR2之后，在栅极电极GE上连续形成层间绝缘膜ES和IL。具体地说，例如，在栅极电极GE和绝缘膜IF1上使用CVD等将氮化硅膜沉积为层间绝缘膜ES。然后，例如，使用CVD等将氧化硅膜沉积为层间绝缘膜IL。然后，使用CMP(化学机械抛光)等来平坦化层间绝缘膜IL的上表面。
接下来，如图11所示，使用光刻和蚀刻形成各自贯穿层间绝缘膜IL和ES的接触孔CS和CD。例如，以在图中未示出的光致抗蚀剂膜为掩模，通过在源极电极形成区域中蚀刻层间绝缘膜IL和ES来形成接触孔CS，并且通过在漏极电极形成区域中蚀刻层间绝缘膜IL和ES来形成接触孔CD。通过该蚀刻还去除了位于层间绝缘膜IL下方的绝缘膜IF1。
结果，势垒层BA的上表面从接触孔CS和接触孔CD的底部露出。因此，接触孔CS和接触孔CD分别置于栅极电极GE的两侧上的势垒层BA上。在接触孔CS和接触孔CD的形成期间，在栅极电极GE上也形成接触孔(未示出)。
接下来，如图12所示，在层间绝缘膜IL上并且也在接触孔CS和CD中形成导电膜CL。首先，在层间绝缘膜IL上并且也在接触孔CS和CD中形成欧姆层。例如，通过溅射等在层间绝缘膜IL上并且在接触孔CS和CD中沉积约0.05μm厚的钛(Ti)膜。接着，通过溅射等在该欧姆层上沉积约0.6μm厚的铝膜作为金属膜。导电膜CL由这样形成的欧姆层和金属膜组成。
用于形成导电膜CL的溅射使用参照图8描述的溅射装置进行。取决于待形成的溅射膜的材料，按需改变用于该溅射的靶TG的材料。将用于该溅射的直流功率设定为例如约3kW或5kW。
接下来，执行热处理以降低势垒层BA和欧姆层之间的耦合电阻。例如，在氮气气氛中在650℃进行热处理约30秒。作为金属膜，不仅可以使用铝，而且可以使用铝合金。铝合金的示例包括Al和Si之间的合金(Al-Si)、Al和Cu(铜)之间的合金(Al-Cu)、以及Al、Si和Cu之间的合金(Al-Si-Cu)。
接下来，如图13所示，使用光刻和蚀刻对由Ti/Al膜制成的导电膜CL进行图案化。通过该图案化分别形成源极电极SE和漏极电极DE，源极电极SE和漏极电极DE各自的部分填充了接触孔CS和CD。源极电极SE和漏极电极DE中各自的另一部分形成为层间绝缘膜IL上的布线部分。结果，形成包括栅极电极GE、源极电极SE、漏极电极DE和沟道层CH的MISFET。
源极电极SE由耦合部分(插头)和该耦合部分上的布线部分组成，该耦合部分位于贯穿层间绝缘膜ES和IL的接触孔CS中。漏极电极DE由耦合部分(插头)和该耦合部分上的布线部分组成，该耦合部分位于贯穿层间绝缘膜ES和IL的接触孔CD中。在该图中未示出的区域中，在栅极电极GE上还形成栅极布线，该栅极布线包括嵌入接触孔的耦合部分(插头)和该耦合部分上的布线部分。
接下来，如图14所示，在层间绝缘膜IL以及源极电极SE和漏极电极DE上形成保护绝缘膜PRO。作为保护膜PRO，例如，通过CVD等在层间绝缘膜IL以及源极电极SE和漏极电极DE上沉积氮氧化硅(SiON)膜。
通过上述步骤，可以形成包括作为功率晶体管的MISFET的半导体器件。上述步骤仅作为示例示出，并且本实施例的半导体器件可以通过除了上述步骤之外的步骤来制造。
以下将参照图15等来描述根据本实施例的半导体器件的制造方法的优势。图15是示出钨膜形成时的溅射的直流功率与通过溅射形成的钨膜中的应力之间的关系的图。在形成钨膜期间溅射的直流功率沿着图2的横坐标绘制，而由溅射形成的钨膜中的应力沿着图15的纵轴绘制。正应力值显示拉伸应力，负应力值显示压缩应力。
如上关于半导体器件的优势所述的，当为了提高作为GaN功率器件的MISFET(功率晶体管)的高速操作性能而将钨膜用作栅极电极的构成膜时，由于钨膜的拉伸应力而产生压电极化电荷，并且因此所获得的MISFET不期望地变为常开型。形成具有拉伸应力的钨膜的原因是因为在半导体器件的制造步骤中用于钨膜形成的溅射在相对高的直流功率条件下进行。
图15是示出作为本发明人的测定结果的、直流功率与钨膜中的应力之间的关系的图。从图15可以看出，在溅射步骤中施加到靶TG(参见图8)的功率(直流功率)越大，通过溅射步骤形成的钨膜中的正向应力就越大。这是因为溅射的直流功率越大，构成通过溅射形成的钨膜的晶粒的晶粒尺寸越大的缘故。
具体而言，例如在1kW的直流功率下，如图18的比较示例所示，当通过溅射步骤形成钨膜时，构成钨膜WFA的粒子G3具有相对较大的晶粒尺寸。
另一方面，如图15所示，在溅射步骤中施加到靶TG(参见图8)的功率(直流功率)越小，通过该溅射步骤形成的钨膜中的负方向应力就越大。当直流功率连续降低并变为300W时，钨膜中的应力在此后变成压缩应力。这意味着在降低到300W以下的直流功率条件下可以形成没有拉伸应力的钨膜。
因此，在本实施例中，在用于形成构成栅极电极GE(参照图14)的钨膜WF(参照图7)的溅射过程中，通过将溅射的直流功率条件调节为300W或更小，将不具有拉伸应力的钨膜形成为钨膜WF。如图2中所示，这使得可以形成具有晶粒尺寸小且内部应力为0或具有压缩应力的晶粒G1的钨膜WF。特别地，如果通过将直流能量设定为300W或更低，可以将具有晶粒尺寸为5nm或更小的晶粒G1的钨膜形成为钨膜WF，则栅极电极GE的应力变成压缩应力，因此可以有效地防止压电极化电荷的产生。
此外，当减小直流功率条件以形成不具有拉伸应力的钨膜WF时，MISFET的AlGaN层(图14所示的势垒层BA)的间隙距离变为
Figure BDA0001169162240000201
或更小。如上参考图3所示，这样形成的MISFET具有0V或更高的阈值电压。结果，可以形成常关MISFET。
这意味着在根据本实施例的半导体器件的制造方法中，通过将用于形成构成栅极电极GE的钨膜WF的溅射的直流功率条件设置为300W或更低，形成没有应力的钨膜WF，并且因此可以防止压电极化电荷的产生。这可以防止所得到的MISFET变成常开型以及由于受压电极化电荷影响而难以进行导通/截止控制。换言之，将低电阻钨膜WF用作栅极电极GE的构成膜使得所得的MISFET能够具有改进的高速操作性能，并且同时具有改进的可控性。结果，如此获得的半导体器件可以具有改进的性能。
另外，如图15所示，通过将直流功率设置为300W或更低以提供钨膜WF，构成栅极电极GE的钨膜WF具有0应力或压缩应力，可以防止在衬底和栅极绝缘膜之间的界面处产生陷阱能级，该栅极绝缘膜提供在栅极电极和衬底之间。结果，所得的MISFET没有阈值电压的变化，并且如此制造的半导体器件可以具有提高的可靠性。
在上文中已经描述了将溅射用于没有拉伸应力的钨膜WF的形成。当使用CVD形成不具有拉伸应力的钨膜WF时，可以将低温和低压条件用于通过CVD进行的膜形成。通过该方法实现的优势于是类似于通过用于形成没有拉伸应力的钨膜WF的溅射所实现的优势。
(第二实施例)
在第一实施例中，已经描述了包括势垒金属膜和钨膜的堆叠膜的栅极电极。备选地，如图16和图17所示，栅极电极可以仅包括钨膜WF。图16是示出本实施例的半导体器件的横截面视图。图17是示出本实施例的半导体器件的横截面视图，并且图17也是图16中所示的栅极电极GE的一部分的放大横截面视图。图17是横截面视图，但省略剖面线以便于理解该图。
如图16所示，除了栅极电极GE的结构之外，本实施例的半导体器件的结构类似于第一实施例的半导体器件的结构。在本实施例中，钨膜WF在栅极绝缘膜GI上并与栅极绝缘膜GI接触，并且栅极电极仅包括钨膜WF。
如图17所示，钨膜WF的结构类似于参照图2描述的钨膜WF的结构。具体地说，构成钨膜WF的晶粒G1的晶粒尺寸为5nm或更小。没有拉伸应力的钨膜WF可以通过在减小膜的晶粒尺寸的同时形成钨膜WF来获得。
本实施例的半导体器件具有与第一实施例的半导体器件类似的优势。
此外，在本实施例中，通过在设定为300W或更低的直流功率下进行溅射，可以获得具有小晶粒尺寸以及为0的内部应力或压缩应力的钨膜作为构成栅极电极GE的钨膜WF。此外，通过提供没有拉伸应力的钨膜WF，以便将MISFET的AlGaN层(图14所示的势垒层BA)的间隙距离调整为
Figure BDA0001169162240000211
或更小，所得到的MISFET可以具有为0V或更高的阈值电压。
配备有由这种钨膜WF制成的栅极电极GE的MISFET可以用作常关的开关元件并且具有良好的可控性。此外，由于栅极电极GE包括钨膜WF，因此所获得的MISFET可以具有增强的高速操作性能。此外，因为可以形成没有拉伸应力的栅极电极GE，所以可以防止由于陷阱能级的产生而导致的阈值电压的变化。
基于一些实施例详细描述了本发明人做出的发明。然而，不用说，本发明不限于这些实施例，而是可以在不脱离本发明的要点的情况下以各种方式改变。
另外，接下来将描述实施例中所描述的一些细节。
(1)一种半导体器件，包括：
衬底；
第一氮化物半导体层，形成在所述衬底上；
第二氮化物半导体层，形成在所述第一氮化物半导体层上，并且具有比所述第一氮化物半导体层宽的带隙；
绝缘膜，形成在所述第二氮化物半导体层上；
沟槽，贯穿所述绝缘膜和所述第二氮化物半导体层并到达所述第一氮化物半导体层的中间；和
栅极电极，经由栅极绝缘膜形成在所述沟槽中和所述绝缘膜上，其中，
所述栅极电极具有钨膜，并且
所述第二氮化物半导体层具有
Figure BDA0001169162240000221
或更小的间隙距离。
(2)一种制造半导体器件的方法，包括以下步骤：
(a)提供衬底；
(b)在所述衬底上形成第一氮化物半导体层；
(c)在所述第一氮化物半导体层上形成第二氮化物半导体层，所述第二氮化物半导体层具有比所述第一氮化物半导体层的带隙宽的带隙；
(d)在所述第二氮化物半导体层上形成绝缘膜；
(e)形成沟槽，所述沟槽贯穿所述绝缘膜和所述第二氮化物半导体层并到达所述第一氮化物半导体层的中间；
(f)在所述沟槽中和所述绝缘膜上形成栅极绝缘膜；
(g)通过第一溅射在所述栅极绝缘膜上形成导电膜；和
(h)通过第二溅射在所述导电膜上形成钨膜，并从而形成包括所述导电膜和所述钨膜的栅极电极，
其中，在所述第二溅射中将施加到待溅射的第二靶的第一直流功率小于将施加到待溅射的第一靶的第二直流功率。

Claims (15)

1.一种半导体器件，包括：
衬底；
第一氮化物半导体层，所述第一氮化物半导体层形成在所述衬底之上；
第二氮化物半导体层，所述第二氮化物半导体层形成在所述第一氮化物半导体层之上，并且具有比所述第一氮化物半导体层的带隙宽的带隙；
绝缘膜，所述绝缘膜形成在所述第二氮化物半导体层之上；
沟槽，所述沟槽贯穿所述绝缘膜和所述第二氮化物半导体层并到达所述第一氮化物半导体层的中间；和
栅极电极，所述栅极电极经由栅极绝缘膜形成在所述沟槽中以及所述绝缘膜之上，
其中，所述栅极电极具有导电膜和形成在所述导电膜之上的钨膜，
其中，构成所述钨膜的第一晶粒的晶粒尺寸小于构成所述导电膜的第二晶粒的晶粒尺寸，以及
其中所述钨膜不具有拉伸应力。
2.根据权利要求1所述的半导体器件，
其中，所述第一晶粒具有5nm或更小的晶粒尺寸。
3.根据权利要求1所述的半导体器件，
其中，所述第二氮化物半导体层具有
Figure FDA0003346527640000011
或更小的间隙距离，所述间隙距离是指作为主晶轴的垂直方向轴中的晶格之间的距离。
4.根据权利要求1所述的半导体器件，
其中，所述钨膜具有多个所述第一晶粒，以及
其中，所述第一晶粒中的一些既不构成所述钨膜的顶表面，也不构成所述钨膜的底表面。
5.根据权利要求1所述的半导体器件，还包括：
源极电极，所述源极电极形成在所述第二氮化物半导体层之上并且耦合到所述第二氮化物半导体层的顶表面；和
漏极电极，所述漏极电极形成在所述第二氮化物半导体层之上并且耦合到所述第二氮化物半导体层的顶表面，
其中，所述栅极电极位于所述源极电极和所述漏极电极之间，以及
其中，所述栅极电极、所述源极电极和所述漏极电极构成场效应晶体管。
6.根据权利要求5所述的半导体器件，
其中，所述场效应晶体管具有0V或更高的阈值电压。
7.一种半导体器件，包括：
衬底；
第一氮化物半导体层，所述第一氮化物半导体层形成在所述衬底之上；
第二氮化物半导体层，所述第二氮化物半导体层形成在所述第一氮化物半导体层之上，并且具有比所述第一氮化物半导体层的带隙宽的带隙；
绝缘膜，所述绝缘膜形成在所述第二氮化物半导体层之上；
沟槽，所述沟槽贯穿所述绝缘膜和所述第二氮化物半导体层并到达所述第一氮化物半导体层的中间；和
栅极电极，所述栅极电极经由栅极绝缘膜形成在所述沟槽中以及所述绝缘膜之上，
其中，所述栅极电极具有钨膜，
其中，构成所述钨膜的第一晶粒具有5nm或更小的晶粒尺寸，以及
其中所述钨膜不具有拉伸应力。
8.根据权利要求7所述的半导体器件，
其中，所述第二氮化物半导体层具有
Figure FDA0003346527640000021
或更小的间隙距离，所述间隙距离是指作为主晶轴的垂直方向轴中的晶格之间的距离。
9.根据权利要求7所述的半导体器件，还包括：
源极电极，所述源极电极形成在所述第二氮化物半导体层之上，并且耦合到所述第二氮化物半导体层的顶表面；和
漏极电极，所述漏极电极形成在所述第二氮化物半导体层之上，并且耦合到所述第二氮化物半导体层的顶表面，
其中，所述栅极电极位于所述源极电极和所述漏极电极之间，以及
其中，所述栅极电极、所述源极电极和所述漏极电极构成场效应晶体管。
10.根据权利要求9所述的半导体器件，
其中，所述场效应晶体管具有0V或更高的阈值电压。
11.一种制造半导体器件的方法，包括以下步骤：
(a)提供衬底；
(b)在所述衬底之上形成第一氮化物半导体层；
(c)在所述第一氮化物半导体层之上形成第二氮化物半导体层，所述第二氮化物半导体层具有比所述第一氮化物半导体层的带隙宽的带隙；
(d)在所述第二氮化物半导体层之上形成绝缘膜；
(e)形成沟槽，所述沟槽贯穿所述绝缘膜和所述第二氮化物半导体层并到达所述第一氮化物半导体层的中间；
(f)在所述沟槽中和所述绝缘膜之上形成栅极绝缘膜；和
(g)通过第一溅射在所述栅极绝缘膜上形成钨膜，并从而形成包括所述钨膜的栅极电极，
其中，在所述第一溅射中将施加到待溅射的第一靶的第一直流功率为300W或更低，以及
其中所述钨膜不具有拉伸应力。
12.根据权利要求11所述的制造半导体器件的方法，
其中，构成所述钨膜的第一晶粒具有5nm或更小的晶粒尺寸。
13.根据权利要求11所述的制造半导体器件的方法，
其中，在所述步骤(g)之后，所述第二氮化物半导体层具有
Figure FDA0003346527640000032
Figure FDA0003346527640000031
或更小的间隙距离，所述间隙距离是指作为主晶轴的垂直方向轴中的晶格之间的距离。
14.根据权利要求11所述的制造半导体器件的方法，还包括以下步骤：
(h)在与所述栅极电极分离的位置处，形成与所述第二氮化物半导体层耦合的源极电极和与所述第二氮化物半导体层耦合的漏极电极，
其中，所述栅极电极、所述源极电极和所述漏极电极构成场效应晶体管。
15.根据权利要求11所述的制造半导体器件的方法，
其中，步骤(g)包括以下步骤：
(g1)通过第二溅射在所述栅极绝缘膜之上形成导电膜；和
(g2)通过所述第一溅射在所述导电膜之上形成所述钨膜，并从而形成包括所述导电膜和所述钨膜的所述栅极电极，
其中，在所述第二溅射中将施加到待溅射的第二靶的第二直流功率大于300W。
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