JP6560112B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
近年、シリコン（Ｓｉ）よりも大きなバンドギャップを有するＩＩＩ−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、窒化ガリウム（ＧａＮ）を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は、絶縁破壊電界が大きい点、電子飽和速度が大きい点、熱伝導率が大きい点、ＡｌＧａＮとＧａＮとの間に良好なヘテロ接合が形成できる点、および無毒であり安全性が高い材料である点などの利点を有している。
例えば、特許文献１（特開２００６−２４５５６４号公報）には、ＡｌＧａＮ／ＧａＮヘテロ接合を有するＦＥＴのチャネルの長手方向を、六方晶系結晶におけるＣ軸方向と平行にすることで、ゲート電極を形成することによるチャネル領域でのピエゾ電荷の発生を抑えることが記載されている。
特開２００６−２４５５６４号公報
ＡｌＧａＮ／ＧａＮヘテロ接合を有するＦＥＴのゲート電極の低抵抗化などを目的としてゲート電極の材料にタングステン（Ｗ）を用いた場合、タングステン膜の引っ張り応力に起因してピエゾ分極電荷が生じ、ＦＥＴの制御が困難となる問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、窒化物半導体を含むＭＩＳＦＥＴにおいて、ゲート電極を構成するタングステン膜のグレインを、ゲート電極を構成し、タングステン膜の下に形成されたバリアメタル膜のグレインよりも小さい粒径で形成するものである。
また、一実施の形態である半導体装置の製造方法は、窒化物半導体を含むＭＩＳＦＥＴにおいて、ゲート電極を構成するタングステン膜を、ＤＣパワー条件を３００Ｗ以下とするスパッタリングにより形成するものである。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の性能を向上させることができる。特に、良好なオン・オフの制御性を有し、高速動作が可能なＭＩＳＦＥＴを実現することができる。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、良好な性能を有する半導体装置を製造することができる。特に、良好なオン・オフの制御性を有し、高速動作が可能なＭＩＳＦＥＴを実現することができる。
本発明の実施の形態１である半導体装置を示す断面図である。 本発明の実施の形態１である半導体装置を示す断面図である。 ゲート電極を構成するタングステン膜の応力とＡｌＧａＮの格子間距離との関係を示すグラフである。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図５に続く半導体装置の製造方法を示す断面図である。 図６に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態１である半導体装置の製造工程で用いるスパッタリング装置の断面図である。 図７に続く半導体装置の製造工程を説明する断面図である。 図９に続く半導体装置の製造工程を説明する断面図である。 図１０に続く半導体装置の製造工程を説明する断面図である。 図１１に続く半導体装置の製造工程を説明する断面図である。 図１２に続く半導体装置の製造工程を説明する断面図である。 図１３に続く半導体装置の製造工程を説明する断面図である。 タングステン膜を形成する際のスパッタリングのＤＣパワーと、スパッタリングに形成されるタングステン膜内の応力との関係を示すグラフである。 本発明の実施の形態２である半導体装置を示す断面図である。 本発明の実施の形態２である半導体装置を示す断面図である。 比較例の半導体装置を示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。
本実施の形態の半導体装置は、窒化物半導体を用いたＭＩＳ（Ｍetal Insulator Seｍiconductor）型の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Ｍobility Transistor）またはパワートランジスタとも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、図１に示すように、基板ＳＢ上に、チャネル層ＣＨおよび障壁層（バッファー層）ＢＡが順に形成されている。なお、トランジスタが形成される活性領域は、素子分離領域（図示しない）により区画されている。基板ＳＢは、例えば、抵抗率１Ω・ｃｍで、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板である。チャネル層ＣＨは、例えば、窒化ガリウム（ＧａＮ）層である。障壁層ＢＡは、例えば、ＡｌＧａＮ（ＡｌＸＧａ（１−Ｘ）Ｎ）層である。障壁層ＢＡを構成するＡｌＧａＮ層の膜厚は、例えば、０．０３μｍ程度である。当該ＡｌＧａＮ層の格子間距離（Ｃ軸）は、１．２９３８Å以下である。ＡｌＧａＮとＧａＮとの間には良好なヘテロ接合が形成されている。
障壁層ＢＡ上には、絶縁膜ＩＦ１が形成されている。この絶縁膜ＩＦ１は、ゲート電極ＧＥをパターニングする際のエッチングストッパーとしての役割を有する。絶縁膜ＩＦ１は、例えば、窒化シリコン膜（Ｓｉ３Ｎ４膜、窒化シリコンを含有する膜）からなる。絶縁膜ＩＦ１の上面には、絶縁膜ＩＦ１および障壁層ＢＡを貫通し、チャネル層ＣＨの途中深さまで到達する溝Ｔが形成されている。溝Ｔの内部および絶縁膜ＩＦ１上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。チャネル層ＣＨおよび障壁層ＢＡは窒化物半導体からなり、障壁層ＢＡは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。
ゲート絶縁膜ＧＩは、絶縁膜ＩＦ１、障壁層ＢＡおよびチャネル層ＣＨのそれぞれの上に形成された絶縁膜ＩＦ２と、絶縁膜ＩＦ２上に形成された絶縁膜ＩＦ３とからなる積層膜により構成されている。絶縁膜ＩＦ２は、例えばアルミナ（Ａｌ２Ｏ３、酸化アルミニウム）膜からなり、絶縁膜ＩＦ３は、例えば酸化ハフニウム（ＨｆＯ２）膜からなる。なお、本実施の形態ではゲート絶縁膜ＧＩが上記のように積層構造を有する場合について説明するが、ゲート絶縁膜ＧＩは、絶縁膜ＩＦ２またはＩＦ３のいずれか１つの膜のみにより構成されていても構わない。
ゲート電極ＧＥは、ゲート絶縁膜ＧＩ上に形成された導電膜であるバリアメタル膜ＢＭと、バリアメタル膜ＢＭ上に形成された導電膜であるタングステン（Ｗ）膜ＷＦとからなる積層膜により構成される。バリアメタル膜ＢＭおよびタングステン膜ＷＦは、いずれも複数の結晶粒（グレイン）を複数含む多結晶構造を有している。ゲート電極ＧＥおよびゲート絶縁膜ＧＩからなる積層膜は、溝Ｔ内部、溝Ｔの直上、および、溝Ｔの横の絶縁膜ＩＦ１の直上に形成されている。タングステン膜ＷＦは、引張応力を有していない。すなわち、タングステン膜ＷＦが有する応力は０であるか、または圧縮応力である。
バリアメタル膜ＢＭは、ゲート電極ＧＥを構成するタングステン膜ＷＦ内のタングステンが、ゲート絶縁膜ＧＩ内などに拡散することを防ぐ役割を有する。これにより、タングステンの拡散による耐圧の低下を防ぐことができる。また、バリアメタル膜ＢＭは、ゲート電極ＧＥの主導体であるタングステン膜と、ゲート電極ＧＥの下地であるゲート絶縁膜ＧＩとの密着性を高める役割を有する。
バリアメタル膜ＢＭは、例えば窒化チタン（ＴｉＮ）膜からなる。バリアメタル膜ＢＭの材料は、窒化チタンに限らず、チタン（Ｔｉ）、タンタル（Ｔａ）または窒化タンタル（ＴａＮ）などを用いてもよい。言い換えれば、バリアメタル膜ＢＭの材料には、チタン（Ｔｉ）若しくはタンタル（Ｔａ）またはそれらの窒化化合物を用いることができる。
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側には、２次元電子ガス２ＤＥＧが生成される。また、ゲート電極ＧＥに閾値電位が印加された場合には、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面近傍には、チャネルが形成される。
上記２次元電子ガス２ＤＥＧは次のメカニズムで形成される。チャネル層ＣＨおよび障壁層ＢＡを構成する窒化物半導体（ここでは、窒化ガリウム系の半導体）は、それぞれ、バンドギャップ（禁制帯幅）および電子親和力が異なる。このため、これらの半導体の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス２ＤＥＧが生成される。
ここで、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される２次元電子ガス２ＤＥＧは、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに閾値電位が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに閾値電位を印加した状態においては、チャネルが形成され、オン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
ゲート絶縁膜ＧＩおよびゲート電極ＧＥからなる積層膜と、絶縁膜ＩＦ１の上面とは、当該積層膜および絶縁膜ＩＦ１のそれぞれの上に順に形成された層間絶縁膜ＥＳおよび層間絶縁膜ＩＬにより覆われている。層間絶縁膜ＥＳは、例えば窒化シリコン膜（Ｓｉ３Ｎ４膜）からなり、層間絶縁膜ＩＬは、例えば酸化シリコン膜（ＳｉＯ２膜）からなる。層間絶縁膜ＩＬの上面は平坦化されている。
ゲート電極ＧＥの両側の障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されており、ゲート電極ＧＥ、ソース電極ＳＥ、ドレイン電極ＤＥおよびチャネル層ＣＨは、ＧａＮパワーデバイスであるＭＩＳＦＥＴを構成している。すなわち、ソース電極ＳＥ、ゲート電極ＧＥおよびドレイン電極ＤＥは、基板ＳＢの主面に沿う１方向において並んで配置されている。
障壁層ＢＡの上面とソース電極ＳＥとは、オーミック層を介してオーミック接続されている。また、障壁層ＢＡの上面とドレイン電極ＤＥとは、オーミック層を介してオーミック接続されている。ソース電極ＳＥは、層間絶縁膜ＥＳ、ＩＬを貫通するコンタクトホールＣＳ中に位置する接続部（プラグ）と、この接続部上の配線部とからなる。また、ドレイン電極ＤＥは、層間絶縁膜ＥＳ、ＩＬを貫通するコンタクトホールＣＤ中に位置する接続部（プラグ）と、この接続部上の配線部とからなる。つまり、層間絶縁膜ＩＬの上面より上にソース電極ＳＥおよびドレイン電極ＤＥのそれぞれの配線部が形成されている。
ソース電極ＳＥおよびドレイン電極ＤＥのぞれぞれの配線部並びに層間絶縁膜ＩＬの上面は、保護絶縁膜ＰＲＯにより覆われている。保護絶縁膜ＰＲＯは、例えば酸窒化シリコン（ＳｉＯＮ）からなるパッシベーション膜である。なお、ゲート電極ＧＥは、層間絶縁膜ＥＳ、ＩＬを貫通するコンタクトホール（図示しない）中に位置する接続部（プラグ）を介してゲート配線（図示しない）と接続されている。
図２は、本実施の形態の半導体装置を示す断面図であって、図１に示すゲート電極ＧＥの一部を拡大して示す断面図である。なお、図２は断面図であるが、図を分かりやすくするため、ここではハッチングを省略している。
図２には、ゲート電極ＧＥを構成するバリアメタル膜ＢＭおよびタングステン膜ＷＦの積層構造の断面を示している。バリアメタル膜ＢＭは、例えば窒化チタンからなる複数のグレインＧ２により構成されている。また、タングステン膜ＷＦは、タングステン（Ｗ）からなる複数のグレインＧ１により構成されている。
グレインＧ２の粒径は、例えば１０ｎｍ以上の大さを有している。これに対し、グレインＧ１の粒径は、５ｎｍ以下である。このように、タングステン膜ＷＦのグレインＧ１の粒径は、バリアメタル膜ＢＭのグレインＧ２の粒径よりも小さい。本願でいうグレインの粒径（グレインサイズ）とは、所定の膜が複数のグレインを有する場合に、各グレインにおける長径と短径との平均値を、当該複数のグレイン間において平均した値、つまり平均粒径の値を指す。
グレインＧ１の粒径が５ｎｍ以下である場合、タングステン膜ＷＦの膜厚に比べてグレインＧ１の粒径が小さいため、１つのグレインＧ１が、タングステン膜ＷＦの下面から上面に亘って形成されることはない。つまり、タングステン膜ＷＦの下面を構成するグレインＧ１と、当該タングステン膜ＷＦの上面との間には、他のグレインＧ１が形成されている。逆に、タングステン膜ＷＦの上面を構成するグレインＧ１と、当該タングステン膜ＷＦの下面との間には、他のグレインＧ１が形成されている。また、タングステン膜ＷＦの上面および下面から離間してタングステン膜ＷＦ中に形成されたグレインＧ１が存在する。
図１に示すＭＩＳＦＥＴは、以下のようにして動作する。すなわち、ドレイン電極ＤＥにドレイン電圧を印加していないオフ状態の場合、ソース電極ＳＥから供給された電子は、ＡｌＧａＮ層およびＧａＮ層の界面のＧａＮ層側に存在する井戸型ポテンシャルに落ち込み、ここで高密度の電子集合体（２次元電子ガス）を形成する。２次元電子ガスは、井戸型ポテンシャル内で電子の通路であるチャネルを形成し、ＡｌＧａＮ層およびＧａＮ層のヘテロ界面に沿って自由に移動することができる。
この状態でゲート電極ＧＥに所定の電位を印加し、ドレイン電圧を印加すると、２次元電子ガスは高い電子移動度と高い電子濃度をもちながら、負電極（ソース電極ＳＥ）から正電極（ドレイン電極ＤＥ）に向かって電子を運ぶ。これにより、ソース・ドレイン間に電流が流れる。２次元電子ガスは、ＡｌＧａＮ層とＧａＮ層と界面において、分極効果によりが生じる。分極効果を高めることで、２次元電子ガスはより高濃度となるため、ＭＩＳＦＥＴをより高速で動作させることができる。分極効果を高める方法としては、チャネル部分のＣ軸方向を圧縮させるような応力を与える方法がある。Ｃ軸とは、図１において鉛直方向の軸を指す。すなわち、Ｃ軸は図１の奥行き方向に沿う軸である。
本実施の形態の主な特徴は、タングステン膜ＷＦのグレインＧ１の粒径が５ｎｍ以下であり、バリアメタル膜ＢＭのグレインＧ２の粒径よりも小さいことにある。また、タングステン膜ＷＦの粒径が小さいことによりタングステン膜ＷＦが引張応力を有していない点、および、タングステン膜ＷＦが引張応力を有していないことに起因して、障壁層ＢＡを構成するＡｌＧａＮの格子間距離（Ｃ軸）が１．２９３８Å以下となっている点も、本実施の形態の半導体装置の主な特徴である。なお、本願でいう格子間距離とは、結晶の主軸であるＣ軸における格子間の距離を指す。
以下では、本実施の形態の半導体装置の効果について、図３および図１８を用いて説明する。図３は、ゲート電極を構成するタングステン膜の応力とＡｌＧａＮの格子間距離との関係を示すグラフである。図１８は、比較例の半導体装置のゲート電極を示す断面図である。
電流が流れる経路に窒化物半導体であるＧａＮを用いるＧａＮパワーデバイスは、絶縁破壊電界が大きいため、シリコン（Ｓｉ）基板に形成する素子に比べて耐圧を向上することが可能である。そのため、ＧａＮパワーデバイスは小型化が容易である。また、ＧａＮパワーデバイスは、オン抵抗が小さく、飽和電子速度が大きいため、高速動作が可能である。すなわち、ＧａＮパワーデバイスであるＭＩＳＦＥＴ（パワートランジスタ）を用いることで、高速スイッチング動作を実現することができる。
当該ＭＩＳＦＥＴでは、ＡｌＧａＮ層とＧａＮ層との界面に存在する２次元電子ガスを電流の経路として使うため、ソース、ゲートおよびドレインの全ての電極が同一面に存在する横型の構造を有している。
ここで、ＭＩＳＦＥＴのゲート電極の材料に、シリコン（Ｓｉ）などに比べて低抵抗なタングステン（Ｗ）を用いた場合、ゲート電極の低抵抗化により、ＧａＮパワーデバイスの高速動作性能をより高めることができる。すなわち、ゲート電極に、タングステン膜とバリアメタル膜（例えばＴｉＮ膜）からなる積層構造を採用することで、分極効果を高め、２次元電子ガス濃度を高めることができるため、素子の動作をより高速化することができる。また、タングステン膜は、精度良く加工（パターニング）することが容易であるという利点もある。
しかし、例えばスパッタリング法により形成する当該タングステン膜は、比較的高いＤＣパワー条件で形成した場合、グレインの粒径が大きくなり、引張応力を有する膜となる。このような引張応力を有するタングステン膜をゲート絶縁膜として基板上に形成した場合、基板の端部が基板の中央部に比べて持ち上がり、基板がお椀型となるような応力が基板に対して加わる。これはＣ軸方向において格子間隔が大きくなることに相当する。この場合、当該応力に起因して窒化物半導体特有のピエゾ分極電荷がＡｌＧａＮ層およびＧａＮ層との界面により多く溜まるため、ＭＩＳＦＥＴの所望のトランジスタ特性を得ることができなくなる。
すなわち、ピエゾ分極により電荷が生じると、ＭＩＳＦＥＴのしきい値電圧が低下することで、ＭＩＳＦＥＴがノーマリオンの素子となる。ノーマリオンのＭＩＳＦＥＴは、ノーマリオフのＭＩＳＦＥＴに比べ、オン状態とオフ状態とを切り替えることが困難であるため、スイッチング素子として必要な特性を満たさない。つまり、ノーマリオンのＭＩＳＦＥＴはオン・オフの制御が困難であるため、そのようなＭＩＳＦＥＴは使用することができない。
したがって、ノーマリオフのＭＩＳＦＥＴを得たい場合、引張応力が大きいタングステン膜をゲート電極に使用することはできない。この場合、低抵抗のタングステン膜をゲート電極に使用する利点を活かすことができないため、高速動作が可能であるというＧａＮパワーデバイスの利点が失われる。すなわち、半導体装置の性能が低下する。
また、引張応力を有するタングステン膜をゲート絶縁膜として基板上に形成した場合、ゲート電極と基板との間に設けられたゲート絶縁膜と基板との界面に欠陥準位が生じ、当該欠陥順位には電子または正孔のキャリアが捕えられる。つまり、ゲート絶縁膜と基板との界面にトラップ準位が生じる。この場合、トラップ準位にキャリアが捕えられることにより、ゲート絶縁膜と基板との界面に電荷が溜まり、これによりＭＩＳＦＥＴのしきい値電圧が変動する。したがって、半導体装置の信頼性が低下する問題が生じる。
そこで、本発明者らは、引張応力を有するタングステン膜を含むゲート電極を備えたノーマリオンのＭＩＳＦＥＴを検査した。その結果、本発明者らは、引張応力を有するタングステン膜を構成するグレインの粒径が大きいこと、および、ノーマリオンのＭＩＳＦＥＴのＡｌＧａＮ層（障壁層）のＣ軸方向の格子間距離が所定の値より大きいことを見出した。
すなわち、図１８に比較例として示すように、ゲート電極ＧＥを構成するタングステン膜ＷＦＡは、複数のグレインＧ３を有しており、各グレインＧ３は比較的大きい粒径を有している。グレインＧ３は、例えばタングステン膜ＷＦＡの厚さ方向に延びる柱状の結晶粒であり、その粒径は５ｎｍよりも大きい。グレインＧ３の大きさが特に大きい場合には、１つのグレインＧ３が、タングステン膜ＷＦＡの下面から上面に亘って形成される。
このようなグレインＧ３は、バリアメタル膜ＢＭを構成するグレインＧ２の粒径に影響を受けて形成されることが考えられる。したがって、グレインＧ３の粒径は、グレインＧ２の粒径と同じ大きさであることが考えられる。また、グレインＧ３の粒径は、グレインＧ２の粒径よりも大きい場合も考えられる。すなわち、バリアメタル膜ＢＭの上面に接するようにタングステン膜ＷＦＡを形成する場合、タングステン膜ＷＦＡのグレインＧ３の粒径が大きくなりやすいため、タングステン膜ＷＦＡの引張応力が大きくなる傾向がある。
また、発明者らは、ＸＲＤ（X-Ray Diffraction）を用いた検査により、引張応力を有するタングステン膜を含むゲート電極を備えたノーマリオンのＭＩＳＦＥＴのＡｌＧａＮ層（障壁層）のＣ軸方向の格子間距離が、１．２９３８Åよりも大きい値を有することを見出した。図３に、本発明者らが計測したしきい値電圧と格子間距離との関係を示す。図３に示すグラフの横軸は、ＡｌＧａＮ層（障壁層）の格子間距離を示し、当該グラフの縦軸は、ＭＩＳＦＥＴのしきい値電圧を示す。
図３に示すように、ノーマリオンのＭＩＳＦＥＴ、つまり、しきい値電圧が０Ｖよりも小さいマイナスの値であるＭＩＳＦＥＴは、ＡｌＧａＮ層の格子間距離が大きくなる程、しきい値電圧の値が負の方向に大きくなる。ここで、ＭＩＳＦＥＴがノーマリオンまたはノーマリオフとなる境界であるしきい値電圧が０ＶのときのＡｌＧａＮ層の格子間距離は、１．２９３８Åである。したがって、ノーマリオンのＭＩＳＦＥＴのＡｌＧａＮ層の格子間距離は、１．２９３８Åよりも大きいということが分かる。
上記のように、格子間距離の増大と、しきい値電圧の低下とが連動する関係にあるのは、ＭＩＳＦＥＴのゲート電極を構成するタングステン膜の引張応力が大きい程、ＡｌＧａＮ層の格子間距離が大きくなり、当該引張応力が大きい程、ピエゾ分極電荷が多く発生してＭＩＳＦＥＴのしきい値電圧が低下するためである。このように、ＡｌＧａＮ層の格子間距離は、タングステン膜の応力に影響を受けて変動する。
以上の検査結果から、発明者らは、ゲート電極に用いる低抵抗な導電膜として、引張応力を有しないタングステン膜を形成し、ノーマリオフのＭＩＳＦＥＴを実現することについて検討した。そこで、本実施の形態では、図２に示すグレインＧ１の粒径が５ｎｍ以下であるタングステン膜ＷＦをゲート電極ＧＥの一部として形成することで、タングステン膜ＷＦ内の応力を０ＭＰａまたは圧縮応力としている。また、ＡｌＧａＮ層の格子間距離を１．２９３８Å以下のＭＩＳＦＥＴを形成することで、しきい値電圧が０Ｖ以上の大きさであるノーマリオフのＭＩＳＦＥＴを実現している。
すなわち、グレインサイズが小さいタングステン膜ＷＦは、引張応力が小さいため、ゲート電極ＧＥを構成する膜として形成しても、ピエゾ分極電荷の発生を防ぐことができる。したがって、グレインサイズが小さいタングステン膜ＷＦをゲート電極ＧＥに含むＭＩＳＦＥＴは、タングステン膜が引張応力を有するＭＩＳＦＥＴに比べて、しきい値電圧を正方向に高めることができる。本実施の形態では、粒径がバリアメタル膜ＢＭのグレインＧ２の粒径よりも小さいグレインＧ１からなるタングステン膜ＷＦをゲート電極ＧＥの構成膜として形成することで、上記効果を奏することができる。特に、グレインＧ１の粒径が５ｎｍ以下であれば、タングステン膜ＷＦが引張応力を有することはないため、効果的にしきい値電圧を高めることができる。
また、例えば上記のような構造を採用することで、図１に示すタングステン膜ＷＦの応力が０または圧縮応力となっていることは、障壁層ＢＡを構成するＡｌＧａＮ層の格子間距離を測定することで判断することができる。すなわち、ＭＩＳＦＥＴがノーマリオンではないこと、つまり、ＭＩＳＦＥＴのしきい値電圧が０Ｖ以上の正の値であることは、図３に示すように、当該ＡｌＧａＮ層の格子間距離が１．２９３８Å以上であることを意味する。よって、障壁層ＢＡを構成するＡｌＧａＮ層の格子間距離が１．２９３８Å以上となるような応力を有するタングステン膜ＷＦをゲート電極ＧＥの一部または全部として形成することで、ノーマリオフのＭＩＳＦＥＴを得ることができる。
以上により、ピエゾ分極電荷の発生を防ぎつつ、低抵抗なタングステン膜ＷＦを含むゲート電極ＧＥを備えたＧａＮパワーデバイスデバイスであるノーマリオフのＭＩＳＦＥＴを実現することができる。つまり、ノーマリオフであることにより良好な制御性を有するＭＩＳＦＥＴのゲート電極ＧＥを低抵抗化することができるため、より高速な動作が可能なＭＩＳＦＥＴを実現することができる。よって、半導体装置の性能を向上させることができる。
また、ゲート電極ＧＥを構成するタングステン膜ＷＦの応力を０または圧縮応力とすることで、ゲート電極と基板との間に設けられたゲート絶縁膜と基板との界面にトラップ準位が生じることを防ぐことができる。したがって、ＭＩＳＦＥＴのしきい値電圧が変動することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
［製法説明］
次に、図４〜図１４を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図４〜図７および図９〜図１４は、本実施の形態の半導体装置の製造方法を示す断面図である。図８は、本実施の形態の半導体装置の製造工程で用いるスパッタリング装置の断面図である。
図４に示すように、基板ＳＢを準備し、基板ＳＢ上に、チャネル層ＣＨを形成する。基板ＳＢとして、例えば、抵抗率１Ω・ｃｍで、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、チャネル層ＣＨとして、窒化ガリウム（ＧａＮ）層を、有機金属気相成長（ＭＯＣＶＤ：Ｍetal Organic Cheｍical Vapor Deposition）法などを用いてヘテロエピタキシャル成長させる。このチャネル層ＣＨの膜厚は、例えば、１μｍ程度である。
次に、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ（ＡｌＸＧａ（１−Ｘ）Ｎ）層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。ＡｌＧａＮ層の膜厚は、例えば、０．０３μｍ程度である。
このようにして、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体は、上記ヘテロエピタキシャル成長、すなわち、［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長により形成される。言い換えれば、（０００１）Ｇａ面成長により上記積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス２ＤＥＧが生成される。
次に、障壁層ＢＡ上に、絶縁膜ＩＦ１を形成する。例えば、絶縁膜ＩＦ１として、窒化シリコン膜（Ｓｉ３Ｎ４膜、窒化シリコンを含有する膜）を、ＣＶＤ（Cheｍical Vapor Deposition）法などを用いて、障壁層ＢＡ上に堆積する。
次に、図示は省略するが、絶縁膜ＩＦ１上に、フォトリソグラフィ技術を用いて、素子分離領域を開口するフォトレジスト膜を形成する。次に、このフォトレジスト膜をマスクとして、ボロン（Ｂ）または窒素（Ｎ）を打ち込む。このボロン（Ｂ）または窒素（Ｎ）は、絶縁膜ＩＦ１を介して、チャネル層ＣＨおよび障壁層ＢＡ中に注入される。このように、ボロン（Ｂ）または窒素（Ｎ）などのイオン種が、チャネル層ＣＨおよび障壁層ＢＡ中に打ち込まれることにより、結晶状態が変化し、高抵抗化する。このようにして、素子分離領域を形成する。この後、当該フォトレジスト膜を除去する。この素子分離領域で囲まれた領域が活性領域となる。
次に、図５に示すように、絶縁膜ＩＦ１上に、フォトリソグラフィ技術を用いて、上記活性領域に開口部を有するフォトレジスト膜ＰＲ１を形成する。次に、フォトレジスト膜ＰＲ１をマスクとして、絶縁膜ＩＦ１をエッチングする。なお、このように、フォトリソグラフィ（露光、現像）により所望の形状に加工したフォトレジスト膜、または、ハードマスク膜などをマスクとして、エッチングを行うことにより、下層の材料を所望の形状に加工することをパターニングという。窒化シリコン膜および酸化シリコン膜のエッチングガスとしては、例えば、ＣＦ４またはＣＨＦ３などのガスを用いることができる。これにより、障壁層ＢＡ上に、開口部を有する絶縁膜ＩＦ１が形成される。言い換えれば、絶縁膜ＩＦ１の開口部の底部において、障壁層ＢＡの上面が露出する。
続けて、図６に示すように、フォトレジスト膜ＰＲ１をマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、絶縁膜ＩＦ１および障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、ハロゲン系のガス（Ｃｌ２、ＨＢｒまたはＢＣｌ３など）を用い、プラズマ雰囲気でドライエッチングを行う。プラズマ源としては、例えば、ＩＣＰ（誘導結合プラズマ）などを用いることができる。これにより、上記開口部の下の障壁層ＢＡおよびチャネル層ＣＨの表面部が除去され、当該開口部の底部においてチャネル層ＣＨが露出する。
次に、図７に示すように、フォトレジスト膜ＰＲ１を除去する。その後、溝Ｔ内および絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを構成する絶縁膜を形成する。ここでは、当該絶縁膜を、絶縁膜ＩＦ２および絶縁膜ＩＦ２上の絶縁膜ＩＦ３からなる積層膜により形成する。絶縁膜ＩＦ２として、酸化アルミニウム膜（アルミナ、Ａｌ２Ｏ３）をＡＬＤ（Atoｍic Layer Deposition）法などを用いて、溝Ｔ内および絶縁膜ＩＦ１上に０．１μｍ程度の膜厚で堆積する。また、絶縁膜ＩＦ３として、酸化シリコン膜よりも誘電率の高い高誘電率膜である酸化ハフニウム膜（ＨｆＯ２膜）をＡＬＤ法などを用いて絶縁膜ＩＦ２上に形成する。
ゲート絶縁膜ＧＩとしては、上記のような積層構造とするのではなく、絶縁膜ＩＦ２またはＩＦ３のどちらかのみを形成してもよい。また、絶縁膜ＩＦ２には、酸化アルミニウム膜の他、酸化シリコン膜を用いてもよい。また、絶縁膜ＩＦ３には、酸化ハフニウム膜（ＨｆＯ２膜）に限らず、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）またはＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を用いてもよい。また、絶縁膜ＩＦ３の材料には、酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｏ５）または酸化チタン（ＴｉＯ２）を用いてもよい。
次に、ゲート絶縁膜ＧＩ上に、後の工程でゲート電極ＧＥ（図９参照）となる導電膜を形成する。ここでは、当該導電膜として、バリアメタル膜ＢＭおよびタングステン膜ＷＦを順に形成する。すなわち、ゲート絶縁膜ＧＩ上に、例えばバリアメタル膜ＢＭとして窒化チタン（ＴｉＮ）膜と、その上部のタングステン（Ｗ）膜ＷＦからなる積層膜を、スパッタリング法またはＣＶＤ法などを用いて堆積する。
バリアメタル膜ＢＭは、タングステン膜ＷＦ内のタングステンが拡散することを防ぐこと、および、タングステン膜ＷＦとゲート絶縁膜ＧＩとの密着性を向上させることを目的として設けられる導電膜である。バリアメタル膜ＢＭの材料は、窒化チタンに限らず、チタン（Ｔｉ）、タンタル（Ｔａ）または窒化タンタル（ＴａＮ）などを用いてもよい。言い換えれば、バリアメタル膜ＢＭの材料には、チタン（Ｔｉ）若しくはタンタル（Ｔａ）またはそれらの窒化化合物を用いることができる。
スパッタリング法を用いてバリアメタル膜ＢＭおよびタングステン膜ＷＦを形成する際には、図８に示すスパッタリング装置を用いる。図８に示すように、スパッタリング装置は、チャンバＣＨＭＳを有している。チャンバＣＨＭＳには、チャンバＣＨＭＳ内のガスを排気し、チャンバＣＨＭＳ内を真空状態とするためのポンプＰＭが接続されている。つまり、チャンバＣＨＭＳはその内部を真空状態とすることができる真空チャンバである。また、チャンバＣＨＭＳには、チャンバＣＨＭＳ内にアルゴンガス（Ａｒ）を供給するためのアルゴンガス供給源ＡＲＳが接続されている。チャンバＣＨＭＳおよびポンプＰＭ間、並びに、チャンバＣＨＭＳおよびアルゴンガス供給源ＡＲＳ間には、配管の開閉を行うバルブＶＡ１およびＶＡ２がそれぞれ設けられている。
チャンバＣＨＭＳは、底部および側壁を有する容器ＣＨＡを含み、容器ＣＨＡ上には、環状のアダプタＡ４が設けられている。アダプタＡ４上には、環状のアダプタＡ４の上部の開口部に蓋をするようにターゲットＴＧが配置されている。例えばＴｉＮ膜からなるバリアメタル膜ＢＭ（図７参照）を形成する際に用いるターゲットＴＧの材料は、例えばＴｉ（チタン）であり、スパッタリングはアルゴンおよび窒素の混合ガス雰囲気において行う。タングステン膜ＷＦ（図７参照）を形成する際に用いるターゲットＴＧの材料はタングステン（Ｗ）である。チャンバＣＨＭＳの内部は、容器ＣＨＡ、アダプタＡ４およびターゲットＴＧにより密閉されているため、バルブＶＡ１が開いた状態でポンプＰＭによりチャンバＣＨＭＳ内の気体を排気することで、チャンバＣＨＭＳ内を真空状態とすることができる。
アダプタＡ４およびターゲットＴＧ間には、環状のＯリングＯＲ４が配置されており、チャンバＣＨＭＳ外の気体がチャンバＣＨＭＳ内に吸入されることを防いでいる。アダプタＡ４は例えばＡｌ（アルミニウム）からなり、ＯリングＯＲ４は例えばＣｕ（銅）からなる。
チャンバＣＨＭＳの内部の中央には、ウエハステージＳＴ１が配置され、ウエハステージＳＴ１上には１枚の半導体ウエハＷＦＲが配置されている。半導体ウエハＷＦＲは、図６に示す基板ＳＢを含む成膜対象である。ウエハステージＳＴ１は、その下のシャフトＳＨ１により支持されている。ウエハステージＳＴ１には、その上面から下面を貫通する孔部があり、当該孔部の直下には、上下方向に動かすことができるピンＰＮが配置されている。
ピンＰＮは台ＳＴ２の上面に固定されており、台ＳＴ２はその下のシャフトＳＨ２により支持されている。ピンＰＮは、半導体ウエハＷＦＲを搬送する際に、台ＳＴ２と共に上方向に動いてウエハステージＳＴ１の上面よりも上に突出し、半導体ウエハＷＦＲを持ち上げる役割を有している。シャフトＳＨ１はその周囲を蛇腹状のカバーＣＶ１により覆われており、同様にシャフトＳＨ２はカバーＣＶ２により覆われている。なお、図では、ウエハステージＳＴ１に開口された孔部であって、ピンＰＮが半導体ウエハＷＦＲを持ち上げるために通過する孔部を示していない。
スパッタリング工程では、アルゴンガス供給源ＡＲＳから供給されたアルゴンガス（Ａｒ）をイオン化し、ターゲットＴＧに叩きつける。これにより、ターゲットＴＧを構成する原子がスパッタされ、スパッタされたターゲット材を、ターゲットＴＧに対向して配置された半導体ウエハＷＦＲの上面上に堆積させる。なお、ここではスパッタリング装置内に供給するガスをアルゴンガスとしたが、アルゴン（Ａｒ）の他にＸｅ（キセノン）などを用いても良い。
具体的には、まずポンプＰＭを用いて高真空状態にしたチャンバＣＨＭＳ内に、アルゴンガス供給源ＡＲＳからアルゴンガス（Ａｒ）を導入する。次に、ターゲットＴＧおよび半導体ウエハＷＦＲ間に加えられた高電界によるグロー放電を利用してアルゴンガスをアルゴンイオン（Ａｒ＋）にイオン化する。
ここでは、ターゲットＴＧ上に設置した磁石ＭＧＮにより磁界を発生させ、さらに、ターゲットＴＧに直流電源（ＤＣパワー）を印加する。これにより、Ａｒ（アルゴン）のイオン原子をターゲットＴＧの底面に衝突させることで、叩き出される二次電子をローレンツ力で捕らえ、サイクロトロン運動により不活性ガスのイオン化を促進する。このように、負イオンおよび二次電子を磁石ＭＧＮの磁界で捕らえることで、ターゲットＴＧおよび半導体ウエハＷＦＲの温度の上昇を抑え、捕えた電子でガスのイオン化を促進し、成膜速度を高める方法であるマグネトロンスパッタリング法を用いる。
バリアメタル膜ＢＭ（図７参照）を形成する場合において、上記高電界を生じさせるためにターゲットＴＧに当該直流電圧を印加する際は、例えば１ｋＷの電力で当該直流電圧の印加を行う。これに対し、タングステン膜ＷＦ（図７参照）を形成する場合において、上記高電界を生じさせるためにターゲットＴＧに当該直流電圧を印加する際は、例えば３００Ｗ以下の電力で当該直流電圧の印加を行う。つまり、バリアメタル膜ＢＭを形成する際に行うスパッタリングのＤＣパワーは３００Ｗより大きく、タングステン膜ＷＦを形成する際に行うスパッタリングのＤＣパワーは３００Ｗ以下である。
上記高電界によりアルゴンイオンを加速させてターゲットＴＧを叩き、その反跳で飛び出したターゲット材原子の一部は、半導体ウエハＷＦＲの主面に付着する。これにより、半導体ウエハＷＦＲの主面に付着した付着物からなる膜、つまりスパッタ膜を成膜する。ここでいうスパッタ膜とは、スパッタリング法により形成された膜である。具体的には、ターゲットＴＧをスパッタして叩き出された成分が被着して形成された膜である。
上記のスパッタリング工程により、ターゲットＴＧから叩き出した成分を半導体ウエハＷＦＲの上面に付着させて、図７に示すバリアメタル膜ＢＭおよびタングステン膜ＷＦのそれぞれを形成する。
なお、図８に示すウエハステージＳＴ１の横方向には、平面視において円形の形状を有するウエハステージＳＴ１の周囲を囲む、環状のシールドＳＤ５、ＳＤ６、ＳＤ７およびＳＤ８が配置されている。シールドＳＤ８はウエハステージＳＴ１の側壁に隣接して配置されており、その外側にシールドＳＤ７が配置されている。このように、ターゲットＴＧおよびウエハステージＳＴ１間の領域の周囲はシールドＳＤ５〜ＳＤ８により囲まれている。シールドＳＤ５はアダプタＡ４により支持されている。
上記のようにタングステン膜ＷＦを形成する際に行うスパッタリングのＤＣパワー条件を３００Ｗ以下の比較的低い値とすることにより、図２に示すように、タングステン膜ＷＦのグレインサイズを小さくすることができる。すなわち、タングステン膜ＷＦを構成するグレインＧ１の粒径を例えば５ｎｍとすることができる。これに対し、バリアメタル膜ＢＭは高いＤＣパワー条件（例えば１ｋＷ以上）で形成されているため、バリアメタル膜ＢＭを構成するグレインＧ２の粒径は、グレインＧ１の粒径よりも大きくなる。
次に、図９に示すように、フォトリソグラフィ技術およびエッチング法を用いて、タングステン膜ＷＦ、バリアメタル膜ＢＭ、絶縁膜ＩＦ３およびＩＦ２をパターニングする。ここでは、タングステン膜ＷＦおよびバリアメタル膜ＢＭをパターニングすることによりタングステン膜ＷＦのパターンおよびバリアメタル膜ＢＭのパターンからなる積層構造を有するゲート電極ＧＥを形成する。また、絶縁膜ＩＦ３およびＩＦ２をパターニングすることにより、絶縁膜ＩＦ３のパターンおよびＩＦ２のパターンからなる積層構造を有するゲート絶縁膜ＧＩを形成する。
すなわち、フォトリソグラフィ技術を用いて、ゲート電極ＧＥの形成領域を覆うフォトレジスト膜ＰＲ２を形成し、フォトレジスト膜ＰＲ２をマスクとして、タングステン膜ＷＦ、バリアメタル膜ＢＭ、絶縁膜ＩＦ３およびＩＦ２をエッチングする。エッチングガスとしては、例えば、ハロゲン系のガス（Ｃｌ２若しくはＨＢｒなど、またはこれらの混合ガス）を用い、プラズマ雰囲気でドライエッチングを行う。プラズマ源としては、例えば、ＩＣＰ（誘導結合プラズマ）などを用いることができる。なお、このエッチングの際、絶縁膜ＩＦ１がエッチングストッパーの役割を果たす。
ここでは、溝Ｔの直上および溝Ｔの近傍の絶縁膜ＩＦ２、ＩＦ３、バリアメタル膜ＢＭおよびタングステン膜ＷＦを除去しないで残す。当該エッチングでは、溝Ｔから離間した領域であって、基板ＳＢの主面に沿う方向において溝Ｔを挟む両側の領域の絶縁膜ＩＦ２、ＩＦ３、バリアメタル膜ＢＭおよびタングステン膜ＷＦを除去することで、絶縁膜ＩＦ１の上面を露出させる。
次に、図１０に示すように、フォトレジスト膜ＰＲ２を除去した後、ゲート電極ＧＥ上に、層間絶縁膜ＥＳ、ＩＬを順に形成する。すなわち、ゲート電極ＧＥおよび絶縁膜ＩＦ１上に、層間絶縁膜ＥＳとして、例えば窒化シリコン膜をＣＶＤ法などを用いて堆積した後、層間絶縁膜ＩＬとして、例えば、酸化シリコン膜をＣＶＤ法などを用いて堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて、層間絶縁膜ＩＬの上面を平坦化させる。
次に、図１１に示すように、フォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜ＩＬおよびＥＳを貫通するコンタクトホールＣＳ、ＣＤをそれぞれ形成する。例えば、図示しないフォトレジスト膜をマスクとして、ソース電極の形成領域の層間絶縁膜ＩＬ、ＥＳをエッチングすることにより、コンタクトホールＣＳを形成し、ドレイン電極の形成領域の層間絶縁膜ＩＬ、ＥＳをエッチングすることにより、コンタクトホールＣＤを形成する。このエッチングの際、層間絶縁膜ＩＬの下層の絶縁膜ＩＦ１も除去する。
これにより、コンタクトホールＣＳおよびコンタクトホールＣＤの底部において障壁層ＢＡの上面が露出する。このように、コンタクトホールＣＳおよびコンタクトホールＣＤは、ゲート電極ＧＥの両側の障壁層ＢＡ上にそれぞれ配置される。なお、コンタクトホールＣＳおよびコンタクトホールＣＤの形成の際、ゲート電極ＧＥ上にもコンタクトホール（図示しない）を形成する。
次に、図１２に示すように、コンタクトホールＣＳ、ＣＤなどの内部を含む層間絶縁膜ＩＬ上に、導電膜ＣＬを形成する。まず、コンタクトホールＣＳ、ＣＤの内部を含む層間絶縁膜ＩＬ上に、オーミック層を形成する。例えば、チタン（Ｔｉ）膜を、スパッタリング法などを用いて、コンタクトホールＣＳ、ＣＤ内を含む層間絶縁膜ＩＬ上に０．０５μｍ程度堆積する。次に、オーミック層上に、金属膜として、アルミニウム膜を、スパッタリング法などを用いて０．６μｍ程度の膜厚で堆積する。導電膜ＣＬは、当該オーミック層および当該金属膜からなる。
導電膜ＣＬを形成する際に行うスパッタリングは、図８を用いて説明したスパッタリング装置を用いて行う。その際に用いるターゲットＴＧの材料は、形成するスパッタ膜の材料に応じて適宜変更する。このとき、スパッタリングにおけるＤＣパワーは、例えば３ｋまたは５ｋＷ程度とする。
次に、障壁層ＢＡとオーミック層との接続抵抗を低減するため、熱処理を行う。例えば、窒素雰囲気中、６５０℃、３０秒程度の熱処理を行う。なお、金属膜としては、アルミニウムの他、アルミニウム合金を用いてもよい。アルミニウム合金としては、例えば、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＡｌとＣｕ（銅）との合金（Ａｌ−Ｃｕ）、ＡｌとＳｉとＣｕ（Ａｌ−Ｓｉ−Ｃｕ）などを用いることができる。
次に、図１３に示すように、フォトリソグラフィ技術およびエッチング法を用いて、Ｔｉ／Ａｌ膜からなる導電膜ＣＬをパターニングする。これにより、コンタクトホールＣＳ、ＣＤのそれぞれの内側に一部が埋め込まれたソース電極ＳＥおよびドレイン電極ＤＥを形成する。ソース電極ＳＥおよびドレイン電極ＤＥのそれぞれの他の一部は、層間絶縁膜ＩＬ上に配線部として形成されている。これにより、ゲート電極ＧＥ、ソース電極ＳＥ、ドレイン電極ＤＥおよびチャネル層ＣＨを含むＭＩＳＦＥＴが形成される。
ソース電極ＳＥは、層間絶縁膜ＥＳ、ＩＬを貫通するコンタクトホールＣＳ中に位置する接続部（プラグ）と、この接続部上の配線部とからなる。また、ドレイン電極ＤＥは、層間絶縁膜ＥＳ、ＩＬを貫通するコンタクトホールＣＤ中に位置する接続部（プラグ）と、この接続部上の配線部とからなる。図示していない領域では、ゲート電極ＧＥ上にも、コンタクトホール内に埋め込まれた接続部（プラグ）と、この接続部上の配線部とからなるゲート配線が形成される。
次に、図１４に示すように、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む絶縁膜ＩＬ上に、保護絶縁膜ＰＲＯを形成する。ソース電極ＳＥおよびドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ上に、保護絶縁膜ＰＲＯとして、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する。
以上の工程により、パワートランジスタであるＭＩＳＦＥＴを含む半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
以下に、本実施の形態の半導体装置の製造方法の効果について、図１５などを用いて説明する。図１５は、タングステン膜を形成する際のスパッタリングのＤＣパワーと、スパッタリングにより形成されるタングステン膜内の応力との関係を示すグラフである。図１５の横軸はタングステン膜を形成する際のスパッタリングのＤＣパワーを示している。図１５の縦軸はスパッタリングにより形成されるタングステン膜内の応力を示しており、正の値の応力は引張応力を表わし、負の値の応力は圧縮応力を表わしている。
半導体装置の効果について上述したように、ＧａＮパワーデバイスであるＭＩＳＦＥＴ（パワートランジスタ）の高速動作性能をより高めるため、ゲート電極の構成膜にタングステン膜を用いると、タングステン膜が引張応力を有するためにピエゾ分極電荷が発生し、これによりＭＩＳＦＥＴがノーマリオン化する問題が生じる。このようにタングステン膜が引張応力を有する状態で形成される原因は、半導体装置の製造工程においてタングステン膜をスパッタリング法で形成する際に、比較的高いＤＣパワー条件でスパッタリングが行われることにある。
図１５には、発明者らが計測した結果として、ＤＣパワーとタングステン膜内の応力との関係を示したグラフを表わしている。図１５から分かるように、スパッタリング工程においてターゲットＴＧ（図８参照）に印加する電力（ＤＣパワー）が大きくなるほど、当該スパッタリング工程により形成されたタングステン膜内の応力は正の方向に大きくなる。これは、スパッタリングのＤＣパワーが大きい程、形成されるスパッタ膜であるタングステン膜を構成するグレインの粒径が大きくなることに起因する。
すなわち、例えばＤＣパワーを１ｋＷとしてスパッタリング工程を行い、これによりタングステン膜を形成した場合、比較例として図１８に示すように、タングステン膜ＷＦＡを構成するグレインＧ３の粒径は比較的大きくなる。
これに対して、図１５に示すように、スパッタリング工程においてターゲットＴＧ（図８参照）に印加する電力（ＤＣパワー）が小さくなるほど、当該スパッタリング工程により形成されたタングステン膜内の応力は負の方向に大きくなる。ＤＣパワーを下げ続けると、ＤＣパワーが３００Ｗのときを境に、タングステン膜内の応力は圧縮応力となる。つまり、ＤＣパワー条件を３００Ｗ以下にすれば、引張応力を有しないタングステン膜を形成することができる。
そこで、本実施の形態では、ゲート電極ＧＥ（図１４参照）を構成するタングステン膜ＷＦ（図７参照）を形成するためにスパッタリングを行う際、スパッタリングのＤＣパワー条件を３００Ｗ以下とすることで、引張応力を有しないタングステン膜ＷＦを形成している。これにより、図２に示すように、グレインＧ１の粒径が小さく、内部応力が０または圧縮応力であるタングステン膜ＷＦを形成することができる。特に、ＤＣエネルギーを３００Ｗ以下に設定し、グレインＧ１の粒径が５ｎｍ以下のタングステン膜ＷＦを形成することができれば、ゲート電極ＧＥの応力が圧縮応力となるため、効果的にピエゾ分極電荷の発生を防ぐことができる。
また、このようにＤＣパワー条件を低く設定することで、引張応力を有しないタングステン膜ＷＦを形成した場合、ＭＩＳＦＥＴのＡｌＧａＮ層（図１４に示す障壁層ＢＡ）の格子間距離は、１．２９３８Å以下となる。したがって、図３を用いて説明したように、ＭＩＳＦＥＴのしきい値電圧は０Ｖ以上となり、ノーマリオンのＭＩＳＦＥＴを形成することができる。
つまり、本実施の形態の半導体装置の製造方法では、ゲート電極ＧＥを構成するタングステン膜ＷＦを形成するために行うスパッタリングのＤＣパワー条件を３００Ｗ以下とすることで、引張応力を有しないタングステン膜ＷＦを形成し、これによりピエゾ分極電荷の発生を防ぐことができる。よって、ピエゾ分極電荷に影響を受けてＭＩＳＦＥＴがノーマリオン化し、オン・オフの制御が困難となることを防ぐことができる。つまり、低抵抗なタングステン膜ＷＦをゲート電極ＧＥの構成膜に使用することでＭＩＳＦＥＴの高速動作性能を向上させることができ、且つ、ＭＩＳＦＥＴの制御性を向上させることができる。したがって、半導体装置の性能を向上させることができる。
また、図１５に示すように、ＤＣパワーを３００Ｗ以下とすることで、ゲート電極ＧＥを構成するタングステン膜ＷＦの応力を０または圧縮応力とすることで、ゲート電極と基板との間に設けられたゲート絶縁膜と基板との界面にトラップ準位が生じることを防ぐことができる。したがって、ＭＩＳＦＥＴのしきい値電圧が変動することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
なお、ここではスパッタリング法を用いて、引張応力を有しないタングステン膜ＷＦを形成することについて説明したが、ＣＶＤ法を用いて引張応力を有しないタングステン膜ＷＦを形成するためには、ＣＶＤ法による成膜を行う際、低温、低圧力の条件で成膜を行えばよい。これにより、スパッタリング法を用いて引張応力を有しないタングステン膜ＷＦを形成した場合と同様の効果を得ることができる。
（実施の形態２）
前記実施の形態１では、ゲート電極をバリアメタル膜およびタングステン膜の積層膜により構成することについて説明したが、ゲート電極は、図１６および図１７に示すように、タングステン膜ＷＦのみにより構成されていてもよい。図１６は、本実施の形態の半導体装置を示す断面図である。図１７は、本実施の形態の半導体装置を示す断面図であって、図１６に示すゲート電極ＧＥの一部を拡大して示す断面図である。図１７は断面図であるが、図を分かりやすくするため、ここではハッチングを省略している。
図１６に示すように、本実施の形態の半導体装置の構造は、ゲート電極ＧＥの構成を除き、前記実施の形態１と同様である。ここでは、ゲート絶縁膜ＧＩ上に接してタングステン膜ＷＦが形成されており、ゲート電極ＧＥは、タングステン膜ＷＦのみにより構成されている。
また、図１７に示すように、タングステン膜ＷＦの構造は、図２を用いて説明したタングステン膜ＷＦの構造と同様である。すなわち、タングステン膜ＷＦを構成するグレインＧ１の粒径は、５ｎｍ以下である。このようにグレインサイズの小さいタングステン膜ＷＦを形成することにより、引張応力を有しないタングステン膜ＷＦを形成することができる。
本実施の形態の半導体装置は、前記実施の形態１の半導体装置と同様の効果を有する。
すなわち、本実施の形態においても、ゲート電極ＧＥを構成するタングステン膜ＷＦを、ＤＣパワーを３００Ｗ以下とするスパッタリング工程により形成することで、グレインサイズが小さく、内部応力が０または圧縮応力であるタングステン膜ＷＦを形成することができる。また、ＭＩＳＦＥＴのＡｌＧａＮ層（図１４に示す障壁層ＢＡ）の格子間距離が、１．２９３８Å以下となるように、引張応力を有しないタングステン膜ＷＦを設けることで、ＭＩＳＦＥＴのしきい値電圧を０Ｖ以上の値にすることができる。
このようなタングステン膜ＷＦからなるゲート電極ＧＥを備えたＭＩＳＦＥＴは、ノーマリオフのスイッチング素子として使用することができ、良好な制御性を有している。また、ゲート電極ＧＥをタングステン膜ＷＦにより構成することで、ＭＩＳＦＥＴの高速動作性能を高めることができる。また、引張応力を有しないゲート電極ＧＥを形成することができるため、トラップ準位の発生に起因するしきい値電圧の変動を防ぐことができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
その他、実施の形態に記載された内容の一部を以下に記載する。
（１）基板と、
前記基板上に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された絶縁膜と、
前記絶縁膜および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝と、
前記溝内および前記絶縁膜上に、ゲート絶縁膜を介して形成されたゲート電極と、
を有し、
前記ゲート電極は、タングステン膜を有し、
前記第２窒化物半導体層の格子間距離は、１．２９３８Å以下である、半導体装置。
（２）（ａ）基板を準備する工程、
（ｂ）前記基板上に第１窒化物半導体層を形成する工程、
（ｃ）前記第１窒化物半導体層上に、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層を形成する工程、
（ｄ）前記第２窒化物半導体層上に絶縁膜を形成する工程、
（ｅ）前記絶縁膜および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝を形成する工程、
（ｆ）前記溝内および前記絶縁膜上に、ゲート絶縁膜を形成する工程、
（ｇ）前記ゲート絶縁膜上に、第１スパッタリングを行って導電膜を形成する工程、
（ｈ）前記導電膜上に、第２スパッタリングを行ってタングステン膜を形成し、前記導電膜および前記タングステン膜を含むゲート電極を形成する工程、
を有し、
前記第２スパッタリングにおいて、スパッタ対象の第２ターゲットに印加する第１ＤＣパワーは、前記第１スパッタリングにおいて、スパッタ対象の第１ターゲットに印加する第２ＤＣパワーより小さい、半導体装置の製造方法。
ＢＡ 障壁層
ＢＭ バリアメタル膜
ＣＨ チャネル層
ＤＥ ドレイン電極
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＳＥ ソース電極
ＷＦ タングステン膜

Claims (12)

  1. 基板と、
    前記基板上に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成された絶縁膜と、
    前記絶縁膜および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝と、
    前記溝内および前記絶縁膜上に、ゲート絶縁膜を介して形成されたゲート電極と、
    を有し、
    前記ゲート電極は、導電膜と前記導電膜上に形成されたタングステン膜とを有し、
    前記タングステン膜を構成する第１グレインの粒径は、前記導電膜を構成する第２グレインの粒径より小さい、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１グレインの粒径は、５ｎｍ以下である、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記タングステン膜は、複数の前記第１グレインを有し、
    複数の前記第１グレインのうち、一部の前記第１グレインは、前記タングステン膜の上面および下面を構成していない、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２窒化物半導体層上に形成され、前記第２窒化物半導体層の上面に接続されたソース電極と、
    前記第２窒化物半導体層上に形成され、前記第２窒化物半導体層の上面に接続されたドレイン電極と、
    をさらに有し、
    前記ゲート電極は、前記ソース電極と前記ドレイン電極との間に配置され、
    前記ゲート電極、前記ソース電極および前記ドレイン電極は、電界効果トランジスタを構成している、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記電界効果トランジスタのしきい値電圧は、０Ｖ以上である、半導体装置。
  6. 基板と、
    前記基板上に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成された絶縁膜と、
    前記絶縁膜および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝と、
    前記溝内および前記絶縁膜上に、ゲート絶縁膜を介して形成されたゲート電極と、
    を有し、
    前記ゲート電極は、タングステン膜を有し、
    前記タングステン膜を構成する第１グレインの粒径は、５ｎｍ以下である、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第２窒化物半導体層上に形成され、前記第２窒化物半導体層の上面に接続されたソース電極と、
    前記第２窒化物半導体層上に形成され、前記第２窒化物半導体層の上面に接続されたドレイン電極と、
    をさらに有し、
    前記ゲート電極は、前記ソース電極と前記ドレイン電極との間に配置され、
    前記ゲート電極、前記ソース電極および前記ドレイン電極は、電界効果トランジスタを構成している、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記電界効果トランジスタのしきい値電圧は、０Ｖ以上である、半導体装置。
  9. （ａ）基板を準備する工程、
    （ｂ）前記基板上に第１窒化物半導体層を形成する工程、
    （ｃ）前記第１窒化物半導体層上に、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層を形成する工程、
    （ｄ）前記第２窒化物半導体層上に絶縁膜を形成する工程、
    （ｅ）前記絶縁膜および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝を形成する工程、
    （ｆ）前記溝内および前記絶縁膜上に、ゲート絶縁膜を形成する工程、
    （ｇ）前記ゲート絶縁膜上に、第１スパッタリングを行ってタングステン膜を形成し、前記タングステン膜を含むゲート電極を形成する工程、
    を有し、
    前記第１スパッタリングにおいて、スパッタ対象の第１ターゲットに印加する第１ＤＣパワーは、３００Ｗ以下である、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記タングステン膜を構成する第１グレインの粒径は、５ｎｍ以下である、半導体装置の製造方法。
  11. 請求項９記載の半導体装置の製造方法において、
    （ｈ）前記ゲート電極から離間した位置において、前記第２窒化物半導体層に接続されたソース電極および前記第２窒化物半導体層に接続されたドレイン電極を形成する工程、
    をさらに有し、
    前記ゲート電極、前記ソース電極および前記ドレイン電極は、電界効果トランジスタを構成している、半導体装置の製造方法。
  12. 請求項９記載の半導体装置の製造方法において、
    前記（ｇ）工程は、
    （ｇ１）前記ゲート絶縁膜上に、第２スパッタリングを行って導電膜を形成する工程、
    （ｇ２）前記導電膜上に、前記第１スパッタリングを行って前記タングステン膜を形成し、前記導電膜および前記タングステン膜を含む前記ゲート電極を形成する工程、
    を含み、
    前記第２スパッタリングにおいて、スパッタ対象の第２ターゲットに印加する第２ＤＣパワーは、３００Ｗより大きい、半導体装置の製造方法。
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