KR20170032853A - 반도체 장치 및 그 제조 방법 - Google Patents

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nitride
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히로유키 오카자키
겐이치로 구라하시
히데토시 고야마
도시아키 기타노
요시타카 가모
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미쓰비시덴키 가부시키가이샤
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Abstract

(과제) 절연막을 두껍게 하는 일 없이 내습성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 얻는다.
(해결 수단) 질화물 반도체막(4)이 기판(1)상에 형성되어 있다. 게이트 전극(6)이 질화물 반도체막(4)상에 형성되어 있다. 질화실리콘으로 이루어지는 제 1 절연막(11)이, 질화물 반도체막(4)상에 형성되고, 게이트 전극(6)의 측면의 적어도 일부와 접하고, 질화물 반도체막(4)과의 사이에서 계면을 형성한다. 원자층이 번갈아 배열된 산화알루미늄으로 이루어지는 제 2 절연막(12)이, 게이트 전극(6) 및 제 1 절연막(11)을 덮고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 절연막을 두껍게 하는 일 없이 내습성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 장치에서는, 내압 향상이나 전류 붕괴 향상을 위해, 게이트 전극과 반도체의 사이에 절연막을 삽입하여 MIS(Metal-Insulator-Semiconductor)를 구성하고 있다(예컨대, 특허 문헌 1 참조). 또한, 신뢰성 향상을 위해, Au로 구성되는 게이트 금속과 SiN 절연막의 사이에 산화물 또는 질화물로 이루어지는 배리어층을 퇴적한 장치도 있다(예컨대, 특허 문헌 2 참조).
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 일본 특허 공개 2013-115323호 공보
(특허 문헌 2) 일본 특허 공개 2012-175089호 공보
종래의 고주파 디바이스용 GaN-HEMT 트랜지스터에서는, 반도체 표면과 그것을 보호하는 표면 보호막의 사이에서의 트랩 억제를 위해, 표면 보호막으로서 SiN(실리콘 질화물)이 일반적으로 이용되고 있다. 또한, 게이트 주위와 표면 보호막을 덮도록 SiN 내습막을 형성하고 있다. 그러나, SiN 내습막의 막 두께를 두껍게 하지 않으면 내습성을 향상시킬 수 없지만, 두껍게 하면 용량이 증대하여 RF 특성이 저하한다고 하는 문제가 있었다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 그 목적은 절연막을 두껍게 하는 일 없이 내습성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 얻는 것이다.
본 발명과 관련되는 반도체 장치는, 기판과, 상기 기판상에 형성된 질화물 반도체막과, 상기 질화물 반도체막상에 형성된 쇼트키 전극과, 상기 질화물 반도체막상에 형성되고, 상기 쇼트키 전극의 측면의 적어도 일부와 접하고, 상기 질화물 반도체막과의 사이에서 계면을 형성하는 질화실리콘으로 이루어지는 제 1 절연막과, 상기 쇼트키 전극 및 상기 제 1 절연막을 덮고, 원자층이 번갈아 배열된 산화알루미늄으로 이루어지는 제 2 절연막을 구비하는 것을 특징으로 한다.
본 발명에서는, 쇼트키 전극 및 제 1 절연막을 원자층이 번갈아 배열된 산화알루미늄으로 이루어지는 제 2 절연막으로 덮는 것에 의해, 절연막을 두껍게 하는 일 없이 내습성을 향상시킬 수 있다. 즉, 원자층이 번갈아 배열된 산화알루미늄은, 등방성과 커버리지성이 우수하기 때문에, 종래에 비하여 박막에서도 내수성 등이 향상된다.
도 1은 본 발명의 실시의 형태 1과 관련되는 반도체 장치를 나타내는 단면도이다.
도 2는 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 3은 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 4는 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 5는 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 6은 제 2 절연막의 재질에 따른 HAST 바이어스 시험의 결과를 나타내는 도면이다.
도 7은 제 2 절연막의 재질에 따른 Ig-Vg, Id-Vg 특성을 나타내는 도면이다.
도 8은 제 2 절연막의 재질에 따른 고온 Vg 스윕시의 파괴 온도를 나타내는 도면이다.
도 9는 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 변형예를 나타내는 단면도이다.
도 10은 본 발명의 실시의 형태 2와 관련되는 반도체 장치를 나타내는 단면도이다.
도 11은 본 발명의 실시의 형태 3과 관련되는 반도체 장치를 나타내는 단면도이다.
도 12는 소스 필드 플레이트의 유무에 따른 Ig-Vg, Id-Vg 특성을 나타내는 도면이다.
도 13은 본 발명의 실시의 형태 3과 관련되는 반도체 장치의 변형예를 나타내는 단면도이다.
도 14는 본 발명의 실시의 형태 3과 관련되는 반도체 장치를 나타내는 상면도이다.
도 15는 본 발명의 실시의 형태 3과 관련되는 반도체 장치를 나타내는 상면도이다.
도 16은 본 발명의 실시의 형태 3과 관련되는 반도체 장치를 나타내는 상면도이다.
도 17은 본 발명의 실시의 형태 4와 관련되는 반도체 장치를 나타내는 단면도이다.
도 18은 본 발명의 실시의 형태 4와 관련되는 반도체 장치의 변형예를 나타내는 단면도이다.
도 19는 본 발명의 실시의 형태 5와 관련되는 반도체 장치를 나타내는 단면도이다.
본 발명의 실시의 형태와 관련되는 반도체 장치 및 그 제조 방법에 대하여 도면을 참조하여 설명한다. 동일한 또는 대응하는 구성 요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시의 형태 1.
도 1은 본 발명의 실시의 형태 1과 관련되는 반도체 장치를 나타내는 단면도이다. 이 반도체 장치는 쇼트키 전극을 갖는 질화갈륨계 HEMT(전계 효과 트랜지스터)이다.
기판(1)은 Si, SiC, GaN의 어느 하나로 구성되고, 양호한 고주파 특성을 얻기 위해 그 비저항률은 1×107Ω㎝ 이상이 바람직하다. 기판(1)상에 Al1 - xGaxN 버퍼층(2)(x≤1), GaN 채널층(3) 및 Al1 - xGaxN 배리어층(4)이 차례로 형성되어 있다. GaN 채널층(3)의 일부 또는 전부에 C 또는 Fe 등의 불순물을 도핑하더라도 좋다. Al1 -xGaxN 배리어층(4)은 단일 조성 또는 복수의 조성의 적층 구조로 이루어진다. GaN-HEMT 특유의 2DEG층(5)이 GaN 채널층(3) 내에 발생한다.
Al1 - xGaxN 배리어층(4)상에, 쇼트키 전극인 게이트 전극(6)과, 오믹 전극(ohmic electrode)인 소스 전극(7) 및 드레인 전극(8)이 형성되어 있다. 게이트 전극(6)은 Al1 - xGaxN 배리어층(4)에 쇼트키 접합되어 있다. 소스 전극(7) 및 드레인 전극(8)은 Al1 - xGaxN 배리어층(4)에 오믹 접합되어 있다. 게이트 전극(6)은, Pt, Ti, Ni, Ta, Au, Al의 어느 2개 이상의 금속을 포함하는 전극이다. 소스 전극(7) 및 드레인 전극(8)은 Pt, Ni, Ta의 어느 하나이다. 소스 전극(7) 및 드레인 전극(8)상에 각각 소스 배선(9) 및 드레인 배선(10)이 형성되어 있다.
SiN(질화실리콘)으로 이루어지는 제 1 절연막(11)이, Al1 - xGaxN 배리어층(4)상에 형성되고, 게이트 전극(6)의 측면의 적어도 일부와 접하고, Al1 - xGaxN 배리어층(4)과의 사이에서 계면을 형성한다. 제 1 절연막(11)은 CVD법 또는 스퍼터링법을 이용하여 형성되어 있다. AlO(산화알루미늄)로 이루어지는 제 2 절연막(12)이, 게이트 전극(6)의 상면 및 측면과, 제 1 절연막(11)의 적어도 반도체와 접하는 부분상에 ALD법(Atomic Layer Deposition : 원자층 퇴적법)에 의해 형성되고, 게이트 전극(6) 및 제 1 절연막(11)을 덮고 있다. ALD법은, 원료 가스를 번갈아 반응실에 공급하고, 자기 정지 기구를 이용하여 원자층을 한 층씩 성장시키는 방법이다.
계속하여, 상기의 반도체 장치의 제조 방법을 설명한다. 도 2~5는 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
우선, 도 2에 나타내는 바와 같이, 기판(1)상에 Al1 - xGaxN 버퍼층(2)(x≤1), GaN 채널층(3) 및 Al1 - xGaxN 배리어층(4)을 차례로 형성한다. Al1 - xGaxN 배리어층(4)상에 소스 전극(7) 및 드레인 전극(8)을 형성한다. 또, 오믹 접촉 저항을 저감하기 위해, 전극의 아래에 Si 이온 주입 및 열 어닐 등에 의해 고농도 불순물층을 선택적으로 형성하더라도 좋다.
다음으로, 도 3에 나타내는 바와 같이, Al1 - xGaxN 버퍼층(2), 소스 전극(7) 및 드레인 전극(8)을 모두 덮도록 제 1 절연막(11)을 CVD법 또는 스퍼터링법에 의해 형성한다. 다음으로, 도 4에 나타내는 바와 같이, 게이트 부분의 제 1 절연막(11)을 드라이 에칭 또는 웨트 에칭에 의해 개구하고, 게이트 전극(6)을 증착 또는 스퍼터링법 등에 의해 형성한다. 게이트 전극(6)의 형상에 관하여, GFP(게이트 필드 플레이트)의 유무는 묻지 않고, 제 1 절연막(11)보다 두꺼우면 된다.
다음으로, 도 5에 나타내는 바와 같이, 게이트 전극(6) 및 제 1 절연막(11)을 덮도록 제 2 절연막(12)을 ALD법에 의해 형성한다. 마지막으로, 소스 전극(7) 및 드레인 전극(8)상의 제 1 절연막(11) 및 제 2 절연막(12)을 드라이 에칭 또는 웨트 에칭에 의해 개구하고, 소스 배선(9) 및 드레인 배선(10)을 증착 또는 스퍼터법에 의해 형성한다. 이상의 공정에 의해 본 실시의 형태와 관련되는 반도체 장치가 제조된다.
이상 설명한 바와 같이, 본 실시의 형태에서는, 게이트 전극(6) 및 제 1 절연막(11)을 원자층이 번갈아 배열된 AlO로 이루어지는 제 2 절연막(12)으로 덮는다. 이것으로, 절연막을 두껍게 하는 일 없이 내습성을 향상시킬 수 있다. 또한, 제 2 절연막(12)을 ALD법에 의해 형성하는 것에 의해, 게이트 전극(6)의 주변 및 반도체 표면에서 금속 등의 구조물로 덮여 있지 않은 부분을 균질하게 성막할 수 있다. 또한, 원자층 퇴적의 특징인 등방성과 커버리지성이 우수한 AlO막을 형성할 수가 있다. 따라서, 종래에 비하여 박막에서도 원자층을 번갈아 배열하는 것에 의해 내수성 등이 향상된다.
도 6은 제 2 절연막의 재질에 따른 바이어스 시험의 결과를 나타내는 도면이다. Ra는 130℃, RH는 85%, 게이트 전압 Vg는 -5V, 드레인 전압 Vd는 30V이다. 제 2 절연막(12)이 SiN인 종래 구조에 비하여, AlO로 이루어지는 제 2 절연막(12)을 ALD법에 의해 형성한 본 실시의 형태 쪽이 트랜지스터 동작에 있어서의 내습성이 향상된다.
도 7은 제 2 절연막의 재질에 따른 Ig-Vg, Id-Vg 특성을 나타내는 도면이다. 이 데이터는 드레인 전압 Vd가 5V일 때의 핀치 오프 커브이다. 본 실시의 형태 쪽이 종래 구조에 비하여 Ig-Vg, Id-Vg 특성이 개선된다.
도 8은 제 2 절연막의 재질에 따른 고온 Vg 스윕시의 파괴 온도를 나타내는 도면이다. 드레인 전압 Vd는 55V이다. 본 실시의 형태 쪽이 종래 구조에 비하여 파괴 온도가 높아지고, 파괴시의 게이트 전류가 작아진다.
도 9는 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 변형예를 나타내는 단면도이다. Al1 - xGaxN 배리어층(4)상에 GaN 캡층(13)(막 두께가 10㎚ 이하)이 삽입되어 있다. 이 경우에도 상기의 실시의 형태 1의 효과를 얻을 수 있다.
실시의 형태 2.
도 10은 본 발명의 실시의 형태 2와 관련되는 반도체 장치를 나타내는 단면도이다. 본 실시의 형태는 실시의 형태 1의 구조에 제 2 절연막(12)을 덮는 제 3 절연막(14)을 추가한 것이다. 제 3 절연막(14)은 Si, Al, Ti, Ta, W, Mo, Zr 중에서 선택되는 원소의 산화물 또는 질화물이다.
제 3 절연막(14)을 적층하는 것에 의해 커버리지성이 향상되기 때문에, 내습성이 더 향상된다. 또한, 막 응력을 완화할 수 있기 때문에, 고온 동작시의 막 박리 이상 등을 억제할 수 있다.
실시의 형태 3.
도 11은 본 발명의 실시의 형태 3과 관련되는 반도체 장치를 나타내는 단면도이다. 본 실시의 형태는 실시의 형태 1의 구조에 소스 필드 플레이트(15)를 추가한 것이다. 소스 필드 플레이트(15)는, 게이트 전극(6)과 드레인 전극(8)의 사이에 배치되고, 소스 전극(7)에 전기적으로 접속되어 있다.
소스 필드 플레이트(15)에 의해, 게이트 전극(6) 주변의 전계 완화 효과를 향상시킬 수 있다. 또한, 전계 완화 효과의 향상에 의해 게이트 리크 전류가 저감되고, 고온 동작성도 향상된다. 또한, 소스 필드 플레이트(15)가 게이트 전극(6)으로부터 드레인 전극(8)에 이르는 전기력선을 차단하는 것에 의해, 게이트-드레인간 용량을 저감할 수 있고, 이득의 향상을 도모할 수 있다.
도 12는 소스 필드 플레이트(SFP)의 유무에 따른 Ig-Vg, Id-Vg 특성을 나타내는 도면이다. 이 데이터는 드레인 전압 Vd가 5V일 때의 핀치 오프 커브이다. 소스 필드 플레이트를 마련하는 것에 의해, Ig-Vg, Id-Vg 특성이 개선된다.
도 13은 본 발명의 실시의 형태 3과 관련되는 반도체 장치의 변형예를 나타내는 단면도이다. 실시의 형태 2의 구조에 소스 필드 플레이트(15)를 추가한 것이다. 이 경우에도 상기의 효과를 얻을 수 있다.
도 14~16은 본 발명의 실시의 형태 3과 관련되는 반도체 장치를 나타내는 상면도이다. 도 14에서는 소스 배선(9)의 전면과 소스 필드 플레이트(15)가 접합되어 있다. 도 15에서는 소스 배선(9)의 일부와 소스 필드 플레이트(15)가 접합되어 있다. 이와 같이 소스 배선(9)의 최저 1부분과 접합되어 있으면 된다. 또한, 도 16과 같이 소스 배선(9)으로부터 바깥쪽으로 우회하여 소스 필드 플레이트(15)에 접합하더라도 좋다. 이들 패턴은 거의 동일한 효과를 갖기 때문에, 소스 필드 플레이트(15)와 소스 전극(7)의 접합으로서 전면 접합, 부분 접합 및 우회 접합의 어느 것을 이용하더라도 좋다.
실시의 형태 4.
도 17은 본 발명의 실시의 형태 4와 관련되는 반도체 장치를 나타내는 단면도이다. 본 실시의 형태에서는, 소스 필드 플레이트(15)를 덮는 내습막으로서 제 4 절연막(16)을 형성한다. 제 4 절연막(16)은 Si, Al, Ti, Ta, W, Mo, Zr 중에서 선택되는 원소의 산화물 또는 질화물이다. 그 외의 구성은 실시의 형태 3의 도 11과 동일하다. 이것에 의해, 도 11의 구성으로 소스 필드 플레이트(15)를 마련한 것에 의한 내습성의 저하를 막을 수 있다.
도 18은 본 발명의 실시의 형태 4와 관련되는 반도체 장치의 변형예를 나타내는 단면도이다. 실시의 형태 3의 도 13의 구성에 소스 필드 플레이트(15)를 덮는 제 4 절연막(16)을 추가하고 있다. 이것에 의해, 도 13의 구성으로 소스 필드 플레이트(15)를 마련한 것에 의한 내습성의 저하를 막을 수 있다.
실시의 형태 5.
도 19는 본 발명의 실시의 형태 5와 관련되는 반도체 장치를 나타내는 단면도이다. 본 실시의 형태에서는, 제 1 절연막(11)과 제 2 절연막(12)의 사이에 제 5 절연막(17)이 삽입되어 있다. 제 1 및 제 5 절연막(11, 17)상에 게이트 전극(6)의 일부가 배치되어 2단의 게이트 필드 플레이트 구조가 형성되어 있다. 제 5 절연막(17)은 Si, Al, Ti, Ta, W, Mo, Zr 중에서 선택되는 원소의 산화물 또는 질화물이다. 그 외의 구성은 실시의 형태 1과 동일하다.
제 5 절연막(17)을 삽입하는 것에 의해, GFP(게이트 필드 플레이트)를 2단으로 하는 것이 용이해진다. 그리고, 2단의 GFP 구조를 이용하는 것에 의해 전계 완화 효과가 향상된다. 또한, 전계 완화 효과의 향상에 의해 게이트 리크 전류가 저감되고, 고온 동작성도 향상된다.
또, 제 2 절연막(12)이 게이트 전극(6)을 덮고 있으면, 게이트 전극(6)의 GFP가 1단이더라도 2단이더라도 좋고, GFP가 없는 사다리꼴 게이트와 같은 형상이더라도 좋다. 또한, 본 실시의 형태의 구성을 실시의 형태 2~4에 적용하더라도 좋다.
1 : 기판
4 : Al1 - xGaxN : 배리어층(질화물 반도체막)
6 : 게이트 전극
7 : 소스 전극
8 : 드레인 전극
11 : 제 1 절연막
12 : 제 2 절연막
14 : 제 3 절연막
15 : 소스 필드 플레이트
16 : 제 4 절연막
17 : 제 5 절연막

Claims (13)

  1. 기판과,
    상기 기판상에 형성된 질화물 반도체막과,
    상기 질화물 반도체막상에 형성된 쇼트키 전극과,
    상기 질화물 반도체막상에 형성되고, 상기 쇼트키 전극의 측면의 적어도 일부와 접하고, 상기 질화물 반도체막과의 사이에서 계면을 형성하는 질화실리콘으로 이루어지는 제 1 절연막과,
    상기 쇼트키 전극 및 상기 제 1 절연막을 덮고, 원자층이 번갈아 배열된 산화알루미늄으로 이루어지는 제 2 절연막
    을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 질화물 반도체막에 오믹 접합된 소스 전극 및 드레인 전극을 더 구비하고,
    상기 쇼트키 전극은, 상기 질화물 반도체막에 쇼트키 접합된 게이트 전극이고,
    상기 반도체 장치는 전계 효과 트랜지스터인
    것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 절연막을 덮는 제 3 절연막을 더 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 3 절연막은 Si, Al, Ti, Ta, W, Mo, Zr 중에서 선택되는 원소의 산화물 또는 질화물인 것을 특징으로 하는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 게이트 전극과 상기 드레인 전극의 사이에 배치되고, 상기 소스 전극에 전기적으로 접속된 소스 필드 플레이트를 더 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 소스 필드 플레이트와 상기 소스 전극의 접합은, 전면 접합, 부분 접합 및 우회 접합 중 어느 하나인 것을 특징으로 하는 반도체 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 소스 필드 플레이트를 덮는 제 4 절연막을 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 4 절연막은 Si, Al, Ti, Ta, W, Mo, Zr 중에서 선택되는 원소의 산화물 또는 질화물인 것을 특징으로 하는 반도체 장치.
  9. 제 1, 2, 5, 6 항 중 어느 한 항에 있어서,
    상기 제 1 절연막과 상기 제 2 절연막의 사이에 삽입된 제 5 절연막을 더 구비하고,
    상기 제 1 및 제 5 절연막상에 상기 쇼트키 전극의 일부가 배치되어 2단의 게이트 필드 플레이트 구조가 형성되어 있는
    것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 5 절연막은 Si, Al, Ti, Ta, W, Mo, Zr 중에서 선택되는 원소의 산화물 또는 질화물인 것을 특징으로 하는 반도체 장치.
  11. 제 1, 2, 5, 6 항 중 어느 한 항에 있어서,
    상기 쇼트키 전극은 Pt, Ti, Ni, Ta, Au, Al 중 어느 2개 이상의 금속을 포함하는 전극인 것을 특징으로 하는 반도체 장치.
  12. 제 1, 2, 5, 6 항 중 어느 한 항에 있어서,
    상기 기판은 Si, SiC, GaN 중 어느 하나로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 기판상에 질화물 반도체막을 형성하는 공정과,
    상기 질화물 반도체막상에 쇼트키 전극을 형성하는 공정과,
    상기 질화물 반도체막상에, 상기 쇼트키 전극의 측면의 적어도 일부와 접하고, 상기 질화물 반도체막과의 사이에서 계면을 형성하는 질화실리콘으로 이루어지는 제 1 절연막을 형성하는 공정과,
    상기 쇼트키 전극 및 상기 제 1 절연막을 덮도록, 산화알루미늄으로 이루어지는 제 2 절연막을 원자층 퇴적법에 의해 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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