DE112017003591T5 - Halbleitervorrichtung - Google Patents

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Masatoshi Aketa
Hirokazu Asahara
Takashi Nakamura
Takuji Hosoi
Heiji Watanabe
Takayoshi Shimura
Shuji Azumo
Yusaku Kashiwagi
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Rohm Co Ltd
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Abstract

Eine Halbleitervorrichtung weist einen MIS-Struktur auf, die eine Halbleiterschicht, einen Gate-Isolierfilm an der Halbleiterschicht und eine Gate-Elektrode an dem Gate-Isolierfilm aufweist. Der Gate-Isolierfilm weist eine Schichtstruktur auf, die eine SiO2-Basisschicht und eine High-K-Schicht an der SiO2-Basisschicht und Hf enthaltend aufweist. Die Gate-Elektrode weist einen Abschnitt aus einem Metallmaterial mit einer Austrittsarbeit von mehr als 4,6 eV auf, wobei der Abschnitt in Kontakt steht mit mindestens der High-K-Schicht.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einer MIS-Struktur.
  • Hintergrund
  • Eine konventionell bekannte Halbleitervorrichtung mit einer MIS-Struktur wird beispielsweise in der Patentliteratur 1 offenbart.
  • Die in der Patentliteratur 1 offenbarte Halbleitervorrichtung beinhaltet ein Halbleitersubstrat, mindestens ein nMOS-Bauteil, das an einer Region des Halbleitersubstrats angeordnet ist, und mindestens ein pMOS-Bauteil, das an einer anderen Region des Halbleitersubstrats angeordnet ist. Das mindestens eine nMOS-Bauteil weist einen Gate-Stapel („gate stack“) auf, in dem mindestens ein elementares Metall mit einer niedrigen Austrittsarbeit („work function“), das eine Austrittsarbeit von weniger als 4,2 eV besitzt, und eine insitu Metall-Deckschicht („capping layer“) enthalten sind.
    Das mindestens eine pMOS-Bauteil weist einen Gate-Stapel auf, in dem mindestens ein elementares Metall mit einer hohen Austrittsarbeit, das eine Austrittsarbeit von mehr als 4,9 eV ist, und eine Metall-Deckschicht enthalten sind.
  • Die Patentliteratur 2 offenbart eine Halbleitervorrichtung mit einem Gate-Isolierfilm, der AlON enthält.
  • Zitatliste
  • Patentliteratur
    • Patentliteratur 1: Japanische Übersetzung der internationalen Patentanmeldung (Kohyo) Nr. 2008-537359
    • Patentliteratur 2: Veröffentlichung der japanischen Patentanmeldung Nr. 2014-110402
  • Überblick über die Erfindung
  • Technisches Problem
  • So wird beispielsweise in einigen Fällen ein High-K-Film (Film mit einer hohen Dielektrizitätskonstante) als der Gate-Isolierfilm für einen SiC-MISFET verwendet. Dies liegt daran, dass die Filmdicke bei gleichbleibender Gate-Kapazität relativ dick gemacht werden kann und eine Verschlechterung des Gate-Isolierfilms unterdrückt werden kann.
  • Andererseits kann es bei der Verwendung eines High-K-Films zu einem Problem kommen, dass in dem Gate-Isolierfilm eingeschlossene Elektronen eine Verschiebung der Flachband-Spannung VFB („flatband voltage“) verursachen und zu einer entsprechenden Verschiebung der Gate-Schwellenspannung Vth führen. Bei High-K-Filmen kann die Verwendung einer AlON-Schicht die Menge der eingeschlossenen Elektronen in dem Gate-Isolierfilm reduzieren. Es bleibt jedoch ein Problem beim Einfangen von Löchern in dem Gate-Isolierfilm. Daher kann es durch das Anlegen einer negativen Spannung an die Gate-Elektrode zu einer Verschiebung der Gate-Schwellenspannung Vth kommen.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung dar, die in der Lage ist, sowohl das Elektroneneinfangen als auch das Locheinfangen in dem Gate-Isolierfilm zu reduzieren und eine Verschiebung der Gate-Schwellenspannung Vth zu unterdrücken.
  • Lösung des Problems
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung mit einer MIS-Struktur bereit, die eine Halbleiterschicht mit einer Vorderfläche und einer Rückfläche, einen Gate-Isolierfilm an der Vorderflächenseite in der Halbleiterschicht und eine Gate-Elektrode an dem Gate-Isolierfilm beinhaltet. Der Gate-Isolierfilm weist einen Schichtaufbau auf, der eine SiO2-Basisschicht und eine High-K-Schicht an der SiO2-Basisschicht und Hf enthaltend aufweist. Die Gate-Elektrode weist einen Abschnitt aus einem Metallmaterial mit einer Austrittsarbeit von mehr als 4,6 eV auf, wobei der Abschnitt in Kontakt mit mindestens der High-K-Schicht steht.
  • Das Elektroneneinfangniveau ETE in einem High-K-Material, das Hf enthält, beträgt in Bezug auf das Vakuumenergieniveau E0 beispielsweise ETE = etwa 3,5 eV bis 4,5 eV. Wenn in diesem Fall die Austrittsarbeit Φ eines metallischen Materials in Kontakt mit dem High-K-Material gleich ist oder niedriger ist als das Elektroneneinfangniveau ETE (Φ ≤ ETE), steigt tendenziell die Menge der Elektronen an, die in das High-K-Material injiziert werden, wenn eine Spannung an das metallische Material angelegt wird. Daher kann sich aufgrund der injizierten Elektronen die Flachband-Spannung VFB verschieben und damit das Maß der Verschiebung der Gate-Schwellenspannung Vth erhöhen.
  • Im Gegensatz dazu weist die Gate-Elektrode bei der vorstehend beschriebenen Konfiguration den Abschnitt auf, der aus einem Metallmaterial mit einer Austrittsarbeit Φ von mehr als 4,6 eV hergestellt ist, wobei der Abschnitt mindestens mit der High-K-Schicht in Kontakt kommt und somit eine Energiebarriere zwischen der Gate-Elektrode und der High-K-Schicht entsteht. Die Höhe der Energiebarriere entspricht z.B. der Differenz (Φ - ETE) zwischen der Austrittsarbeit Φ des Metallmaterials und dem Elektroneneinfangniveau ETE der High-K-Schicht. Aufgrund dieser Energiebarriere kann das Injizieren von Elektronen in den Gate-Isolierfilm bei Anlegen einer positiven Gate-Spannung unterdrückt werden. Darüber hinaus kann mit der oben beschriebenen Konfiguration das Injizieren von Löchern in den Gate-Isolierfilm bei Anlegen einer negativen Gate-Spannung unterdrückt werden. Wie vorstehend beschrieben, kann sowohl das Einfangen („trapping“) von Elektronen als auch das Einfangen von Löchern in dem Gate-Isolierfilm reduziert werden, wodurch das Maß der Verschiebung in der Gate-Schwellenspannung Vth zufriedenstellend reduziert werden kann.
  • Eine weitere bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung mit einer MIS-Struktur bereit, die eine Halbleiterschicht mit einer Vorderfläche und einer Rückfläche, einen Gate-Isolierfilm auf der Vorderflächenseite in der Halbleiterschicht und eine Gate-Elektrode an dem Gate-Isolierfilm beinhaltet. Der Gate-Isolierfilm weist einen Schichtaufbau auf, der eine SiO2-Basisschicht, eine High-K-Schicht an der SiO2-Basisschicht und Hf enthaltend, und eine obere Isolationsschicht zwischen der High-K-Schicht und der Gate-Elektrode aufweist. Die obere Isolationsschicht ist hergestellt aus einem Material mit einer Differenz von weniger als 4 eV zwischen einer niedrigsten Energie EC im Leitungsband und einem Vakuum-Energieniveau.
  • Bei dieser Konfiguration wird die obere Isolationsschicht zwischen der Gate-Elektrode und der High-K-Schicht angeordnet. Selbst wenn die Austrittsarbeit Φ der Gate-Elektrode gleich ist oder niedriger ist als das Elektroneneinfangniveau ETE in der High-K-Schicht (Φ ≤ ETE), kann die Energiebarriere zwischen der Gate-Elektrode und der oberen Isolationsschicht als eine Barriere verwendet werden, wodurch ein Injizieren von Elektronen in den Gate-Isolierfilm unterdrückt wird. Darüber hinaus kann mit der oben beschriebenen Konfiguration das Injizieren von Löchern in den Gate-Isolierfilm bei Anlegen einer negativen Gate-Spannung unterdrückt werden. Wie vorstehend beschrieben, kann sowohl das Einfangen von Elektronen als auch der Einfangen von Löchern in dem Gate-Isolierfilm reduziert werden, wodurch das Maß der Verschiebung der Gate-Schwellenspannung Vth zufriedenstellend reduziert werden kann.
  • Noch eine weitere bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung mit einer MIS-Struktur bereit, die eine Halbleiterschicht mit einer Vorderfläche und einer Rückfläche, einen Gate-Isolierfilm, der an der Vorderflächenseite in der Halbleiterschicht gebildet ist, und eine Gate-Elektrode an dem Gate-Isolierfilm beinhaltet. Der Gate-Isolierfilm weist eine Schichtstruktur auf, die eine SiO2-Basisschicht und eine High-K-Schicht an der SiO2-Basisschicht und Hf enthaltend aufweist. Die Gate-Elektrode weist einen Abschnitt auf, der hergestellt ist aus Mo, Cu, Au, Ni, Pt oder TiN, wobei der Abschnitt in Kontakt steht mit mindestens der High-K-Schicht.
  • Die Austrittsarbeiten von Mo und TiN sind ΦMo = ca. 4,6 eV bzw. ΦTiN = ca. 5,1 eV. Dadurch ist es möglich, beispielsweise eine Energiebarriere von 0,6 eV oder höher (ΦMo-ETE) oder eine Energiebarriere von 1,1 eV oder höher (ΦTiN-ETE) zwischen der Gate-Elektrode und der High-K-Schicht zu verursachen. Aufgrund dieser Energiebarriere kann das Injizieren von Elektronen in den Gate-Isolierfilm bei Anlegen einer positiven Gate-Spannung unterdrückt werden. Darüber hinaus kann mit der oben beschriebenen Konfiguration das Injizieren von Löchern in den Gate-Isolierfilm bei Anlegen einer negativen Gate-Spannung verhindert werden. Wie vorstehend beschrieben, können sowohl ein Einfangen von Elektronen als auch ein Einfangen von Löchern in dem Gate-Isolierfilm reduziert werden, wodurch das Maß der Verschiebung der Gate-Schwellenspannung Vth zufriedenstellend reduziert werden kann.
  • Noch eine weitere vorbestimmte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung mit einer MIS-Struktur bereit, die eine Halbleiterschicht mit einer Vorderfläche und einer Rückfläche, einen Gate-Isolierfilm an der Vorderflächenseite in der Halbleiterschicht und eine Gate-Elektrode an dem Gate-Isolierfilm beinhaltet. Eine Variationsrate einer Nachtest-Schwellenspannung, nachdem eine negative Stress-Spannung einer vorbestimmten Größe für 30 Minuten oder länger an die Gate-Elektrode angelegt wird, zu einer anfänglichen Schwellenspannung der Gate-Elektrode, liegt innerhalb von 20%.
  • Mit anderen Worten, auch nach dem Anlegen einer negativen Stress-Spannung für 30 Minuten oder länger kann das Maß der Verschiebung bzw. der Verschiebungswert der Gate-Schwellenspannung Vth innerhalb von 20% liegen.
  • Figurenliste
    • 1 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 2 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 3 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 4 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 5 ist ein schematisches Konfigurationsdiagramm einer Referenzstruktur 1, mit der die Variationsrate einer Gate-Schwellenspannung Vth gemessen wurde.
    • 6 ist ein schematisches Konfigurationsdiagramm einer Verifikationsstruktur 1, mit der die Variationsrate der Gate-Schwellenspannung Vth gemessen wurde.
    • 7 ist ein schematisches Konfigurationsdiagramm einer Verifikationsstruktur 2, mit der die Variationsrate der Gate-Schwellenspannung Vth gemessen wurde.
    • 8 ist ein Energieband-Diagramm der Referenzstruktur 1.
    • 9 ist ein Energieband-Diagramm der Verifikationsstruktur 1.
    • 10 ist ein Energieband-Diagramm der Verifikationsstruktur 2.
    • 11 zeigt die Variationsrate der Gate-Schwellenspannung Vth in der Referenzstruktur 1.
    • 12 zeigt die Variationsrate der Gate-Schwellenspannung Vth in der Verifikationsstruktur 1.
    • 13 zeigt die Variationsrate der Gate-Schwellenspannung Vth in der Verifikationsstruktur 2.
    • 14 zeigt die Variationsraten der Gate-Schwellenspannung Vth in der Referenzstruktur 1 und einer Referenzstruktur 2.
  • Beschreibung von Ausführungsbeispielen
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung sind im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
  • 1 ist eine Querschnittsansicht einer Halbleitervorrichtung bzw. eines Halbleiterbauteils 1 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
  • Die Halbleitervorrichtung 1 beinhaltet ein SiC-Substrat 2 vom n+-Typ (z.B. mit einer Konzentration von 1 × 1019 bis 5 × 1019 cm-3) und eine Halbleiterschicht (Epitaxialschicht) 3, die aus SiC vom n--Typ (z.B. mit einer Konzentration von 1 × 1015 bis 1 × 1016 cm-3) auf dem Substrat 2 gebildet ist. Das Substrat 2 und die Halbleiterschicht 3 können aus einem anderen Halbleiter mit breiter Bandbreite bzw. Bandlücke als SiC hergestellt sein (z.B. GaN, Ga2O3, Diamant, etc.). Das Substrat 2 und die Halbleiterschicht 3 fungieren als ein Drain der Halbleitervorrichtung 1. Als Verunreinigung vom n-Typ ist Phosphor (P) oder Arsen (As), etc. enthalten. Eine ähnliche Verunreinigung vom n-Typ ist in den unten genannten Halbleiterregionen vom n-Typ enthalten.
  • In der Halbleiterschicht 3 werden Gate-Gräben 4 gebildet, indem sie von einer Vorderfläche der Halbleiterschicht 3 in Richtung des Substrats 2 ausgehoben werden. Die Gate-Gräben 4 werden z.B. in Gitter- oder in Streifenform ausgebildet. In der Halbleiterschicht 3 werden dadurch eine Vielzahl von Einheitszellen 5 gebildet, die durch die Gate-Gräben 4 unterteilt sind.
  • An den Randbereichen bzw. Peripherien der Gate-Gräben 4 in der Halbleiterschicht 3 werden Source-Regionen 6 vom n+-Typ und Körperregionen 7 vom p-Typ (z.B. mit einer Konzentration von 1 × 1017 bis 5 × 1017 cm-3) in dieser Reihenfolge von der Seite näher an der Vorderfläche der Halbleiterschicht 3 gebildet. Als die Verunreinigung vom p-Typ ist in den Körperregionen 7 beispielsweise Bor (B) oder Aluminium (Al), etc., enthalten. Eine ähnliche Verunreinigung vom p-Typ ist in den unten genannten Halbleiterregionen vom p-Typ enthalten.
  • Die Source-Region 6 ist auf einem Vorderflächenabschnitt jeder Einheitszelle 5 so ausgebildet, dass sie an der Vorderfläche der Halbleiterschicht 3 freiliegt und einen oberen Abschnitt (einen Abschnitt) einer Seitenfläche des Gate-Grabens 4 definiert. Andererseits ist die Körperregion 7 so ausgebildet, dass sie die Source-Region 6 auf der Seite des Substrates 2 (Rückflächenseite der Halbleiterschicht 3) in Bezug auf die Source-Region 6 kontaktiert und einen unteren Abschnitt (einen Abschnitt) der Seitenfläche des Gate-Grabens 4 definiert.
  • Eine Region der Halbleiterschicht 3 auf der Seite des Substrates 2 in Bezug auf die Körperregion 7 ist eine Drain-Region 8 vom n--Typ, die nach einem epitaktischen Wachstum in einem Zustand gehalten wird. Die Drain-Region 8 kontaktiert die Körperregion 7 an der Seite des Substrats 2 in Bezug auf die Körperregion 7 und definiert eine Bodenfläche des Gate-Grabens 4.
  • Auf einer Innenfläche des Gate-Grabens 4 ist ein Gate-Isolierfilm 9 so gebildet, dass er die gesamte Innenfläche bedeckt. Der Gate-Isolierfilm 9 beinhaltet einen SiO2-Basisfilm 10 und einen High-K-Film 11, die nacheinander ausgehend von der Seite der Innenfläche des Gate-Grabens 4 laminiert werden. Bei der vorliegenden bevorzugten Ausführungsform ist der SiO2-Basisfilm 10 so ausgebildet, dass er die gesamte Innenfläche des Gate-Grabens 4 kontaktiert, und der High-K-Film 11 ist auf den SiO2-Basisfilm 10 so laminiert, dass er die gesamte Region des SiO2-Basisfilms 10 bedeckt. Es wird darauf hingewiesen, dass die zweischichtige Struktur dieser Filme über die gesamte Innenfläche des Gate-Grabens 4 gebildet werden kann, wie in der vorliegenden bevorzugten Ausführungsform, oder selektiv an Kanalabschnitten der Innenfläche des Gate-Grabens 4 (die Abschnitte der Seitenfläche des Gate-Grabens 4, an denen die Körperregionen 7 freigelegt sind) ausgebildet werden kann. In diesem Fall können andere Abschnitte des Gate-Isolierfilms 9 als ein einschichtiger Film aus SiO2 angeordnet sein.
  • Ebenfalls in der vorliegenden bevorzugten Ausführungsform kann der Gate-Isolierfilm 9 gebildet werden, um einen Seitenkantenabschnitt am Öffnungsende des Gate-Grabens 4 zu bedecken. Der Seitenkantenabschnitt am Öffnungsende des Gate-Grabens 4 definiert einen eingeschlossenen Winkel zwischen der Vorderfläche der Halbleiterschicht 3 und der Seitenfläche des Gate-Grabens 4. Abschnitte in den jeweiligen Umgebungen der Vorderfläche der Halbleiterschicht 3 in der Source-Region 6 und der Seitenfläche des Gate-Grabens 4 werden somit von dem Gate-Isolierfilm 9 bedeckt.
  • Der Gate-Isolierfilm 9 hat eine Dicke von z.B. 55 nm bis 150 nm. Die bevorzugten Dickenbereiche der jeweiligen Filme liegen für den SiO2-Basisfilm 10 nicht unter 5 nm (bevorzugter 5 nm bis 20 nm) und liegen für den High-K-Film 11 nicht unter 10 nm (bevorzugter 10 nm bis 200 nm).
  • Bei der vorliegenden bevorzugten Ausführungsform wird der SiO2-Basisfilm 10 beispielsweise durch thermische Oxidation der Halbleiterschicht 3 gebildet. Durch die Anordnung des Films in Kontakt mit der Halbleiterschicht 3 (insbesondere dem Kanalabschnitt) als thermischer Oxidfilm können Transistoreigenschaften ausgedrückt bzw. erreicht werden, die im Vergleich zu einem abgeschiedenen Film, wie beispielsweise einem CVD-Film, hervorragend sind.
  • Der High-K-Film 11 ist ein Film, in den Hf (Hafnium)-Atome im Film dispergiert sind, und ist vorzugsweise ein HfAlON-Film, in dem Hf einem AlON-Film zugesetzt wird. In diesem Fall beträgt die Hf-Zusammensetzung (Hf/(Hf + Al)) des High-K-Films 11, der aus HfAlON hergestellt ist, beispielsweise 30 bis 70%, vorzugsweise 40 bis 60%. Weiterhin ist die N-Menge bzw. der N-Anteil („N amount“)des High-K-Films 11 beispielsweise 10 at% oder weniger, vorzugsweise 5 at% oder weniger. Darüber hinaus ist der High-K-Film 11 vorzugsweise amorph oder mikrokristallin. Wenn der High-K-Film 11 eine solche Struktur aufweist, können die Kristallkorngrenzen in dem Gate-Isolierfilm 9 verringert werden und damit der Gate-Leckstrom („gate leakage current“) reduziert werden.
  • Ein solcher Gate-Isolierfilm 9 kann beispielsweise durch sukzessives Laminieren des SiO2-Basisfilms 10 und des High-K-Films 11 gebildet werden, und zwar nach dem Bilden des Gate-Grabens 4 in der Halbleiterschicht 3. Der SiO2-Basisfilm 10 kann beispielsweise durch ein thermisches Oxidationsverfahren (z.B. bei 1100°C bis 1300°C) gebildet werden. Weiterhin kann der High-K-Film 11 durch Abscheiden der jeweiligen Atome gebildet werden, z.B. durch ein ALD-Verfahren (Atomschichtabscheidung), ein CVD-Verfahren oder ein PVD-Verfahren (physikalische Dampfphasenabscheidung), etc.
  • Es wird darauf hingewiesen, dass PDA („post deposition annealing“, Anlassen bzw. Glühen nach dem Abscheiden) bei z.B. 700°C bis 1000°C durchgeführt werden kann, nachdem der High-K-Film 11 gebildet wurde. Dadurch kann die Verschiebung der Flachband-Spannung VFB zufriedenstellend unterdrückt werden.
  • In dem Gate-Graben 4 ist an der Innenseite des Gate-Isolierfilms 9 eine Gate-Elektrode 13 eingebettet. Dabei wird eine MIS-Struktur vom Graben-Gate-Typ angeordnet, bei der die Source-Region 6, die Körperregion 7 und die Drain-Region 8, die die Innenfläche des Gate-Grabens 4 definieren, der Gate-Elektrode 13 über den Gate-Isolierfilm 9 gegenüberliegen.
  • Die Gate-Elektrode 13 ist hergestellt aus einem metallischen Material mit einer Austrittsarbeit („work function“) Φ von mehr als 4,6 eV. So kann beispielsweise die Gate-Elektrode 13 aus Mo (ΦMο = 4,6 eV), Cu (ΦCu = 4,6 eV), Au (ΦAu = 5,1 eV), Ni (ΦNi = 5,2 eV), Pt (ΦPt = 5,6 eV), TiN (ΦTiN = 5,1 eV) oder dergleichen hergestellt sein. Die Gate-Elektrode 13 kann in ihrer Gesamtheit aus einem metallischen Material mit einer Austrittsarbeit Φ von mehr als 4,6 eV hergestellt sein. Alternativ kann in der Gate-Elektrode 13 nur ein Abschnitt, der mit dem High-K-Folie 11 in Kontakt steht, selektiv aus einem Metallmaterial mit Φ > 4,6 eV hergestellt werden, und eine Schicht aus einem Metallmaterial, das keine Austrittsarbeit Φ in dem gleichen Bereich besitzt, kann auf den Abschnitt laminiert werden. So kann beispielsweise die Gate-Elektrode 13 eine erste Metallschicht aus TiN beinhalten, die auf dem High-K-Film 11 so angeordnet ist, dass sie den High-K-Film 11 kontaktiert, und kann eine zweite Metallschicht aus Al auf der ersten Metallschicht beinhalten.
  • An einem zentralen Abschnitt jeder Einheitszelle 5 wird ein Source-Graben 14 gebildet, indem er von der Vorderfläche der Halbleiterschicht 3 in Richtung des Substrats 2 ausgehoben wird. Der Source-Graben 14 durchdringt die Source-Region 6 und die Körperregion 7 ausgehend von der Vorderfläche der Halbleiterschicht 3 und erreicht die Drain-Region 8. In der vorliegenden bevorzugten Ausführungsform wird der Source-Graben 14 auf die gleiche Tiefe wie der Gate-Graben 4 gebildet.
  • In der Halbleiterschicht 3 wird an einem Umfang des Source-Grabens 14 eine Region 15 vom p-Typ gebildet. In einer unteren Region der Körperregion 7 wird die Region 15 von p-Typ an einer Innenfläche des Source-Grabens 14 so freigelegt, dass sie kontinuierlich (also so, dass eine Verbindung besteht) mit der Körperregion 7 ist. Das heißt, an der unteren Region ist die Region 15 vom p-Typ zwischen dem Drain-Region 8 und der Innenfläche des Source-Grabens 14 angeordnet. Die Region 15 vom p-Typ wird daher an einer Bodenfläche und an einem bodenseitigen Kantenabschnitt bzw. Randabschnitt des Source-Grabens 14 freigelegt.
  • Auch ist in der Region 15 vom p-Typ eine Körperkontakt-Region 16 vom p+-Typ an der Bodenflächen des Source-Grabens 14 gebildet. Bei der vorliegenden bevorzugten Ausführungsform ist die Körperkontakt-Region 16 an einem zentralen Abschnitt angeordnet, der von der Innenseite durch ein Intervall bzw. einen Abstand von der Seitenfläche des Source-Grabens 14 getrennt ist.
  • Auf der Halbleiterschicht 3 ist ein Zwischenschicht-Isolierfilm 17 gebildet, um die Gate-Elektroden 13 zu bedecken. In Regionen mit der Ausnahme des Zwischenschicht-Isolierfilms 17 werden Kontaktlöcher 18 mit einem größeren Durchmesser als der Source-Graben 14 gebildet. Die Gesamtheit des Source-Grabens 14 (d.h. die gesamte Innenfläche des Source-Grabens 14) und ein Abschnitt der Source-Region 6 von jeder Einheitszelle 5 werden somit innerhalb des Kontaktloches 18 freigelegt.
  • Auf dem Zwischenschicht-Isolierfilm 17 ist eine Source-Elektrode 19 ausgebildet. Die Source-Elektrode 19 tritt über die jeweiligen Kontaktlöcher 18 gemeinsam bzw. kollektiv in die Source-Gräben 14 sämtlicher Einheitszellen 5 ein. Die Source-Elektrode 19 kontaktiert die Körperkontakt-Region 16, die Region 15 vom p-Typ, die Körperregion 7 und die Source-Region 6 und zwar sukzessive bzw. nacheinander ausgehend von der Bodenseite des Source-Grabens 14. Das heißt, die Source-Elektrode 19 ist eine gemeinsame Verdrahtung aller Einheitszellen 5. In der vorliegenden bevorzugten Ausführungsform weist die Source-Elektrode 19 eine Struktur auf, in der eine Ti/TiN-Schicht und eine Al-Schicht nacheinander ausgehend von der Seite in Kontakt mit der Halbleiterschicht 3 laminiert werden.
  • An der Rückfläche des Substrates 2 ist eine Drain-Elektrode 20 ausgebildet, die die gesamte Rückfläche bedeckt. Die Drain-Elektrode 20 ist eine Elektrode, die allen Einheitszellen 5 gemeinsam ist. Als die Drain-Elektrode 20 kann beispielsweise eine Schichtstruktur (Ti/Ni/Au/Ag) eingesetzt werden, bei der Ti, Ni, Au und Ag nacheinander ausgehend von der Seite des Substrats 2 laminiert werden.
  • 2 ist eine Querschnittsansicht einer Halbleitervorrichtung 21 gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung. In 2 sind Abschnitte, die den in 1 in der obigen Beschreibung dargestellten Abschnitten entsprechen, mit den gleichen Bezugszeichen versehen, und deren Beschreibung wird weggelassen.
  • Bei der in 1 dargestellten bevorzugten Ausführungsform ist die MIS-Struktur als Typ mit Graben-Gate angeordnet, wobei die Gate-Elektrode 13 der Source-Region 6, der Körperregion 7 und der Drain-Region 8 gegenüberliegt bzw. zugewandt ist, die die Innenfläche des Gate-Grabens 4 definieren, und zwar über den Gate-Isolierfilm 9.
  • Im Gegensatz dazu ist die MIS-Struktur der Halbleitervorrichtung 21 gemäß der vorliegenden bevorzugten Ausführungsform als Typ mit planarem Gate angeordnet.
  • Die MIS-Struktur vom Typ mit planarem Gate beinhaltet eine Körperregion 22 vom p-Typ, die selektiv in einem Vorderflächenabschnitt der Halbleiterschicht 3 ausgebildet ist, eine Source-Region 23 vom n+-Typ, die selektiv in der Körperregion 22 ausgebildet ist, einen Gate-Isolierfilm 24, der auf der Vorderfläche der Halbleiterschicht 3 ausgebildet ist, eine Gate-Elektrode 25, die der Körperregion 22 zugewandt ist und an der Vorderfläche der Halbleiterschicht 3 freiliegt, und zwar über den Gate-Isolierfilm 24, und eine Körperkontaktregion 26 vom p+-Typ, die die Source-Region 23 ausgehend von der Vorderfläche der Halbleiterschicht 3 durchdringt und einen tiefsten Abschnitt aufweist, der die Körperregion 22 erreicht.
  • Wie bei dem Gate-Isolierfilm 9 in der bevorzugten Ausführungsform von 1 beinhaltet der Gate-Isolierfilm 24 der Halbleitervorrichtung 21 auch einen SiO2-Basisfilm 27 und eine High-K-Film 28, die nacheinander ausgehend von der Vorderflächenseite der Halbleiterschicht 3 laminiert werden. Die Gate-Elektrode 25 und der High-K-Film 28 können aus dem gleichen Material wie die Gate-Elektrode 13 bzw. der High-K-Film 11 in der bevorzugten Ausführungsform von 1 hergestellt sein.
  • 3 ist eine Querschnittsansicht einer Halbleitervorrichtung 31 gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung. In 3 sind Abschnitte, die jeweiligen in 1 in der obigen Beschreibung dargestellten Abschnitten entsprechen, mit den gleichen Bezugszeichen versehen, und deren Beschreibung wird weggelassen.
  • In der bevorzugten Ausführungsform der 1 beinhaltet der Gate-Isolierfilm 9 den SiO2-Basisfilm 10 und den High-K-Film 11, die nacheinander ausgehend von der Seite der Innenfläche des Gate-Grabens 4 laminiert werden. Andererseits beinhaltet die Halbleitervorrichtung 31 gemäß der vorliegenden bevorzugten Ausführungsform weiterhin einen oberen Isolationsfilm 32 auf dem High-K-Film 11.
  • Der obere Isolationsfilm bzw. Isolierfilm 32 ist hergestellt aus einem Isoliermaterial, bei dem die niedrigste Energie Ec des Leitungsbandes kleiner ist als 4 eV, und zwar von dem bzw. gegenüber dem Vakuum-Energieniveau E0 . So ist beispielsweise der obere Isolierfilm 32 aus SiO2 (Ec = 0,9 eV) oder dergleichen hergestellt. Weiterhin kann der obere Isolationsfilm 32 direkt auf dem High-K-Film 11 gebildet werden, um den High-K-Film 11 zu kontaktieren, oder es kann eine Schicht aus einem Isoliermaterial, das nicht die niedrigste Energie Ec des gleichen Bereiches aufweist, zwischen den oberen Isolierfilm 32 und den High-K-Film 11 eingefügt werden. Darüber hinaus kann die Dicke des oberen Isolationsfilms 32 5 nm oder mehr betragen. Auch der obere Isolierfilm 32 kann beispielsweise durch das CVD-Verfahren gebildet werden.
  • Weiterhin muss in der vorliegenden bevorzugten Ausführungsform eine Gate-Elektrode 33 nicht aus einem Metallmaterial mit einer Austrittsarbeit Φ von mehr als 4,6 eV hergestellt werden, im Gegensatz zur vorstehend beschriebenen Gate-Elektrode 13. Mit anderen Worten, die Austrittsarbeit Φ der Gate-Elektrode 33 kann 4,6 eV oder weniger betragen. Beispielsweise ist die Gate-Elektrode 33 aus Al (ΦAl = 4,1 eV) oder dergleichen hergestellt.
  • 4 ist eine Querschnittsansicht einer Halbleitervorrichtung 41 gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung. In 4 sind Abschnitte, die den in der obigen Beschreibung in 1 bis 3 dargestellten jeweiligen Abschnitten entsprechen, mit den gleichen Bezugszeichen versehen und deren Beschreibung wird weggelassen.
  • Bei der in 3 dargestellten bevorzugten Ausführungsform ist die MIS-Struktur als ein Graben-Gate-Typ ausgebildet, wobei die Gate-Elektrode 33 über den Gate-Isolierfilm 9 der Source-Region 6, der Körperregion 7 und der Drain-Region 8 zugewandt ist, die die Innenfläche des Gate-Grabens 4 definieren.
  • Im Gegensatz dazu ist die MIS-Struktur der Halbleitervorrichtung 41 gemäß der vorliegenden bevorzugten Ausführungsform als ein planarer Gate-Typ ausgebildet.
  • Die MIS-Struktur vom Typ mit planarem Gate beinhaltet eine Körperregion 42 vom p-Typ, die selektiv in einem Vorderflächenabschnitt der Halbleiterschicht 3 ausgebildet ist, eine Source-Region 43 vom n+-Typ, die selektiv in der Körperregion 42 ausgebildet ist, einen Gate-Isolierfilm 44, der auf der Vorderfläche der Halbleiterschicht 3 ausgebildet ist, eine Gate-Elektrode 45, die der Körperregion 42 zugewandt ist, die an bzw. dort woe sie der Vorderfläche der Halbleiterschicht 3 freiliegt, und zwar über den Gate-Isolierfilm 44, und eine Körperkontakt-Region 46 vom p+-Typ, die durch die Source-Region 43 ausgehend von der Vorderfläche der Halbleiterschicht 3 hindurchgeht und einen tiefsten Abschnitt aufweist, der die Körperregion 42 erreicht.
  • Wie bei dem Gate-Isolierfilm 9 in der bevorzugten Ausführungsform der 3 beinhaltet der Gate-Isolierfilm 44 der Halbleitervorrichtung 41 auch einen SiO2-Basisfilm 47, einen High-K-Film 48 und einen oberen Isolierfilm 49, die nacheinander ausgehend von der Vorderflächenseite der Halbleiterschicht 3 laminiert werden. Die Gate-Elektrode 45 und der High-K-Film 48 können aus dem gleichen Material wie die Gate-Elektrode 33 bzw. der High-K-Film 11 in der bevorzugten Ausführungsform von 3 hergestellt sein.
  • Als nächstes wird unter Bezugnahme auf 5 bis 13 detailliert beschrieben, dass die Halbleitervorrichtungen 1, 21, 31, 41 gemäß den oben beschriebenen bevorzugten Ausführungsformen eine Verschiebung der Gate-Schwellenspannung Vth unterdrücken können.
  • 5 bis 7 zeigen zunächst die Referenzstruktur 1, die Verifikationsstruktur 1 und die Verifikationsstruktur 2, die verwendet wurden, um die jeweilige Variationsrate (Verschiebungsrate) der Gate-Schwellenspannung Vth zu messen.
  • Insbesondere weist der Gate-Isolierfilm in der Referenzstruktur 1 von 5 die zweischichtige Struktur eines SiO2-Films und eines High-K-Films (HfAlON-Film) auf, und die Gate-Elektrode, die aus Al (ΦAl = 4,1 eV) hergestellt ist, ist auf dem HfAlON-Film vorgesehen.
  • Die Verifikationsstruktur 1 von 6 dient zum Verifizieren der Variationsrate der Gate-Schwellenspannung Vth in der Struktur der Halbleitervorrichtungen 1 und 21. In der Verifikationsstruktur 1 weist der Gate-Isolierfilm die zweischichtige Struktur eines SiO2-Films und eines High-K-Films (HfAlON-Film) auf, und die Gate-Elektrode, die aus TiN (ΦTiN = 5,1 eV) hergestellt ist, ist auf dem HfAlON-Film vorgesehen.
  • Die Verifikationsstruktur 2 von 7 dient zum Verifizieren der Variationsrate der Gate-Schwellenspannung Vth in der Struktur der Halbleitervorrichtungen 31 und 41.
    In der Verifikationsstruktur 2 weist der Gate-Isolierfilm die dreischichtige Struktur eines SiO2-Films, eines High-K-Films (HfAlON-Film) und eines SiO2-Films auf, und die Gate-Elektrode, die aus Al (ΦAl = 4,1 eV) hergestellt ist, ist auf dem oberen SiO2-Film vorgesehen.
  • Als nächstes sind die 8 bis 10 Energieband-Diagramme der Referenzstruktur 1, der Verifikationsstruktur 1 und der Verifikationsstruktur 2. Anhand dieser Energieband-Diagramme wird der Grad einer Elektroneninjektion von der Gate-Elektrode zu dem High-K-Film in jeder Struktur beschrieben.
  • Wie in 8 dargestellt, beträgt das Elektroneneinfangniveau („electron trap level“) ETE des High-K-Films in Bezug auf das Vakuumenergieniveau E0 etwa 3,5 eV bis 4,5 eV, während die Austrittsarbeit ΦAl der Gate-Elektrode (Al) 4,1 eV beträgt. Das heißt, die Austrittsarbeit ΦAl der Gate-Elektrode ist nahezu gleich oder niedriger als das Elektroneneinfangniveau ETE des High-K-Films. Wenn also eine positive Spannung an die Gate-Elektrode angelegt wird, können Elektronen leicht in den High-K-Film injiziert werden.
  • Andererseits ist, wie in 9 dargestellt, in der Verifikationsstruktur 1 basierend auf den Halbleitervorrichtungen 1 und 21, die Austrittsarbeit ΦTiN der Gate-Elektrode höher als das Elektroneneinfangniveau ETE (= 3,5 eV bis 4,5 eV) des High-K-Films (ΦTiN= 5,1 eV), und eine vorgegebene Energiebarriere (ΦTiN - ETE) tritt somit zwischen der Gate-Elektrode und dem High-K-Film auf. Aufgrund dieser Energiebarriere kann die Injektion von Elektronen in den High-K-Film bei Anlegen einer positiven Gate-Spannung unterdrückt werden.
  • Weiterhin ist, wie in 10 dargestellt, in der Verifikationsstruktur 2 basierend auf den Halbleitervorrichtungen 31 und 41, obwohl die Austrittsarbeit ΦAl der Gate-Elektrode nahezu gleich oder niedriger ist als das Elektroneneinfangniveau ETE des High-K-Films, der obere Isolierfilm aus SiO2 vorgesehen. Daher kann die Energiebarriere (ΦAl - Ec) zwischen der Gate-Elektrode (ΦAl = 4,1 eV) und dem oberen Isolierfilm (Ec = 3,5 eV) als eine Barriere verwendet werden, wodurch die Injektion von Elektronen in den Gate-Isolierfilm unterdrückt wird.
  • Wie vorstehend beschrieben, zeigen die 8 bis 10, dass die Verifikationsstrukturen 1 und 2 die Injektionsmenge von Elektronen im Vergleich zur Referenzstruktur 1 aus der Sicht des Energieband-Diagramms reduzieren können, während die 11 bis 13 die Variationsrate der Gate-Schwellenspannung Vth in jeder Struktur darstellen, die die reduzierte Injektionsmenge von Elektronen und die Wirkung der reduzierten Injektionsmenge von Löchern angibt, die in den 8 bis 10 nicht dargestellt sind.
  • Um die Variationsraten der Gate-Schwellenspannung Vth zu vergleichen, wurde der folgende Gate-Bias-Test für jede Struktur durchgeführt. Das heißt, in einer Temperaturumgebung von 175°C wurde eine positive Gate-Spannung an die Gate-Elektrode angelegt, so dass ein Drain-Strom zwischen der Source und dem Drain fließt, und dann wurde für eine vorbestimmte Zeit eine negative Stress-Spannung (Vg = -10 V) an die Gate-Elektrode angelegt. Genauer gesagt wurde nach einem anfänglichen Drain-Stromfluss die Stress-Spannung für 1 Minute angelegt, und dann wurde die Anwendungszeit bzw. Einschaltzeit der Stress-Spannung auf 3 Minuten, 6 Minuten und 20 Minuten erhöht. Während des Anlegens jeder Stress-Spannung wurde eine positive Gate-Spannung an die Gate-Elektrode angelegt, und der Drain-Strom und die zu diesem Zeitpunkt ansteigende Gate-Spannung bzw. die Gate-Anstiegsspannung zu diesem Zeitpunkt wurden gemessen und dargestellt. Die Diagramme sind in den 11 bis 13 dargestellt. In den 11 bis 13 stellt „Initial“ bzw. „anfänglich“ den anfänglichen Drain-Strom dar, und „1 min“, „4 min“, „10 min“ und „30 min“ geben jeweils die gesamte Anwendungszeit bzw. Einschaltzeit der Stress-Spannung an. Die Darstellung von „10 min“ zeigt beispielsweise den Drain-Strom nach einem Anlegen der Stress-Spannung in drei getrennten Zeiträumen von 1 Minute, 3 Minuten und 6 Minuten, insgesamt für 10 Minuten.
  • Wie in 11 dargestellt, wurde in der Referenzstruktur 1, wenn eine Stress-Spannung von Vg = -10 V für 30 Minuten oder länger angelegt wurde, die Nachtest-Schwellenspannung („post-test threshold voltage“) (30 min) in der positiven Richtung um 260% oder mehr gegenüber der anfänglichen Schwellenspannung („Initial“) der Gate-Elektrode verändert bzw. variiert (verschoben). Da die steigende Spannung (nicht gezeigt) des Leckstroms auf der negativen Seite in der Referenzstruktur 1 -15 V betrug, wird festgestellt, dass die Verschiebung auf das Anlegen einer Stress-Spannung von -10 V zurückzuführen ist, die nahe der steigenden Spannung liegt, was dazu führt, dass viele Löcher in den High-K-Film injiziert und in dem High-K-Film eingefangen werden.
  • Im Gegensatz dazu, wie es in 12 und 13 dargestellt ist, lag in den Verifikationsstrukturen 1 und 2, selbst wenn eine Stress-Spannung von Vg = -10 V für 30 Minuten oder länger angelegt wurde, die Variationsrate der Nachtest-Schwellenspannung (30 min) gegenüber der anfänglichen Schwellenspannung (Initial bzw. anfänglich) der Gate-Elektrode innerhalb von 20%. Betrachtet man, dass die steigenden Spannungen (nicht dargestellt) des Leckstroms auf der negativen Seite der Verifikationsstrukturen 1 und 2 -20 V bzw. -30 V waren, so stellt man fest, dass selbst bei Anlegen einer Stress-Spannung von -10 V kaum Löcher in den High-K-Film injiziert wurden.
  • Aus den obigen Ergebnissen wird beobachtet, dass die Halbleitervorrichtungen 1, 21, 31 und 41 gemäß den oben beschriebenen bevorzugten Ausführungsformen eine Verschiebung der Gate-Schwellenspannung Vth unterdrücken können.
  • Im Folgenden wird unter Bezugnahme auf 14 beschrieben, wie das Maß bzw. der Betrag der Verschiebung in der Gate-Schwellenspannung Vth durch Verwenden des High-K-Films reduziert werden kann, der Hf enthält. Insbesondere wurden die Verschiebungsbeträge der Gate-Schwellenspannung Vth in Referenzstruktur 1 und in einer Referenzstruktur 2, in der der High-K-Film (HfAlON-Film) in Referenzstruktur 1 durch einen AlON-Film ersetzt wird, miteinander verglichen. Die an beiden Strukturen durchgeführten Gate-Spannungstests waren ähnlich wie jene, die in 11 bis 13 dargestellt sind.
  • Als Ergebnis der Tests wird festgestellt, dass die Referenzstruktur 1 unter Verwendung des HfAlON-Films eine Verschiebung der Gate-Schwellenspannung Vth besser unterdrücken kann als die Referenzstruktur 2, die als High-K-Film den AlON-Film verwendet. Mit anderen Worten wird unter Berücksichtigung der in 11 bis 13 gezeigten Ergebnisse beobachtet, dass die Kombination aus (1) dem Hf-enthaltenden High-K-Film und (2-1) der Gate-Elektrode mit einer Austrittsarbeitsfunktion von 4,6 eV oder mehr oder (2-2) dem oberen Isolierfilm zwischen der Gate-Elektrode und dem High-K-Film es ermöglicht, sowohl das Elektroneneinfangen als auch das Locheinfangen in dem Gate-Isolierfilm zu reduzieren und damit eine Verschiebung der Gate-Schwellenspannung Vth zufriedenstellend zu unterdrücken.
  • Obwohl die bevorzugten Ausführungsformen der vorliegenden Erfindung oben beschrieben wurden, kann die vorliegende Erfindung in noch weiteren Modi implementiert werden.
  • So kann beispielsweise in den Halbleitervorrichtungen 1, 21, 31 und 41 eine Anordnung übernommen werden, bei der die Leitfähigkeitstypen der jeweiligen Halbleiterabschnitte invertiert werden. So kann beispielsweise in der Halbleitervorrichtung 1 ein Abschnitt vom p-Typ von einem n-Typ sein und ein Abschnitt vom n-Typ kann ein p-Typ sein.
  • Auch wenn bei den oben beschriebenen bevorzugten Ausführungsformen ein MISFET des Graben-Gate-Typs oder des Planar-Gate-Typs als ein Beispiel für die vorliegende Erfindung herangezogen wurde, kann die vorliegende Erfindung auch auf eine MIS-Transistorstruktur, wie beispielsweise einen CMOSFET (Complementary Metal Oxide Semiconductor Field Effect Transistor), angewendet werden, etc.
  • Darüber hinaus können im Rahmen der in den Ansprüchen beschriebenen Gegenstände verschiedene Konstruktionsänderungen vorgenommen werden.
  • Die vorliegende Erfindung entspricht der japanischen Patentanmeldung Nr. 2016-140620 , die am 15. Juli 2016 beim Japanischen Patentamt eingereicht wurde, und die gesamte Offenbarung dieser Anmeldung ist vorliegend durch Bezugnahme enthalten.
  • Bezugszeichenliste
    • 1
    Halbleitervorrichtung
    2
    Substrat
    3
    Halbleiterschicht (Epitaxialschicht)
    4
    Gate-Graben
    9
    Gate-Isolierfilm
    10
    SiO2-Basis-Film
    11
    High-K-Film
    13
    Gate-Elektrode
    21
    Halbleitervorrichtung
    24
    Gate-Isolierfilm
    25
    Gate-Elektrode
    27
    SiO2-Basis-Film
    28
    High-K-Film
    31
    Halbleitervorrichtung
    32
    Obere Isolierschicht
    33
    Gate-Elektrode
    41
    Halbleitervorrichtung
    44
    Gate-Isolierfilm
    45
    Gate-Elektrode
    47
    SiO2-Basis-Film
    48
    High-K-Film
    49
    Obere Isolierschicht
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2008537359 [0004]
    • JP 2014110402 A [0004]
    • JP 2016140620 A [0073]

Claims (18)

  1. Halbleitervorrichtung, umfassend eine MIS-Struktur mit: einer Halbleiterschicht, die eine Vorderfläche und eine Rückfläche aufweist; einem Gate-Isolierfilm, der auf der Vorderflächenseite in der Halbleiterschicht ausgebildet ist; und einer Gate-Elektrode, die an dem Gate-Isolierfilm ausgebildet ist, wobei der Gate-Isolierfilm eine Schichtstruktur aufweist, die eine SiO2-Basisschicht und eine High-K-Schicht an der SiO2-Basisschicht und Hf enthaltend aufweist, und wobei die Gate-Elektrode einen Abschnitt aus einem Metallmaterial mit einer Austrittsarbeit von mehr als 4,6 eV aufweist, wobei der Abschnitt in Kontakt mit mindestens der High-K-Schicht steht.
  2. Halbleitervorrichtung, umfassend eine MIS-Struktur mit: einer Halbleiterschicht, die eine Vorderfläche und eine Rückfläche aufweist; einem Gate-Isolierfilm, der auf der Vorderflächenseite in der Halbleiterschicht ausgebildet ist; und einer Gate-Elektrode, die an dem Gate-Isolierfilm ausgebildet ist, wobei der Gate-Isolierfilm eine Schichtstruktur aufweist, die eine SiO2-Basisschicht, eine High-K-Schicht an der SiO2-Basisschicht und Hf enthaltend sowie eine obere Isolationsschicht zwischen der High-K-Schicht und der Gate-Elektrode aufweist, und wobei die obere Isolationsschicht aus einem Material mit einer Differenz von weniger als 4 eV zwischen einer niedrigsten Energie Ec im Leitungsband und einem Vakuum-Energieniveau hergestellt ist.
  3. Halbleitervorrichtung, umfassend eine MIS-Struktur mit: einer Halbleiterschicht, die eine Vorderfläche und eine Rückfläche aufweist; einem Gate-Isolierfilm, der auf der Vorderflächenseite in der Halbleiterschicht ausgebildet ist; und einer Gate-Elektrode, die an dem Gate-Isolierfilm ausgebildet ist, wobei der Gate-Isolierfilm eine Schichtstruktur aufweist, die eine SiO2-Basisschicht und eine High-K-Schicht an der SiO2-Basisschicht und Hf enthaltend aufweist, und wobei die Gate-Elektrode einen Abschnitt aus Mo, Cu, Au, Ni, Pt oder TiN aufweist, wobei der Abschnitt in Kontakt mit mindestens der High-K-Schicht steht.
  4. Halbleitervorrichtung, umfassend eine MIS-Struktur mit: einer Halbleiterschicht, die eine Vorderfläche und eine Rückfläche aufweist; einem Gate-Isolierfilm, der auf der Vorderflächenseite in der Halbleiterschicht ausgebildet ist; und einer Gate-Elektrode, die an dem Gate-Isolierfilm ausgebildet ist, wobei eine Variationsrate einer Nachtest-Schwellenspannung, nachdem eine negative Stress-Spannung einer vorbestimmten Größe für 30 Minuten oder länger an die Gate-Elektrode angelegt wird, zu einer anfänglichen Schwellenspannung der Gate-Elektrode innerhalb von 20% liegt.
  5. Halbleitervorrichtung nach Anspruch 2, wobei die obere Isolierschicht aus SiO2 besteht und eine Dicke von 5 nm oder mehr aufweist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei die High-K-Schicht eine HfAlON-Schicht beinhaltet.
  7. Halbleitervorrichtung nach Anspruch 6, wobei die HfAlON-Schicht eine Hf-Zusammensetzung (Hf/(Hf + Al)) von 30% bis 70% aufweist.
  8. Halbleitervorrichtung nach Anspruch 6 oder 7, wobei die HfAlON-Schicht eine N-Menge („N amount“) von 10 At-% oder weniger aufweist.
  9. Halbleitervorrichtung nach einem der Ansprüche 6 bis 8, wobei die HfAlON-Schicht eine Dicke von 10 nm bis 200 nm aufweist.
  10. Halbleitervorrichtung nach einem der Ansprüche 6 bis 9, wobei die HfAlON-Schicht amorph oder mikrokristallin ist.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, wobei die SiO2-Basisschicht eine Dicke von 5 nm oder mehr aufweist.
  12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, wobei die Halbleiterschicht aus SiC, GaN, Ga2O3 oder Diamant hergestellt ist.
  13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, wobei die MIS-Struktur eine Struktur vom Gate-Graben-Typ beinhaltet.
  14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, wobei die MIS-Struktur eine planare Gate-Struktur beinhaltet.
  15. Halbleitervorrichtung nach Anspruch 13, wobei der Gate-Isolierfilm so ausgebildet ist, dass er eine Seitenfläche und eine Bodenfläche eines Gate-Grabens bedeckt, der gebildet ist durch Ausheben von der Vorderfläche der Halbleiterschicht und einen Abschnitt der Vorderfläche der Halbleiterschicht.
  16. Die Halbleitervorrichtung nach Anspruch 15, wobei die Gate-Elektrode in den Gate-Graben eingebettet ist, und wobei die Halbleitervorrichtung beinhaltet: eine Source-Region eines ersten Leitfähigkeitstyps, die an der Vorderfläche in der Halbleiterschicht ausgebildet ist, um die Seitenfläche des Gate-Grabens zu kontaktieren, eine Körperregion eines zweiten Leitfähigkeitstyps, die näher an der Rückfläche in der Halbleiterschicht ausgebildet ist als die Source-Region, eine Drain-Region des ersten Leitfähigkeitstyps, die näher an der Rückfläche in der Halbleiterschicht ausgebildet ist als die Körperregion, einen Zwischenschicht-Isolierfilm, der so ausgebildet ist, dass er einen oberen Abschnitt der Gate-Elektrode bedeckt, eine Source-Elektrode, die elektrisch mit der Source-Region verbunden ist, und eine Drain-Elektrode, die elektrisch mit der Drain-Region verbunden ist.
  17. Halbleitervorrichtung nach Anspruch 16, umfassend einen Source-Graben, der an einer Position weg vom Gate-Graben ausgebildet ist, um in die Source-Region und die Körperregion einzudringen, indem er von der Vorderfläche der Halbleiterschicht ausgehoben wird, so dass die Source-Elektrode innerhalb des Source-Grabens eingebettet ist.
  18. Halbleitervorrichtung nach Anspruch 17, wobei um den Source-Graben herum eine Region vom zweiten Leitfähigkeitstyp ausgebildet ist, um kontinuierlich zur Körperregion zu verlaufen.
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