CN109478567A - 半导体装置 - Google Patents
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Abstract
本发明提供一种半导体装置，其具有MIS结构，所述MIS结构包括半导体层、在所述半导体层上的栅极绝缘膜、以及所述栅极绝缘膜上的栅极电极；所述栅极绝缘膜具有层叠结构，该层叠结构包括基底SiO2层和在所述基底SiO2层上的含有Hf的高k层；所述栅极电极至少在与所述高k层接触的部分，含有由具有比4.6eV更大的功函数的金属材料构成的部分。
Description
技术领域
本发明涉及具有MIS结构的半导体装置。
背景技术
以往，作为具有MIS结构的半导体装置，例如，已知有专利文献1中记载的半导体装置。
专利文献1的半导体装置公开了一种CMOS结构体，其包括半导体基板、配置在半导体基板的一个区域上的至少一个nMOS器件、以及配置在半导体基板的另一区域上的至少一个pMOS器件，至少一个nMOS器件包括栅极堆叠层(该栅极堆叠层包括具有小于4.2eV的功函数的至少低功函数的元素状金属和这种情况下的金属覆盖层)，至少一个pMOS器件包括栅极堆叠层(该栅极堆叠层包括具有大于4.9eV的功函数的至少高功函数的元素状金属和金属覆盖层)。
专利文献2公开了一种半导体装置，其栅极绝缘膜包含AlON。
现有技术文献
专利文献
专利文献1：日本特表2008-537359号公报
专利文献2：日本特开2014-110402号公报
发明内容
发明要解决的问题
例如，有时使用高k(high-k)膜(高介电常数膜)作为SiC-MISFET的栅极绝缘膜。这是因为可以在保持栅极容量的同时使膜厚度相对较厚，并且可以抑制栅极绝缘膜的劣化。
另一方面，当使用高k膜时，由于电子被捕获在栅极绝缘膜中，可能出现平带电压VFB偏移、栅极阈值电压Vth偏移的问题。即便在高k膜中，如果使用AlON膜，有可能能够减少栅极绝缘膜中的电子捕获量，但是仍然存在在栅极绝缘膜中捕获空穴的问题。因此，会有由于向栅极电极施加负电压，栅极阈值电压Vth仍然会偏移的担忧。
本发明的一个实施方式提供了一种能够同时减少栅极绝缘膜中的电子捕获和空穴捕获并且抑制栅极阈值电压Vth的偏移的半导体装置。
解决问题的方法
本发明的一个实施方式提供一种半导体装置，其具有MIS结构，该MIS结构包括具有表面和背面的半导体层、形成在上述半导体层的上述表面侧的栅极绝缘膜、以及上述栅极绝缘膜上的栅极电极，上述栅极绝缘膜具有层叠结构，该层叠结构包括基底SiO2层和在上述基底SiO2层上的含有Hf的高k层，上述栅极电极至少在与上述高k层接触的部分，含有由具有比4.6eV更大的功函数的金属材料构成的部分。
含有Hf的高k材料的相对于真空电子能级E0的电子捕获能级ETE例如为ETE＝3.5eV～4.5eV左右。在这种情况下，与高k材料接触的金属材料的功函数Φ如果为电子捕获能级ETE以下(Φ≦ETE)，则当将电压施加到金属材料上时，注入到高k材料中的电子的数量会易于增多。因此，会有因所注入的电子而引起平带电压VFB偏移、栅极阈值电压Vth的偏移量增大的情形。
与此相对，根据上述结构，由于栅极电极至少在与高k层接触的部分具有由具有大于4.6eV的功函数Φ的金属材料构成的部分，在栅极电极与高k层之间会形成能量势垒。能量势垒的高度相当于例如该金属材料的功函数Φ与高k层的电子捕获能级ETE之间的差(Φ-ETE)。由于这种能量势垒，当施加正栅极电压时，可以抑制电子注入到栅极绝缘膜。进而，根据上述构成，当施加负栅极电压时，可以抑制空穴注入到栅极绝缘膜。如上所述，由于可以同时减少栅极绝缘膜中的电子捕获和空穴捕获，因此可以良好地降低栅极阈值电压Vth的偏移量。
本发明的另一实施方式提供一种半导体装置，其具有MIS结构，该MIS包括具有表面和背面的半导体层、形成在上述半导体层的上述表面侧的栅极绝缘膜、以及上述栅极绝缘膜上的栅极电极，上述栅极绝缘膜具有层叠结构，该层叠结构包括基底SiO2层、在上述基底SiO2层上的含有Hf的高k层、以及在上述高k层和上述栅极电极之间的上侧绝缘层，上述上侧绝缘层由导带的最低能量Ec和真空能级之间的差小于4eV的材料构成。
根据该结构，由于上侧绝缘层介于栅极电极和高k层之间，所以即使栅极电极的功函数Φ为高k层的电子捕获能级ETE以下(Φ≦ETE)，栅极电极和上侧绝缘层之间的能量势垒可以用作屏障，从而能够抑制电子注入到栅极绝缘膜。进而，根据上述结构，当施加负栅极电压时，可以抑制空穴注入到栅极绝缘膜。如上所述，由于可以同时减少栅极绝缘膜中的电子捕获和空穴捕获，从而可以良好地降低栅极阈值电压Vth的偏移量。
本发明的又一实施方式提供一种半导体装置，其具有MIS结构，该MIS结构包括具有表面和背面的半导体层、形成在上述半导体层的上述表面侧的栅极绝缘膜、以及上述栅极绝缘膜上的栅极电极，上述栅极绝缘膜具有层叠结构，该层叠结构包括基底SiO2层和在上述基底SiO2层上的含有Hf的高k层，上述栅极电极至少在与上述高k层接触的部分含有由Mo、Cu、Au、Ni、Pt或TiN构成的部分。
Mo和TiN的功函数分别为ΦMo＝4.6eV和ΦTiN＝5.1eV的程度。因此，在栅极电极与高k层之间，可以形成例如0.6eV(ΦMo-ETE)以上或1.1eV(ΦTiN-ETE)以上的能量势垒。由于这种能量势垒，当施加正栅极电压时，可以抑制电子注入到栅极绝缘膜。此外，根据上述结构，当施加负栅极电压时，可以抑制空穴注入到栅极绝缘膜。如上所述，由于可以同时减少栅极绝缘膜中的电子捕获和空穴捕获，因而可以良好地降低栅极阈值电压Vth的偏移量。
进而，本发明的另一实施方式提供一种半导体装置，其具有MIS结构，该MIS结构包括具有表面和背面的半导体层、形成在上述半导体层的上述表面侧的栅极绝缘膜、以及上述栅极绝缘膜上的栅极电极，相对于上述栅极电极的初始阈值电压，对上述栅极电极施加预定大小的负应力电压30分钟以上后的测试后的阈值电压的变化率为20％以内。
即，即使在施加负应力电压30分钟以上后，栅极阈值电压Vth的偏移量也能够保持在20％以内。
附图说明
图1是根据本发明的一个实施方式的半导体装置的截面图。
图2是根据本发明另一实施方式的半导体装置的截面图。
图3是根据本发明另一实施方式的半导体装置的截面图。
图4是根据本发明另一实施方式的半导体装置的截面图。
图5是为了测量栅极阈值电压Vth的变化率而使用的参考结构1的示意性结构图。
图6是为了测量栅极阈值电压Vth的变化率而使用的验证结构1的示意性结构图。
图7是为了测量栅极阈值电压Vth的变化率而使用的验证结构2的示意性结构图。
图8是上述参考结构1的能带图。
图9是上述验证结构1的能带图。
图10是上述验证结构2的能带图。
图11是示出上述参考结构1中的栅极阈值电压Vth的变化率的图。
图12是示出上述验证结构1中的栅极阈值电压Vth的变化率的图
图13是示出上述验证结构2中的栅极阈值电压Vth的变化率的图。
图14是示出上述参考结构1和参考结构2中的栅极阈值电压Vth的变化率的图。
具体实施方式
在下文中，将参考附图详细说明本发明的实施方式。
图1是根据本发明的一个实施方式的半导体装置1的截面图。
半导体装置1包括由n+型(例如，浓度为1×1019至5×1019cm-3)SiC构成的基板2和在基板2上形成的由n-型(例如，浓度为1×1015至1×1016cm-3)SiC构成的半导体层(外延层)3。基板2和半导体层3还可以由SiC之外的宽带隙半导体(例如，GaN、Ga2O3、金刚石等)构成。基板2和半导体层3用作半导体装置1的漏极。作为n型杂质，含有磷(P)、砷(As)等。以下，在n型半导体区域中包含同样的n型杂质。
在半导体层3中形成有从其表面朝向基板2向下挖掘得到的栅极沟槽4。栅极沟槽4形成为例如格子状、条纹状。由此，在半导体层3中形成有由栅极沟槽4划分的多个单元单位5。
在半导体层3中的栅极沟槽4的周围，从靠近半导体层3的表面一侧开始依次形成有n+源极区域6和p型(例如，浓度为1×1017～5×1017cm-3)的体区域7。体区域7中含有例如硼(B)、铝(Al)等作为p型杂质。以下，在p型半导体区域中包含同样的p型杂质。
源极区域6形成在各单元单位5的表面部，使得在半导体层3的表面露出并且形成栅极沟槽4的侧面的上部(一部分)。另一方面，体区域7形成为在相对于上述源极区域6的基板2一侧(半导体层3的背面侧)与源极区域6相接触，并且形成栅极沟槽4的侧面的下部(一部分)。
在半导体层3中，相对于体区域7的基板2一侧的区域是n-型漏极区域8，其保持外延生长之后的状态。漏极区域8与相对于体区域7的基板2一侧的体区域7接触，并形成栅极沟槽4的底面。
在栅极沟槽4的内表面形成栅极绝缘膜9，以便覆盖栅极沟槽4的整个区域。栅极绝缘膜9从栅极沟槽4的内表面侧开始包括依次层叠的基底SiO2膜10和高k膜11。在本实施方式中，以与栅极沟槽4的内表面整个区域接触的方式形成基底SiO2膜10，在其上以覆盖基底SiO2膜的整个区域的方式层叠高k膜11。需说明的是，这些膜的两层结构，可以如本实施方式这样的在栅极沟槽4的内表面整个区域上形成，或也可以在栅极沟槽4的内表面上的沟道部分(栅极沟槽4的侧面中体区域7露出的区域)选择性形成。在这种情况下，栅极绝缘膜9的其它部分可以是由SiO2形成的单层膜。
此外，在本实施方式中，栅极绝缘膜9可以形成为覆盖栅极沟槽4的开口端侧边缘部分。栅极沟槽4的开口端侧边缘部分形成半导体层3的表面与栅极沟槽4的侧面之间的夹角。因此，源极区域6中的半导体层3的表面附近部分和栅极沟槽4的侧面附近部分被栅极绝缘膜9覆盖。
栅极绝缘膜9的厚度为例如55nm至150nm。各膜的厚度的优选范围是，基底SiO2膜10为5nm以上(更优选为5nm～20nm)，高k膜11为10nm以上(更优选为10nm～200nm)。
在本实施方式中，基底SiO2膜10通过例如将半导体层3热氧化来形成。通过将与半导体层3(特别是沟道部分)接触的膜制成热氧化膜，可以表现出比诸如CVD膜的沉积膜更优异的晶体管特性。
高k膜11是Hf(铪)原子分散在膜中而成的膜，并且优选是Hf被添加到AlON膜中而成的HfAlON膜。在这种情况下，由HfAlON构成的高k膜11的Hf组成(Hf/(Hf+Al))为例如30％至70％，优选为40％至60％。此外，高k膜11的N量例如为10at％以下，优选为5at％以下。另外，高k膜11优选为非晶或微晶。如果高k膜11具有这样的结构，则可以减少栅极绝缘膜9中的晶界，从而可以降低栅极漏电流。
这样的栅极绝缘膜9例如可以通过在半导体层3中形成栅极沟槽4后，依次层叠基底SiO2膜10和高k膜11来形成。基底SiO2膜10可以通过例如热氧化方法(例如，1100℃至1300℃)来形成。另外，高k膜11可以通过例如ALD(Atomic Layer Deposition，原子层沉积)法、CVD法、PVD(Physical Vapor Deposition，物理气相沉积)法等沉积各原子来形成。
需说明的是，还可以在形成高k膜11之后，在例如700℃至1000℃下进行PDA(PostDeposition Annealing，沉积后退火)。由此，可以更好地抑制平带电压VFB的偏移。
在栅极沟槽4中，栅极电极13埋入于栅极绝缘膜9的内侧。因此，形成沟槽栅极型MIS结构，其中相对于形成栅极沟槽4的内表面的源极区域6、体区域7和漏极区域8，栅极电极13与之夹持栅极绝缘膜9并且与之相对。
栅极电极13由具有大于4.6eV的功函数Φ的金属材料构成。例如，栅极电极13可以是钼(ΦMo＝4.6eV)、铜(ΦCu＝4.6eV)、金(ΦAu＝5.1eV)、镍(ΦNi＝5.2eV)、铂(ΦPt＝5.6eV)、TiN(ΦTiN＝5.1eV)等。栅极电极13可以整体都由具有大于4.6eV的功函数Φ的金属材料构成，但可以是仅与高k膜11接触的部分选择性地由Φ>4.6eV的金属材料构成，而在其上层叠由不具有该范围的功函数Φ的金属材料构成的层。例如，栅极电极13可以包括以与上述高k膜11接触的方式配置在高k膜11上的由TiN构成的第一金属层以及在该第一金属层上的由铝构成的第二金属层。
在各单位单元5的中央部分，形成有从半导体层3的表面朝向基板2向下挖掘而成的源极沟槽14。源极沟槽14从半导体层3的表面贯通源极区域6和体区域7并到达漏极区域8。在本实施方式中，源极沟槽14形成为与栅极沟槽4相同的深度。
在半导体层3中，在源极沟槽14周围形成p型区域15。p型区域15按照在体区域7的下部区域中与体区域7连续(连接)的方式在源极沟槽14的内表面露出。也就是说，p型区域15在该下部区域中介于漏极区域8和源极沟槽14的内表面之间。由此，p型区域15在源极沟槽14的底面和底侧边缘部分露出。
此外，在p型区域15中，在源极沟槽14的底面上形成p+型体接触区域16。在本实施方式中，体接触区域16设置在从源极沟槽14的侧面向内侧隔有间隔的中央部分。
在半导体层3上按照覆盖栅极电极13的方式形成有层间绝缘膜17。在除了层间绝缘膜17之外的部分，形成有直径大于源极沟槽14的接触孔18。由此，各单位单元5的源极沟槽14的整体(即，源极沟槽14的内表面整个区域)和源极区域6的一部分在接触孔18中露出。
在层间绝缘膜17上形成有源极电极19。源极电极19经由各接触孔18共同进入所有单元单位5的源极沟槽14。源极电极19从源极沟槽14的底侧开始依次接触体接触区域16、p型区域15、体区域7和源极区域6。也就是说，源极电极19对于所有单元单位5成为共用的配线。在本实施方式中，源极电极19具有从与半导体层3的接触侧开始依次层叠Ti/TiN层和Al层而成的结构。
在基板2的背面，按照覆盖其整个区域的方式形成有漏极电极20。漏极电极20对于所有单元单位5成为共用的电极。作为漏极电极20，例如，可以使用从基板2侧开始依次层叠Ti、Ni、Au和Ag而成的层叠结构(Ti/Ni/Au/Ag)。
图2是根据本发明另一实施方式的半导体装置21的截面图。在图2中，对与上述图1中所示的各部分对应的部分给予相同的附图标记，并且省略其说明。
在图1的实施方式中，MIS结构构成为沟槽栅极型，其中，相对于形成栅极沟槽4的内表面的源极区域6、体区域7和漏极区域8，栅极电极13与之夹持栅极绝缘膜9并且与之相对。
与此相对，根据本实施方式的半导体装置21的MIS结构被构成为平面栅极型。
平面栅极型的MIS结构包括在半导体层3的表面部选择性形成的p型体区域22、在该体区域22选择性形成的n+型源极区域23、在半导体层3的表面形成的栅极绝缘膜24、夹持栅极绝缘膜24并与在半导体层3的表面露出的体区域22相对的栅极电极25、以及从半导体层23的表面开始贯通源极区域23并且最深部分到达体区域22的p+型体接触区域26。
该半导体装置21的栅极绝缘膜24也与图1的实施方式的栅极绝缘膜9同样地，包括从半导体层3的表面侧开始依次层叠的基底SiO2膜27和高k膜28。栅极电极25和高k膜28可以分别由与图1的实施方式中的栅极电极13和高k膜11相同的材料构成。
图3是根据本发明另一实施方式的半导体装置31的截面图。在图3中，对与上述图1中所示的各部分对应的部分给予相同的附图标记，并且省略其说明。
在图1的实施方式中，栅极绝缘膜9包括从栅极沟槽4的内表面侧开始依次层叠的基底SiO2膜10和高k膜11，而根据本实施方式的半导体装置31进一步包括在高k膜11上的上侧绝缘膜32。
上侧绝缘膜32由导带的最低能量Ec距离真空能级E0为小于4eV的绝缘材料构成。例如，上侧绝缘膜32可以是SiO2(Ec＝0.9eV)等。此外，上侧绝缘膜32可以按照与高k膜11接触的方式直接形成在高k膜11上，或者在上侧绝缘膜32和高k膜11之间，还可以介入由不具有该范围内的最低能量Ec的绝缘材料构成的层。此外，上侧绝缘膜32的厚度可以是5nm以上。此外，上侧绝缘膜32可以通过例如CVD法来形成。
另外，在本实施方式中，与上述栅极电极13不同，栅极电极33也可以不是具有大于4.6eV的功函数Φ的金属材料。也就是说，栅极电极33的功函数Φ可以是4.6eV以下。例如，栅极电极33可以是铝(ΦAl＝4.1eV)等。
图4是根据本发明另一实施方式的半导体装置41的截面图。在图4中，对与上述图1至图3中所示的各部分对应的部分给予相同的附图标记，并且省略其说明。
在图3的实施方式中，MIS结构构成为沟槽栅极型，其中，相对于形成栅极沟槽4的内表面的源极区域6、体区域7和漏极区域8，栅极电极33与之夹持栅极绝缘膜9并且与之相对。
与此相对，本实施方式涉及的半导体装置41的MIS结构构成为平面栅极型。
平面栅极型MIS结构包括选择性地形成在半导体层3的表面部的p型体区域42、选择性地形成于该体区域42的n+型源极区域43、形成在半导体层3的表面的栅极绝缘膜44、夹持着栅极绝缘膜44且与在半导体层3的表面上露出的体区域42相对的栅极电极45、以及从半导体层3的表面开始贯通源极区域43并且最深部分到达体区域42的p+型体接触区域46。
与图3的实施方式中的栅极绝缘膜9相同，该半导体装置41的栅极绝缘膜44也包括从半导体层3的表面侧开始依次层叠的基底SiO2膜47、高k膜48和上侧绝缘膜49。栅极电极45和高k膜48可以分别由与图3的实施方式中的栅极电极33和高k膜11相同的材料构成。
接下来，参考图5至图13，详细说明根据上述实施方式的半导体装置1、21、31和41可以抑制栅极阈值电压Vth的偏移。
首先，图5至图7分别是为了测量栅极阈值电压Vth的变化率(偏移率)而使用的参考结构1、验证结构1和验证结构2的示意图。
具体而言，图5中的参考结构1中，栅极绝缘膜是SiO2膜和高k膜(HfAlON膜)的双层结构，在HfAlON膜上设置有由铝(ΦAl＝4.1eV)构成的栅极电极。
图6的验证结构1用于验证半导体装置1和21的结构中的栅极阈值电压Vth的变化率。在验证结构1中，栅极绝缘膜是SiO2和高k膜(HfAlON膜)的两层结构，在HfAlON膜上设置有由TiN(ΦTiN＝5.1eV)的构成的栅极电极。
图7的验证结构2用于验证半导体装置31、41的结构中的栅极阈值电压Vth的变化率。在验证结构2中，栅极绝缘膜是SiO2膜、高k膜(HfAlON膜)和SiO2膜的三层结构，在上侧的SiO2膜上设置有由铝(ΦAl＝4.1eV)构成的栅极电极。
接下来，图8至图10分别是参考结构1、验证结构1和验证结构2的能带图。参考这些能带图，说明各结构中的从栅极电极到高k膜的电子注入程度。
如图8所示，在参考结构1中，高k膜的相对于真空能级E0的电子捕获能级ETE为3.5eV至4.5eV程度，与此相对，栅极电极(Al)的功函数ΦAl是4.1eV。也就是说，栅极电极的功函数ΦAl与高k膜的电子捕获能级ETE基本相同或比其小。因此，在向栅极电极施加了正电压时，电子容易注入到高k膜中。
另一方面，如图9中所示，在基于半导体装置1、21的验证结构1中，栅极电极的功函数ΦTiN(ΦTiN＝5.1eV)比高k膜的电子捕获能级ETE(＝3.5eV～4.5eV)大，因此，在栅极电极和高k膜之间形成有预定的能量势垒(ΦTiN-ETE)。由于这种能量势垒，当施加正的栅极电压时，可以抑制电子向高k膜注入。
此外，如图10中所示，在基于半导体装置31、41的验证结构2中，栅极电极的功函数ΦAl与高k膜的电子捕获能级ETE基本相同或比其小，且设置了由SiO2构成的上侧绝缘膜。因此，可以利用栅极电极(ΦAl＝4.1eV)和上侧绝缘膜(EC＝3.5eV)之间的能量势垒(ΦAl-Ec)作为屏障，由此可以抑制电子向栅极绝缘膜注入。
如上所述，在图8至图10中，从能带图的角度，显示了与参考结构1相比，验证结构1和2可以降低电子的注入量，在图11至图13中显示了各结构中的栅极阈值电压Vth的变化率，作为该电子注入量的降低和图8至图10中未示出的空穴注入量的降低效果。
为了比较栅极阈值电压Vth的变化率，对各结构进行如下的栅极偏压测试。即，在175℃的温度环境下，向栅极电极施加正的栅极电压使得源极-漏极之间流过漏极电流，然后以预定时间向栅极电极施加负的应力电压(Vg＝-10V)。具体地，在流过初始漏极电流之后，施加应力电压1分钟，然后将应力电压的施加时间增加为3分钟、6分钟、20分钟。在各应力电压的间隔向栅极电极施加正栅极电压，并测量此时的漏极电流和栅极起动电压(立ち上がり電圧)并绘图。该曲线图示于图11至13中。在图11至图13中，“初始”表示初始漏极电流，“1分钟”、“4分钟”、“10分钟”和“30分钟”分别表示应力电压的总施加时间。例如，“10分钟”的曲线图示出了分三次施加应力电压1分钟、3分钟和6分钟共计10分钟之后的漏极电流。
如图11中所示，在参考结构1中，当将Vg＝-10V的应力电压施加30分钟以上时，相对于栅极电极的初始阈值电压(初始)，试验后的阈值电压(30分钟)在正方向上变化(偏移)260％以上。这被认为是因为，如果考虑参考结构1的负侧的漏电流的起动电压(未示出)为-15V，则通过施加与该起动电压接近的-10V的应力电压，许多空穴将会被注入高k膜并被高k膜捕获。
与此相对，如图12和图13所示，在验证结构1和2中，即使将Vg＝-10V的应力电压施加30分钟以上，相对于栅极电极的初始阈值电压(初始)，试验后的阈值电压(30分钟)的变化率抑制在20％以内。这被认为是因为，如果考虑到验证结构1和2的负侧的漏电流的起动电压(未示出)分别是-20V和-30V，则即使施加-10V的应力电压，空穴也几乎不会注入到高k膜中。
根据以上结果，确认了根据上述实施方式的半导体装置1、21、31和41可以抑制栅极阈值电压Vth的偏移。
接着，参照图14，通过使用含有Hf的高k膜来说明能够以何种程度来降低栅极阈值电压Vth的偏移量。具体而言，对上述参考结构1和将该参考结构1的高k膜(HfAlON膜)置换为AlON膜而得到的参考结构2的栅极阈值电压Vth偏移量进行比较。对二者的结构实施的栅极电压试验与图11至图13所示的情形相同。
由该试验的结果可知，与使用AlON薄膜作为高k膜的参考结构2相比，使用HfAlON膜的参考结构1的栅极阈值电压Vth的偏移受到抑制。也就是说，如果与图11-图13的结果相结合，可以确认，通过将(1)含有Hf的高k膜与(2-1)具有4.6eV以上的功函数的栅极电极或(2-2)栅极电极和高k膜之间的上侧绝缘膜进行组合，能够同时降低在栅极绝缘膜中的电子捕获和空穴捕获，能够良好地抑制栅极阈值电压Vth的偏移。
尽管上文中已经说明了本发明的实施方式，但是本发明还可以以其他形式来实施。
例如，在半导体装置1、21、31和41中，可以采用将各半导体部分的导电类型反转而得到的结构。例如，在半导体装置1中，p型部分可以是n型，n型部分可以是p型。
此外，在上述实施方式中，以沟槽栅极型和平面栅型的MISFET作为本发明的一个例子，但本发明还可以应用到MOSFET(Complementary Metal Oxide Semiconductor FieldEffect Transistor，互补金属氧化物半导体场效应晶体管)等的MIS晶体管结构。
另外，可以在权利要求记载的事项的范围内进行各种设计变更。
本申请对应于2016年7月15日向日本专利局提交的日本特愿2016-140620号，该申请的全部公开内容通过引用并入本文中。
符号说明
1：半导体装置，2：基板，3：半导体层(外延层)，4：栅极沟槽，9：栅极绝缘膜，10：基底SiO2膜，11：高k膜，13：栅极电极，21：半导体装置，24：栅极绝缘膜，25：栅极电极，27：基底SiO2膜，28：高k膜，31：半导体装置，32：上侧绝缘膜，33：栅极电极，41：半导体装置，44：栅极绝缘膜，45：栅极电极，47：基底SiO2膜，48：高k膜，49：上侧绝缘膜。
Claims (18)
1.一种半导体装置，具有MIS结构，
所述MIS结构包括具有表面和背面的半导体层、形成在所述半导体层的所述表面侧的栅极绝缘膜、以及所述栅极绝缘膜上的栅极电极，
所述栅极绝缘膜具有层叠结构，该层叠结构包括基底SiO2层和在所述基底SiO2层上的含有Hf的高k层，
所述栅极电极至少在与所述高k层接触的部分，含有由具有比4.6eV更大的功函数的金属材料构成的部分。
2.一种半导体装置，具有MIS结构，
所述MIS结构包括具有表面和背面的半导体层、形成在所述半导体层的所述表面侧的栅极绝缘膜、以及所述栅极绝缘膜上的栅极电极，
所述栅极绝缘膜具有层叠结构，该层叠结构包括基底SiO2层、在所述基底SiO2层上的含有Hf的高k层、以及在所述高k层和所述栅极电极之间的上侧绝缘层，
所述上侧绝缘层由导带的最低能量Ec和真空能级之间的差小于4eV的材料构成。
3.一种半导体装置，具有MIS结构，
所述MIS结构包括具有表面和背面的半导体层、形成在所述半导体层的所述表面侧的栅极绝缘膜、以及所述栅极绝缘膜上的栅极电极，
所述栅极绝缘膜具有层叠结构，该层叠结构包括基底SiO2层和在所述基底SiO2层上的含有Hf的高k层，
所述栅极电极至少在与所述高k层接触的部分含有由Mo、Cu、Au、Ni、Pt或TiN构成的部分。
4.一种半导体装置，具有MIS结构，
所述MIS结构包括具有表面和背面的半导体层、形成在所述半导体层的所述表面侧的栅极绝缘膜、以及所述栅极绝缘膜上的栅极电极，
相对于所述栅极电极的初始阈值电压，对所述栅极电极施加预定大小的负应力电压30分钟以上后的测试后的阈值电压的变化率为20％以内。
5.根据权利要求2所述的半导体装置，其中，所述上部绝缘层由具有5nm以上膜厚的SiO2构成。
6.根据权利要求1～5中任一项所述的半导体装置，其中，所述高k层包括HfAlON层。
7.根据权利要求6所述的半导体装置，其中，所述HfAlON层的Hf组成，即Hf/(Hf+Al)，为30％至70％。
8.根据权利要求6或7所述的半导体装置，其中，所述HfAlON层的N量为10at％以下。
9.根据权利要求6～8中任一项所述的半导体装置，其中，所述HfAlON层的厚度为10nm至200nm。
10.根据权利要求6～9中任一项所述的半导体装置，其中，所述HfAlON层为非晶或微晶。
11.根据权利要求1～10中任一项所述的半导体装置，其中，所述基底SiO2层具有5nm以上的厚度。
12.根据权利要求1～11中任一项所述的半导体装置，其中，所述半导体层由SiC、GaN、Ga2O3或金刚石构成。
13.根据权利要求1～12中任一项所述的半导体装置，其中，所述MIS结构包括沟槽栅极型结构。
14.根据权利要求1～12中任一项所述的半导体装置，其中，所述MIS结构包括平面栅极型结构。
15.根据权利要求13所述的半导体装置，其中，所述栅极绝缘膜形成为覆盖以从所述半导体层的所述表面向下挖掘的方式形成的栅极沟槽的侧面和底面、以及所述半导体层的表面的一部分。
16.根据权利要求15所述的半导体装置，其中，所述栅极电极埋入于所述栅极沟槽内，并且，
所述半导体装置具有：
按照与所述栅极沟槽的所述侧面接触的方式形成于所述半导体层的所述表面侧的第一导电类型的源极区域，相比于所述源极区域形成在所述半导体层的所述背面侧的第二导电类型的体区域，以及相比于所述体区域形成在所述半导体层的所述背面侧的第一导电类型的漏极区域，
形成为覆盖所述栅极电极的上方的层间绝缘膜，
电连接到所述源极区域的源极电极，以及
电连接到所述漏极区域的漏极电极。
17.根据权利要求16所述的半导体装置，其中，包括源极沟槽，所述源极沟槽通过在与所述栅极沟槽隔开的位置从所述半导体层的所述表面开始、以贯通所述源极区域和所述体区域的方式向下挖掘而形成，并且在所述源极沟槽的内侧埋入有所述源极电极。
18.根据权利要求17所述的半导体装置，其中，在所述源极沟槽的周围，按照与所述体区域连接的方式形成有第二导电类型的区域。
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