DE112012003246T5 - Siliziumkarbid-Halbleitervorrichtung - Google Patents

Siliziumkarbid-Halbleitervorrichtung Download PDF

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Abstract

Ein erstes, zweites, viertes und fünftes Verunreinigungsgebiet (11, 12, 21, 22) weist einen ersten Leitfähigkeitstyp auf, und ein drittes Verunreinigungsgebiet (13) weist einen zweiten Leitfähigkeitstyp auf. Das erste bis dritte Verunreinigungsgebiet (11 bis 13) erreicht eine erste Schicht (34) mit dem ersten Leitfähigkeitstyp. Das vierte und fünfte Verunreinigungsgebiet (21, 22) sind auf einer zweiten Schicht (35) vorgesehen. Eine erste bis fünfte Elektrode (S1, D1, G1, S2, D2) sind auf dem ersten bis fünften Verunreinigungsgebiet (11 bis 13, 21, 22) vorgesehen. Es ist eine elektrische Verbindung zwischen der ersten und der fünften Elektrode (S1, D2) und zwischen der dritten und vierten Elektrode (G1, S2) hergestellt. Eine sechste Elektrode (G2) ist auf einer Gate-Isolierschicht (I2), die einen Abschnitt zwischen dem vierten und fünften Verunreinigungsgebiet (21, 22) bedeckt, vorgesehen.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft eine Siliziumkarbid-Halbleitervorrichtung; und insbesondere eine Siliziumkarbid-Halbleitervorrichtung mit einer Gate-Isolierschicht.
  • STAND DER TECHNIK
  • Patentliteratur 1 (Internationale Veröffentlichung Nr. 2008/156674) offenbart einen VJFET (vertikalen Sperrschicht-Feldeffekt-Transistor), der SiC (Siliziumkarbid) verwendet.
  • Obwohl ein JFET einen niedrigen Durchlasswiderstand hat und einen Hochgeschwindigkeitsvorgang durchführen kann, ist es im Allgemeinen schwierig für den JFET selbstsperrende Eigenschaften zu erzielen. Somit wird gemäß der Nichtpatentliteratur 1 (R. Rupp und I. Zverev, ”SiC Power Devices: How to be Competitive Towards Si-based Solutions?”, Mat. Sci. Forum, vols. 433–436 (2003), pp. 805–812), eine Kaskode mit zwei Chips, das heißt, ein SiC VJFET und ein Si (Silizium) MOSFET (Metalloxidhalbleiter Feldeffekt-Transistor), verwendet.
  • ZITATIONSLISTE
  • PATENTLITERATUR
    • PTL 1: Internationale Veröffentlichung Nr. 2008/156674
  • NICHTPATENTLITERATUR
    • NPL 1: R. Rupp und I. Zverev, ”SiC Power Devices: How to be Competitive Towards Sibased Solutions?”, Mat. Sci. Forum, vols. 433–436 (2003), pp. 805–812
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • TECHNISCHES PROBLEM
  • Da die Vorrichtung der Nichtpatentliteratur 1 für die Verwendung mit zwei Chips (Substrate) ausgebildet ist, weist diese Nachteile, wie beispielsweise eine zunehmende Größe und zunehmende Herstellungskosten einer Halbleitervorrichtung, auf.
  • Die vorliegende Erfindung wurde zur Lösung des zuvor erwähnten Problems erstellt, und es ist eine Aufgabe der vorliegenden Erfindung, eine Siliziumkarbid-Halbleitervorrichtung mit einem niedrigen Durchlasswiderstand bereitzustellen, die für den Schnelllaufbetrieb geeignet ist, selbstsperrende Eigenschaften aufweist und ausgebildet ist, ein Substrat zu verwenden.
  • LÖSUNG DES PROBLEMS
  • Eine Siliziumkarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung weist ein Siliziumkarbid-Substrat, eine erste bis sechste Elektrode und eine Gate-Isolierschicht auf. Das Siliziumkarbid-Substrat weist eine erste und eine zweite Schicht auf. Die erste Schicht weist einen ersten Leitfähigkeitstyp auf. Die zweite Schicht ist auf der ersten Schicht vorgesehen und weist einen sich von dem ersten Leitfähigkeitstyp unterscheidenden zweiten Leitfähigkeitstyp auf. Das Siliziumkarbid-Substrat weist ein erstes bis fünftes Verunreinigungsgebiet auf. Jedes erste, zweite, vierte und fünfte Verunreinigungsgebiet weist den ersten Leitfähigkeitstyp auf und das dritte Verunreinigungsgebiet weist den zweiten Leitfähigkeitstyp auf. Jedes erste bis dritte Verunreinigungsgebiet durchdringt die zweite Schicht und erreicht die erste Schicht, und das dritte Verunreinigungsgebiet ist zwischen dem ersten und zweiten Verunreinigungsgebiet angeordnet. Jedes vierte und fünfte Verunreinigungsgebiet ist auf der zweiten Schicht vorgesehen. Die erste bis fünfte Elektrode sind jeweils auf dem ersten bis fünften Verunreinigungsgebiet vorgesehen. Die erste und fünfte Elektrode sind elektrisch miteinander verbunden und die dritte und vierte Elektrode sind elektrisch miteinander verbunden. Die Gate-Isolierschicht bedeckt ein Gebiet zwischen dem vierten und fünften Verunreinigungsgebiet auf der zweiten Schicht. Die sechste Elektrode ist auf der Gate-Isolierschicht vorgesehen.
  • Die Siliziumkarbid-Halbleitervorrichtung kann eine Leitung zwischen einem Anschluss, der aus der dritten und vierten Elektrode gebildet ist, und einem Anschluss, der aus der zweiten Elektrode gebildet ist, in Übereinstimmung mit einem Potential der sechsten Elektrode schalten. Da eine Kanalsteuerung, die eine Verarmungsschicht in einem pn-Übergang zwischen der ersten Schicht und dem dritten Verunreinigungsgebiet verwendet, und eine Kanalsteuerung, die ein isoliertes Gate über der zweiten Schicht verwendet, in einer koordinierten Art und Weise ausgeführt werden, weist die Vorrichtung sowohl die Vorteile eines Schichttransistors als auch die Vorteile eines Isolier-Gatetransistors auf. Insbesondere kann die Vorrichtung, wie bei einem Schichttransistor, Hochgeschwindigkeitsvorgänge durchführen und weist einen niedrigen Durchlasswiderstand auf. Zusätzlich kann, wie bei einem Isolier-Gatetransistor, die Vorrichtung selbstsperrende Eigenschaften leicht erreichen. Da ferner die Siliziumkarbid-Halbleitervorrichtung unter Verwendung eines Siliziumkarbid-Substrats gebildet ist, kann die Siliziumkarbid-Halbleitervorrichtung mit einem Chip konfiguriert werden.
  • Vorzugsweise ist der erste Leitfähigkeitstyp der n-Typ. Dies kann die Ladungsträgerbeweglichkeit verbessern.
  • Vorzugsweise ist jede erste bis fünfte Elektrode eine ohmsche Elektrode. Dadurch kann ein ohmscher Kontakt zwischen jeder ersten bis fünften Elektrode und dem Siliziumkarbid-Substrat hergestellt werden.
  • Vorzugsweise weist das Siliziumkarbid-Substrat eine dritte Schicht auf, wobei die zweite und die dritte Schicht die erste Schicht sandwichartig umgeben, die dritte Schicht den zweiten Leitfähigkeitstyp aufweist und mit der ersten Elektrode elektrisch verbunden ist. Dadurch kann eine Konzentration des elektrischen Felds in der ersten Schicht vermindert werden.
  • Vorzugsweise werden die erste Elektrode und die fünfte Elektrode auf dem Siliziumkarbid-Substrat integriert. Dadurch kann eine elektrische Verbindung zwischen der ersten Elektrode und der fünften Elektrode hergestellt werden, ohne ausdrücklich eine Verdrahtungsstruktur vorzusehen.
  • Vorzugsweise werden die dritte Elektrode und die vierte Elektrode auf dem Siliziumkarbid-Substrat integriert. Dadurch kann eine elektrische Verbindung zwischen der dritten Elektrode und der vierten Elektrode hergestellt werden, ohne ausdrücklich eine Verdrahtungsstruktur vorzusehen.
  • Vorzugsweise weist die Siliziumkarbid-Halbleitervorrichtung eine Zwischenschicht-Isolierschicht auf, die auf der zweiten Schicht vorgesehen ist und eine erste und eine zweite Öffnung aufweist. Die erste und zweite Elektrode grenzen jeweils an das Siliziumkarbid-Substrat innerhalb der ersten und zweiten Öffnung an. Dies kann verhindern, dass jede erste und zweite Elektrode ein anderes Gebiet als das gewünschte Gebiet auf dem Siliziumkarbid-Substrat berührt.
  • Vorzugsweise sind die Gate-Isolierschicht und die Zwischenschicht-Isolierschicht aus einem identischen Material gebildet. Dadurch können die Gate-Isolierschicht und die Zwischenschicht-Isolierschicht unter Verwendung eines identischen Materials gebildet werden. Somit kann ein Herstellungsverfahren weiter vereinfacht werden.
  • Vorzugsweise weisen die Gate-Isolierschicht und die Zwischenschicht-Isolierschicht eine identische Dicke auf. Dadurch können die Gate-Isolierschicht und die Zwischenschicht-Isolierschicht zum Zeitpunkt des Strukturierens einer Schicht gebildet werden.
  • VORTEILHAFTE WIRKUNGEN DER ERFINDUNG
  • Wie zuvor beschrieben, kann gemäß der vorliegenden Erfindung eine Siliziumkarbid-Halbleitervorrichtung, die Hochgeschwindigkeitsvorgänge durchführen kann, mit einem niedrigen Durchlasswiderstand, mit selbstsperrenden Eigenschaften, und mit einem Chip konfiguriert erhalten werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Querschnittsansicht, die schematisch einen Aufbau einer Siliziumkarbid-Halbleitervorrichtung der Ausführungsform 1 der vorliegenden Erfindung zeigt.
  • 2 ist eine Ansicht, die schematisch einer Ersatzschaltung der Siliziumkarbid-Halbleitervorrichtung der 1 zeigt.
  • 3 ist eine Querschnittsansicht, die schematisch einen ersten Schritt eines Verfahrens zum Herstellen der Siliziumkarbid-Halbleitervorrichtung der Ausführungsform 1 der vorliegenden Erfindung zeigt.
  • 4 ist eine Querschnittsansicht, die schematisch einen zweiten Schritt des Verfahrens zum Herstellen der Siliziumkarbid-Halbleitervorrichtung der Ausführungsform 1 der vorliegenden Erfindung zeigt.
  • 5 ist eine Querschnittsansicht, die schematisch einen dritten Schritt des Verfahrens zum Herstellen der Siliziumkarbid-Halbleitervorrichtung der Ausführungsform 1 der vorliegenden Erfindung zeigt.
  • 6 ist eine Querschnittsansicht, die schematisch einen vierten Schritt des Verfahrens zum Herstellen der Siliziumkarbid-Halbleitervorrichtung der Ausführungsform 1 der vorliegenden Erfindung zeigt.
  • 7 ist eine Draufsicht, die schematisch einen Aufbau einer Siliziumkarbid-Halbleitervorrichtung der Ausführungsform 2 der vorliegenden Erfindung zeigt.
  • 8 ist eine Querschnittsansicht, die schematisch einen Aufbau einer Siliziumkarbid-Halbleitervorrichtung der Ausführungsform 3 der vorliegenden Erfindung zeigt.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Nachfolgend werden Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen beschrieben. In den Zeichnungen werden gleiche oder entsprechende Teile mit den gleichen Bezugszeichen bezeichnet, und deren Beschreibung wird nicht wiederholt.
  • (Ausführungsform 1)
  • Wie in 1 gezeigt, weist ein Schaltelement (Siliziumkarbid-Halbleitervorrichtung) 50 in der vorliegenden Ausführungsform ein epitaktisches Substrat (Siliziumkarbid-Substrat) 30, eine erste Elektrode S1, eine zweite Elektrode D1, eine dritte Elektrode G1, eine vierte Elektrode S2, eine fünfte Elektrode D2, eine sechste Elektrode G2, eine Zwischenschicht-Isolierschicht I1, und eine Gate-Oxidschicht I2 (Gate-Isolierschicht) auf.
  • Das epitaktische Substrat 30 ist aus SiC hergestellt und weist ein Einkristallsubstrat 31, eine Pufferschicht 32, eine n-Schicht (erste Schicht) 34, eine obere p-Schicht (zweite Schicht) 35 und eine untere p-Schicht (dritte Schicht) 33 auf. Die n-Schicht 34 weist einen n-Typ (einen ersten Leitfähigkeitstyp) auf. Jede untere p-Schicht 33 und obere p-Schicht 35 weist einen p-Typ (einen zweiten Leitfähigkeitstyp, der sich vom ersten Leitfähigkeitstyp unterscheidet) auf. Die Pufferschicht 32 ist auf dem Einkristallsubstrat 31 vorgesehen. Die untere p-Schicht 33 ist auf der Pufferschicht 32 vorgesehen. Die n-Schicht 34 ist auf der unteren p-Schicht 33 vorgesehen. Die obere p-Schicht 35 ist auf n-Schicht 34 vorgesehen. Somit umgeben die obere p-Schicht 35 und die untere p-Schicht 33 in eine Dickenrichtung die n-Schicht 34 sandwichartig.
  • Das epitaktische Substrat 30 weist ein erstes Verunreinigungsgebiet 11, ein zweites Verunreinigungsgebiet 12, ein drittes Verunreinigungsgebiet 13, ein viertes Verunreinigungsgebiet 21 und ein fünftes Verunreinigungsgebiet 22 auf. Jedes erste, zweite, vierte und fünfte Verunreinigungsgebiet 11, 12, 21, 22 weist einen n-Typ auf, und das dritte Verunreinigungsgebiet 13 weist einen p-Typ auf. Jedes erste bis dritte Verunreinigungsgebiet 11 bis 13 durchdringt die obere p-Schicht 35 und reicht bis zur n-Schicht 34, und das dritte Verunreinigungsgebiet 13 ist zwischen dem ersten und zweiten Verunreinigungsgebiet 11, 12 angeordnet. Jedes vierte und fünfte Verunreinigungsgebiet 21, 22 ist auf der oberen p-Schicht 35 vorgesehen. Jedes erste Verunreinigungsgebiet 11, zweite Verunreinigungsgebiet 12, dritte Verunreinigungsgebiet 13, vierte Verunreinigungsgebiet 21 und fünfte Verunreinigungsgebiet 22 ist auf einer oberen Oberfläche (eine Oberfläche) des epitaktischen Substrats 30 vorgesehen.
  • Die erste bis fünfte Elektrode S1, D1, G1, S2, D2 sind jeweils an dem ersten bis fünften Verunreinigungsgebiet 11, 12, 13, 21, 22 vorgesehen. Die erste und fünfte Elektrode S1, D2 sind miteinander elektrisch verbunden, und die dritte und vierte Elektrode G1, S2 sind elektrisch miteinander verbunden. Vorzugsweise ist jede ersten bis fünften Elektrode S1, D1, G1, S2, D2 eine ohmsche Elektrode.
  • Die Gate-Oxidschicht I2 bedeckt einen Abschnitt zwischen dem vierten und fünften Verunreinigungsgebiet 21, 22 auf der oberen p-Schicht 35. Die sechste Elektrode G2 ist auf der Gate-Oxidschicht I2 vorgesehen.
  • Das Schaltelement 50 weist die Zwischenschicht-Isolierschicht I1 auf, die auf der oberen p-Schicht 35 vorgesehen ist und die erste und zweite Öffnung aufweist. Die erste und zweite Elektrode S1, D1 grenzen an das epitaktischen Substrat 30 innerhalb der ersten und zweiten Öffnung. Vorzugsweise sind die Gate-Oxidschicht I2 und die Zwischenschicht-Isolierschicht I1 aus einem identischen Material gebildet. Noch bevorzugter weisen die Gate-Oxidschicht I2 und die Zwischenschicht-Isolierschicht I1 eine identische Dicke auf.
  • Wie in 2 gezeigt, weist eine Ersatzschaltung des Schaltelements 50 einen Drainanschluss DT, einen Sourceanschluss ST und einen Gateanschluss GT für eine externe Verbindung auf, und weist einen JFET Abschnitt 10 und ein MOSFET Abschnitt 20 als interne Komponenten davon auf.
  • Insbesondere entspricht die sechste Elektrode G2 dem Gateanschluss GT. Ein Abschnitt, in dem die dritte Elektrode G1 und die vierte Elektrode S2 elektrisch miteinander verbunden sind, entspricht dem Sourceanschluss ST. Die zweite Elektrode D1 entspricht dem Drainanschluss DT. Die erste Elektrode S1, die zweite Elektrode D1 und die dritte Elektrode G1 entsprechen jeweils einem Source, einem Drain und einem Gate des JFET Abschnitts 10. Die vierte Elektrode S2, die fünfte Elektrode D2, und die sechste Elektrode G2 entsprechen jeweils einem Source, einem Drain und einem Gate des MOSFET-Abschnitts 20. Das elektrische Verbinden der ersten und fünften Elektrode S1, D2 miteinander entspricht dem elektrischen Verbinden des Source des JFET Abschnitts 10 und des Drain des MOSFET-Abschnitts 20. Das elektrische Verbinden der dritten und vierten Elektrode G1, S2 miteinander entspricht dem elektrischen Verbinden des Gates des JFET Abschnitts 10 und des Source des MOSFET-Abschnitts 20.
  • Das heißt, dass der JFET Abschnitt 10 und MOSFET Abschnitt 20, die in Kaskode miteinander verbunden sind, ein Element mit drei Anschlüssen, das heißt, Drainanschluss DT, Sourceanschluss ST und Gateanschluss GT, bilden. Mit diesem Aufbau kann das Schaltelement 50 einen Schaltvorgang zwischen dem Drainanschluss DT und dem Sourceanschluss ST durch Anlegen einer Spannung an den Gateanschluss GT durchführen. Insbesondere kann im Fall eines n-Kanals ein EIN-Zustand zwischen Drainanschluss DT und dem Sourceanschluss ST durch Festlegen eines Potentials des Gateanschlusses GT auf ein positives Potential, das nicht kleiner als ein Schwellenwert ist, hergestellt werden, und ein AUS-Zustand zwischen Drainanschluss DT und dem Sourceanschluss ST kann beispielsweise durch Festlegen des Potentials des Gateanschlusses GT auf weniger als der Schwellenwert hergestellt werden (beispielsweise eine Bezugsmasse).
  • Als nächstes wird ein Verfahren zur Herstellung eines Schaltelements 50 beschrieben. Wie in 3 gezeigt, wird das epitaktische Substrat 30 gebildet. Insbesondere werden die Pufferschicht 32, die untere p-Schicht 33, die n-Schicht 34 und die obere p-Schicht 35, in dieser Reihenfolge, auf dem Einkristallsubstrat 31 durch epitaktisches Wachsen gebildet. Das epitaktische Aufwachsen kann beispielsweise mit einem CVD (chemische Gasphaseabscheidung) Verfahren durchgeführt werden.
  • Wie in 4 gezeigt, werden das erste Verunreinigungsgebiet 11, das zweite Verunreinigungsgebiet 12, das dritte Verunreinigungsgebiet 13, das vierte Verunreinigungsgebiet 21 und das fünfte Verunreinigungsgebiet 22 auf der oberen Oberfläche des epitaktischen Substrats 30 gebildet. Die Bildung der Verunreinigungsgebiete kann beispielsweise mit einem Ionenimplantationsverfahren durchgeführt werden.
  • Wie in 5 gezeigt, wird eine Isolierschicht I0 auf der oberen Oberfläche des epitaktischen Substrats 30 gebildet. Die Bildung der Isolierschicht I0 kann beispielsweise durch ein thermisches Oxidationsverfahren durchgeführt werden.
  • Wie in 6 gezeigt, werden durch Strukturieren der Isolierschicht I0, die Zwischenschicht-Isolierschicht I1 und die Gate-Oxidschicht I2 aus der Isolierschicht I0 gebildet. Die Strukturierung kann beispielsweise unter Verwendung eines photolithographischen Verfahrens durchgeführt werden.
  • Wie in 1 gezeigt, werden die erste bis fünfte Elektrode S1, D1, G1, S2 und D2 als ohmsche Elektroden gebildet. Ferner wird die sechste Elektrode G2 auf der Gate-Oxidschicht I2 ausgebildet.
  • Es ist eine Verdrahtungsstruktur, die die dritte Elektrode G1 und die vierte Elektrode S2 elektrisch miteinander verbindet, vorgesehen. Ferner ist eine Verdrahtungsstruktur, die die erste Elektrode S1 und die fünfte Elektrode D2 elektrisch miteinander verbindet, vorgesehen.
  • Es wird, wie oben beschrieben, das Schaltelement 50 erhalten.
  • Das Schaltelement 50 in der vorliegenden Ausführungsform kann eine Leitung zwischen dem Sourceanschluss ST, der aus der dritten und vierten Elektrode G1, S2 gebildet ist, und dem Drainanschluss DT, der aus der zweiten Elektrode D1 gebildet ist, in Übereinstimmung mit dem Potential des Gateanschlusses GT, der aus der sechsten Elektrode G2 gebildet ist, schalten. Da die Kanalsteuerung, die eine Verarmungsschicht in einem pn-Übergang zwischen der n-Schicht 34 und dem dritten Verunreinigungsgebiet 13 verwendet, und die Kanalsteuerung, die die sechste Elektrode G2 (das isolierte Gate) über der obere p-Schicht 35 verwendet, in einer koordinierten Art und Weise durchgeführt werden, weist die Vorrichtung sowohl die Vorteile eines Schichttransistors als auch die Vorteile eines Isolier-Gatetransistors auf. Insbesondere kann die Vorrichtung, wie bei einem Schichttransistor, Hochgeschwindigkeitsvorgänge durchführen und weist einen niedrigen Durchlasswiderstand auf. Zusätzlich kann, wie bei einem Isolier-Gatetransistor, die Vorrichtung selbstsperrende Eigenschaften leicht erreichen. Da ferner die Siliziumkarbid-Halbleitervorrichtung unter Verwendung eines Siliziumkarbid-Substrats 30 gebildet ist, kann die Siliziumkarbid-Halbleitervorrichtung mit einem Chip konfiguriert werden.
  • Ferner ist jeder erste bis fünfte Elektrode S1, D1, G1, S2, D2 eine ohmsche Elektrode. Dadurch kann ein ohmscher Kontakt zwischen jeder ersten bis fünften Elektrode S1, D1, G1, S2, D2 und dem epitaktischen Substrat 30 hergestellt werden.
  • Ferner weist das Schaltelement 50 die Zwischenschicht-Isolierschicht I1 auf, die auf der oberen p-Schicht 35 vorgesehen ist und mit der ersten und zweiten Öffnung versehen ist. Die erste und zweite Elektrode grenzen an das epitaktischen Substrat 30 innerhalb der ersten und zweiten Öffnung. Dies kann verhindern, dass jede erste und zweite Elektrode S1, D1 ein anderes Gebiet als das gewünschte Gebiet auf dem epitaktischen Substrat 30 berührt.
  • Ferner sind die Gate-Oxidschicht I2 und die Zwischenschicht-Isolierschicht I1 aus einem identischen Material gebildet. Dadurch können die Gate-Oxidschicht I2 und die Zwischenschicht-Isolierschicht I1 unter Verwendung eines identischen Materials gebildet werden. Daher kann das Herstellungsverfahren weiter vereinfacht werden.
  • Ferner weisen die Gate-Oxidschicht I2 und die Zwischenschicht-Isolierschicht I1 eine identische Dicke auf. Dadurch können die Gate-Oxidschicht I2 und die Zwischenschicht-Isolierschicht I1 gleichzeitig durch Strukturieren der Isolierschicht I0 (5) gebildet werden.
  • (Ausführungsform 2)
  • In der vorliegenden Ausführungsform wird insbesondere eine planare Anordnung der ersten bis sechsten Elektrode S1, D1, G1, S2, D2 und G2 beschrieben.
  • In einer in 7 dargestellten Draufsicht, sind die erste Elektrode S1 und die fünfte Elektrode D2 auf dem epitaktischen Substrat 30 integriert. Dadurch kann eine elektrische Verbindung zwischen der ersten Elektrode S1 und der fünfte Elektrode D2 hergestellt werden, ohne ausdrücklich eine Verdrahtungsstruktur vorzusehen.
  • Ferner sind die dritte Elektrode und die vierte Elektrode G1, S2 auf dem epitaktischen Substrat 30 integriert. Dadurch kann eine elektrische Verbindung zwischen der dritten Elektrode G1 und der vierten Elektrode S2 hergestellt werden, ohne ausdrücklich eine Verdrahtungsstruktur vorzusehen.
  • Es ist zu beachten, dass, abweichend vom Vorergehenden, der Aufbau der Ausführungsform 2 im Wesentlichen der gleiche wie jener der oben beschriebenen Ausführungsform 1 ist. Daher werden identische oder entsprechende Komponenten mit den gleichen Bezugszeichen bezeichnet, und deren Beschreibung wird nicht wiederholt.
  • (Ausführungsform 3)
  • Wie in 8 gezeigt, ist in einem Schaltelement 51 (die Siliziumkarbid-Halbleitervorrichtung) der vorliegenden Ausführungsform die obere p-Schicht 35 auf einem Abschnitt der n-Schicht 34 vorgesehen, und somit ist ein Abschnitt der n-Schicht 34 freigelegt. Ferner weist das epitaktische Substrat 30 ein sechstes Verunreinigungsgebiet 14 auf. Das sechste Verunreinigungsgebiet 14 durchdringt die freigelegte n-Schicht 34 und erreicht die untere p-Schicht 33, und weist einen p-Typ auf. Ferner ist die erste Elektrode S1 elektrisch mit dem sechsten Verunreinigungsgebiet 14 verbunden und, in der vorliegenden Ausführungsform, ist die erste Elektrode S1 in Kontakt mit dem sechsten Verunreinigungsgebiet 14. Mit diesem Aufbau sind die erste Elektrode S1 und die unteren p-Schicht 33 über das sechste p-Typ Verunreinigungsgebiet elektrisch verbunden.
  • Gemäß der vorliegenden Ausführungsform weist die untere p-Schicht 33 das gleiche Potential wie die erste Elektrode S1 auf, und dadurch kann eine Konzentration des elektrischen Felds in der n-Schicht 34 abgeschwächt werden.
  • Es ist zu beachten, dass, abweichend vom Vorergehenden, der Aufbau der Ausführungsform 3 im Wesentlichen die gleiche wie jener der oben beschriebenen Ausführungsform 1 oder 2 ist. Daher werden identische oder entsprechende Komponenten mit den gleichen Bezugszeichen bezeichnet, und deren Beschreibung wird nicht wiederholt.
  • Obwohl in den oben beschriebenen Ausführungsformen ein epitaktisches Substrat als ein Siliziumkarbid-Substrat verwendet wird, kann als Siliziumkarbid-Substrat ein anderes als das epitaktische Substrat verwendet werden. Darüber hinaus kann die Siliziumkarbid-Halbleitervorrichtung ferner mit einem Element zum Tragen eines Siliziumkarbid-Substrats bereitgestellt werden, und das Element kann aus einem anderen Material als Siliziumkarbid hergestellt sein. Obwohl ferner vom Standpunkt der Mobilität ein n-Typ als der erste Leitfähigkeitstyp gewünscht ist, kann ein p-Typ verwendet werden.
  • Es sollte verstanden werden, dass die hierin offenbarten Ausführungsformen erklärend sind und in keinerlei Hinsicht als einschränkend gelten. Der Umfang der vorliegenden Erfindung wird eher durch den Umfang der Ansprüche als durch die zuvor beschriebenen Ausführungsformen definiert, und soll jegliche Modifikationen innerhalb des Umfangs und der Bedeutung gleichbedeutend mit dem Umfang der Ansprüche umfassen.
  • BEZUGSZEICHENLISTE
    • 10: JFET Abschnitt 11: erstes Verunreinigungsgebiet, 1: zweites Verunreinigungsgebiet, 13: drittes Verunreinigungsgebiet, 21: viertes Verunreinigungsgebiet, 22: fünftes Verunreinigungsgebiet, 20: MOSFET Abschnitt 30: epitaktisches Substrat (Siliziumkarbid-Substrat), 33: untere p-Schicht (dritte Schicht), 34: n-Schicht (erste Schicht), 35: obere p-Schicht (zweite Schicht), 50: Schaltelement (Siliziumkarbid-Halbleitervorrichtung), D1: zweite Elektrode, D2: fünfte Elektrode, DT: Drainanschluss, G1: dritte Elektrode, G2: sechste Elektrode, GT: Gateanschluss, I1: Zwischenschicht-Isolierschicht, I2: Gate-Oxidschicht (Gate-Isolierschicht), S1: erste Elektrode, S2: vierte Elektrode, ST: Sourceanschluss.

Claims (9)

  1. Siliziumkarbid-Halbleitervorrichtung, umfassend: ein Siliziumkarbid-Substrat (30) mit einer ersten Schicht (34), die einen ersten Leitfähigkeitstyp aufweist, und einer zweiten Schicht (35), die auf der ersten Schicht vorgesehen ist und einen zweiten Leitfähigkeitstyp aufweist, der sich vom ersten Leitfähigkeitstyp unterscheidet, wobei das Siliziumkarbid-Substrat ein erstes bis fünftes Verunreinigungsgebiet (11, 12, 13, 21, 22) aufweist, wobei jedes von dem ersten, zweiten, vierten und fünften Verunreinigungsgebiet den ersten Leitfähigkeitstyp aufweist, und das dritte Verunreinigungsgebiet den zweiten Leitfähigkeitstyp aufweist, wobei jedes von dem ersten bis dritten Verunreinigungsgebiet die zweite Schicht durchdringt und die erste Schicht erreicht, wobei das dritte Verunreinigungsgebiet zwischen dem ersten und dem zweiten Verunreinigungsgebiet angeordnet ist, wobei jedes von dem vierten und fünften Verunreinigungsgebiet auf der zweiten Schicht vorgesehen ist; eine erste bis fünfte Elektrode (S1, D1, G1, S2, D2), die auf dem ersten bis fünften Verunreinigungsgebiet vorgesehen sind, wobei die erste und die fünfte Elektrode elektrisch miteinander verbunden sind, wobei die dritte und die vierte Elektrode elektrisch miteinander verbunden sind; eine Gate-Isolierschicht (I2), die einen Abschnitt zwischen dem vierten und dem fünften Verunreinigungsgebiet auf der zweiten Schicht bedeckt, und eine sechste Elektrode (G2), die auf der Gate-Isolierschicht vorgesehen ist.
  2. Siliziumkarbid-Halbleitervorrichtung nach Anspruch 1, wobei der erste Leitfähigkeitstyp den n-Typ umfasst.
  3. Siliziumkarbid-Halbleitervorrichtung nach Anspruch 1 oder 2, wobei jede der ersten bis fünften Elektrode eine ohmsche Elektrode umfasst.
  4. Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei das Siliziumkarbid-Substrat eine dritte Schicht (33) umfasst, wobei die zweite und die dritte Schicht die erste Schicht sandwichartig umgeben, wobei die dritte Schicht den zweiten Leitfähigkeitstyp aufweist und mit der ersten Elektrode elektrisch verbunden ist.
  5. Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei die erste Elektrode und die fünfte Elektrode auf dem Siliziumkarbid-Substrat integriert sind.
  6. Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei die dritte Elektrode und die vierte Elektrode auf dem Siliziumkarbid-Substrat integriert sind.
  7. Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, ferner umfassend eine Zwischenschicht-Isolierschicht, die auf der zweiten Schicht vorgesehen ist und eine erste und eine zweite Öffnung aufweist, wobei die erste und zweite Elektrode an das Siliziumkarbid-Substrat innerhalb der ersten und zweiten Öffnung grenzt.
  8. Siliziumkarbid-Halbleitervorrichtung nach Anspruch 7, wobei die Gate-Isolierschicht und die Zwischenschicht-Isolierschicht aus einem identischen Material gebildet sind.
  9. Siliziumkarbid-Halbleitervorrichtung nach Anspruch 8, wobei die Gate-Isolierschicht und die Zwischenschicht-Isolierschicht eine identische Dicke aufweisen.
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