JP2009259963A - 半導体装置 - Google Patents
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Abstract
【課題】コンパクトで製造コストの低い半導体装置を提供する。
【解決手段】半導体装置1は、基板5と、JFETと、裏面電極28と、整流素子構造(裏面コンタクト電極27とn型層12との接合部に形成されるSBD)とを備える。JFETは、基板5の表面側に形成され、ソースおよびドレイン領域9、10の間で基板5の表面に沿った方向に電流を流す。JFETは、ソースおよびドレイン領域9、10のいずれか一方と接続されたソース電極2またはドレイン電極4を含む。裏面電極28は基板5の表面と反対側の裏面側に形成される。SBDは、ソース電極2またはドレイン電極4と裏面電極28との間に形成される。
【選択図】図1
【解決手段】半導体装置1は、基板5と、JFETと、裏面電極28と、整流素子構造(裏面コンタクト電極27とn型層12との接合部に形成されるSBD)とを備える。JFETは、基板5の表面側に形成され、ソースおよびドレイン領域9、10の間で基板5の表面に沿った方向に電流を流す。JFETは、ソースおよびドレイン領域9、10のいずれか一方と接続されたソース電極2またはドレイン電極4を含む。裏面電極28は基板5の表面と反対側の裏面側に形成される。SBDは、ソース電極2またはドレイン電極4と裏面電極28との間に形成される。
【選択図】図1
Description
この発明は半導体装置に関し、より特定的には、横型デバイスと整流素子とを備える半導体装置に関する。
従来、半導体装置として、たとえば基板の表面に沿った方向に流れる電流を制御する横型のデバイスが知られている。このような横型のデバイスとして、たとえばRESURF−JFET(REduced SURface Field Junction Field Effect Transistor)が知られている(特開2003−68762号公報:以下、特許文献1と呼ぶ)。
特許文献1に示されたREFURF−JFETのような横型デバイスでは、電流経路に基板抵抗を含まず、また、半導体内部をチャネルに活用することから、縦型MOSFETなどの縦型デバイスで問題となっている界面準位密度の影響を受けず、半導体基板を構成する材料(たとえばSiCなど)の材料固有のキャリア移動度をほぼそのままチャネル移動度とすることができる利点を有するとされている。
特開2003−68762号公報
しかし、上述した従来の横型デバイスでは、電流制御部以外に、制御する電流を供給するための電極を半導体基板の表面上に形成しなければならず、特に大電流を制御する場合には、電極の抵抗を低減させるため電流パスの幅(すなわち電極の幅)を広くする必要がある。このため、デバイスのサイズが大きくなるという問題があった。
さらに、電力制御においては、上述したJFETのような横型デバイスがダイオードと併用されることが多い。この場合、JFETとダイオードとを別個のパッケージとして回路基板などに搭載するため、当該回路基板を含む装置のサイズがやはり大きくなり、また製造コストも増大するという問題があった。
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、コンパクトで製造コストの低い半導体装置を提供することである。
この発明に従った半導体装置は、半導体基板と、横型トランジスタと、裏面側電極と、整流素子構造とを備える。横型トランジスタは、半導体基板の表面側に形成され、ソースおよびドレイン領域の間で半導体基板の表面に沿った方向に電流を流す。横型トランジスタは、ソースおよびドレイン領域のいずれか一方と接続された表面側電極を含む。裏面側電極は半導体基板の表面と反対側の裏面側に形成される。整流素子は、表面側電極と裏面側電極との間に形成される。
このようにすれば、横型トランジスタと整流素子とを同じ半導体基板上に形成するので、横型トランジスタのみが形成された場合には有効に活用されていなかった横型トランジスタの表面側電極下に位置する半導体基板の半導体特性を整流素子において活用することができる。このため、横型トランジスタと整流素子とを別パッケージで準備する場合よりも、半導体装置のサイズを小さくすることができる。さらに、横型トランジスタと整流素子とが一体となっているため、横型トランジスタと整流素子とを別部材として個別に回路基板へ実装する場合にくらべて、実装作業の工程を簡略化できる。このため、半導体装置を用いた電子機器などの製造コストを低減できる。
上記半導体装置において、半導体基板を構成する材料は、ダイヤモンド、炭化珪素(SiC)、および窒化物半導体(たとえばGaN、AlNなど)からなる群から選択される1つであってもよい。この場合、特にコストの高い材料からなる半導体基板を用いたときに、当該基板を有効活用する本発明の効果は顕著である。
上記半導体装置において、半導体基板を構成する材料は炭化珪素(SiC)であってもよい。上記横型トランジスタはJFETであってもよい。この場合、SiCを用いたJFETは電流制御などに特に適している。このため、SiCを用いてJFETと整流素子とを一体に形成することで、電流制御に用いる回路を用に構成することができるとともに、当該回路のサイズや製造コストを低減することができる。
本発明によれば、横型トランジスタと整流素子構造とを同一の半導体基板上に形成するので、当該横型トランジスタと整流素子とを必要とする回路を容易、低コストかつコンパクトに形成することができる。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
(実施の形態1)
図1は、本発明に従った半導体装置の断面模式図である。図2は、図1に示した半導体装置を用いた降圧型DC−DCコンバータの回路図である。図1および図2を参照して、本発明による半導体装置の実施の形態1を説明する。
図1は、本発明に従った半導体装置の断面模式図である。図2は、図1に示した半導体装置を用いた降圧型DC−DCコンバータの回路図である。図1および図2を参照して、本発明による半導体装置の実施の形態1を説明する。
図1および図2を参照して、半導体装置1は、電子が供給されるn+領域であるソース領域9と、電子が取り出されるn+領域であるドレイン領域10と、ソース領域9とドレイン領域10との間に配置され、ソース領域9とドレイン領域10との間を電気的に接続および遮断する、p+領域であるゲート領域11とを有する半導体素子としてのJFETを複数個備えている。なお、上述したn+領域とは、導電型がn型の導電性不純物を相対的に多く導入した領域を意味する。また、上述したp+領域とは、導電型がp型の導電性不純物を相対的に多く導入した領域を意味する。
図1を参照して、JFETは、SiCからなり、導電型がn型である基板5と、基板5の主表面(表面)上に形成されたp−層である第1のp型層6と、第1のp型層6上に形成されたn型層7と、n型層7上に形成された第2のp型層8とを備えている。ここで、第1および第2のp型層6、8は導電型がp型であるSiCからなる層であり、n型層7は導電型がn型であるSiCからなる層である。
第2のp型層8およびn型層7には、n型層7よりも高濃度の導電型がn型である不純物(n型不純物)を含むソース領域9およびドレイン領域10が形成される。また、第2のp型層8およびn型層7には、ソース領域9およびドレイン領域10に挟まれるように、第1のp型層6および第2のp型層8よりも高濃度の導電型がp型である不純物(p型不純物)を含むゲート領域11が形成されている。すなわち、ソース領域9、ゲート領域11およびドレイン領域10は、それぞれ第2のp型層8を貫通してn型層7に至るように形成されている。また、ソース領域9、ゲート領域11およびドレイン領域10の底部は、第1のp型層6の上部表面(第1のp型層6とn型層7との境界部)から間隔を隔てて配置されている。
また、ソース領域9から見てゲート領域11とは反対側には、第2のp型層8の上部表面(n型層7の側とは反対側の主面)から第2のp型層8を貫通してn型層7に至るように、凹部17が形成されている。つまり、凹部17の底壁は、第1のp型層6とn型層7との界面から間隔を隔て、n型層7の内部に位置している。さらに、凹部17の底壁からn型層7を貫通し、第1のp型層6に至るように、第1のp型層6および第2のp型層8よりも高濃度のp型不純物を含むp+領域である電位保持領域15が形成されている。この電位保持領域15の底部は、基板5の上部表面(基板5と第1のp型層6との境界部)から間隔を隔てて配置されている。
また、凹部17の外側には、さらにn型層7および第1のp型層6を貫通して基板5に到達する凹部18が形成されている。凹部18の底壁は、基板5の主表面(表面)となっている。
さらに、ソース領域9、ゲート領域11、ドレイン領域10および電位保持領域15のそれぞれの上部表面に接触するように、コンタクト電極22〜25が形成されている。また、凹部18の底では、基板5の上部表面と接触するようにコンタクト電極26が形成されている。コンタクト電極22〜26は、ソース領域9、ゲート領域11、ドレイン領域10、電位保持領域15および基板5とオーミック接触可能な材料、たとえばNiSi(ニッケルシリサイド)からなっていてもよい。
そして、隣接するコンタクト電極22〜26同士の間には、たとえば酸化膜からなる絶縁膜16が形成されている。より具体的には、絶縁膜16が、第2のp型層8の上部表面、凹部17、18の底壁および凹部17、18の側壁において、コンタクト電極22〜26が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うコンタクト電極22〜26同士の間が絶縁されている。
ソース領域9、ゲート領域11およびドレイン領域10上のコンタクト電極22〜24の上部表面に接触するように、ソース電極2、ゲート電極3およびドレイン電極4がそれぞれ形成されている。これにより、ソース電極2、ゲート電極3およびドレイン電極4は、コンタクト電極22〜24を介して、それぞれソース領域9、ゲート領域11およびドレイン領域10と電気的に接続されている。
また、ソース電極2は、電位保持領域15上のコンタクト電極25の上部表面、およびコンタクト電極26の上部表面にも接触している。つまり、ソース電極2は、コンタクト電極25を介して電位保持領域15とも電気的に接続されている。また、ソース電極2は、コンタクト電極26を介して基板5とも電気的に接続される。つまり、ソース電極2は、ソース領域9上のコンタクト電極22の上部表面上から、コンタクト電極26の上部表面上にまで延在するように形成されている。これにより、電位保持領域15上のコンタクト電極25は、ソース領域9上のコンタクト電極22と同電位に保持されている。
ソース電極2、ゲート電極3およびドレイン電極4は、たとえばアルミニウム(Al)などの導電体から構成されている。このソース電極2、ゲート電極3およびドレイン電極4は、JFETが並ぶ方向に延在することにより、コンタクト電極22〜24を介して、それぞれ上記複数のJFETのソース領域9同士、ゲート領域11同士およびドレイン領域10同士を電気的に接続している。つまり、上記複数個のJFETは、ソース領域9同士を接続するソース電極2と、ドレイン領域10同士を接続するドレイン電極4と、ゲート領域11同士を接続するゲート電極3とにより並列に接続されている。
基板5の裏面(第1のp型層6が形成された表面と反対側の裏面)上には、n型層12が形成されている。n型層12の下部表面(基板5とn型層12の境界部と反対側に位置するn型層12の表面)には、ショットキー電極である裏面コンタクト電極27が形成されている。裏面コンタクト電極27の下部表面上には、裏面電極28が形成されている。
このようにすれば、裏面コンタクト電極27がn型層12にショットキー接触しているため、当該裏面コンタクト電極27とn型層12との接合部ではショットキー接合による整流素子(ショットキーバリアダイオード:SBD)が構成される。
このような半導体装置1を用いた、降圧型DC−DCコンバータの回路図は、図2に示すようになる。すなわち、電源30にJFET31のドレイン電極4と裏面電極28とが接続され、また、JFET31のソース電極2が上記コンバータのチョークコイル33に接続される。当該コンバータでは、上記整流素子32とコンデンサ34と負荷35とが並列に接続されている。そして、上記整流素子32とJFET31とが、図1に示した1つの半導体装置1により構成されている。なお、図1で示したA〜Dの記号は、図2に示したコンバータの回路図におけるA〜Dに対応する。
次に、半導体装置1のJFET部の動作について説明する。図1を参照して、ゲート電極3に印加される電圧が0Vの状態では、n型層7において、ゲート領域11とドレイン領域10とで挟まれた領域および当該挟まれた領域と第1のp型層6とで挟まれた領域(ドリフト領域)、ならびにゲート領域11と第1のp型層6とで挟まれた領域(チャネル領域)は空乏化されておらず、ソース領域9とドレイン領域10とはn型層7を介して電気的に接続された状態となっている。そのため、ソース領域9からドレイン領域10に向かって電子が移動することにより電流が流れる。
一方、ゲート電極3に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、ソース領域9とドレイン領域10とは電気的に遮断された状態となる。そのため、ソース領域9からドレイン領域10に向かって電子が移動することができず、電流は流れない。
上述した半導体装置1の特徴的な構成を要約すれば、半導体装置1は、半導体基板としての基板5と、横型トランジスタとしてのJFETと、裏面側電極としての裏面電極28と、整流素子構造としてのSBD(裏面コンタクト電極27とn型層12との接触部)とを備える。JFETは、基板5の表面側に形成され、ソース領域9およびドレイン領域10の間で基板5の表面に沿った方向に電流を流す。JFETは、ソース領域9およびドレイン領域10のいずれか一方と接続された表面側電極としてのソース電極2またはドレイン電極4を含む。裏面電極28は基板5の表面と反対側の裏面側に形成される。整流素子(SBD)は、ソース電極2またはドレイン電極4と裏面電極28との間に形成される。
このようにすれば、JFETとSBDとを同じ基板5上に形成するので、JFETのみが形成された場合には有効に活用されていなかったJFETの表面側のソース電極2などの下に位置する基板5の半導体特性をSBDにおいて活用することができる。このため、JFETとSBDとを別パッケージで準備する場合よりも、半導体装置のサイズを小さくすることができる。さらに、JFETとSBDとが一体となっているため、JFETとSBDとを別部材として個別に回路基板へ実装する場合にくらべて、実装作業の工程を簡略化できる。このため、半導体装置1を用いたコンバータなどの電子機器などの製造コストを低減できる。
図3は、図1に示した半導体装置の製造方法を示すフローチャートである。図3を参照して、図1に示した半導体装置の製造方法を説明する。
まず、図3に示すように基板準備工程(S10)を実施する。具体的には、高濃度のn型不純物を含むn型のSiCからなる基板5を準備する。基板5の厚みは例えば400μmとすることができる。
次に、成膜工程(S20)を実施する。具体的には、工程(S10)で準備した基板5の主表面上に、上述した第1のp型層6、n型層7、第2のp型層8を、たとえばエピタキシャル成長法を用いて形成する。また、基板5の裏面上に、n型層12をたとえばエピタキシャル成長法を用いて形成する。このようにして、基板5の主表面上および裏面上にそれぞれエピタキシャル成長層が形成された構造を得る。なお、気相エピタキシャル成長においては、たとえば材料ガスとしてシラン(SiH4)ガスおよびプロパン(C3H8)ガスを用い、キャリアガスとして水素(H2)ガスを採用することができる。また、p型層を形成するためのp型不純物源としては、たとえばジボラン(B2H6)やトリメチルアルミニウム(TMA)を、n型層を形成するためのn型不純物としては、たとえば窒素(N2)を採用することができる。
次に、エッチング工程(S30)を実施する。具体的には、第2のp型層8の上部表面から第2のp型層8を貫通してn型層7に至るように、凹部17および凹部18がエッチングにより形成される。凹部17、18の形成は、たとえば所望の凹部17または凹部18の形成位置に開口を有するマスク層を第2のp型層8の上部表面上に形成した後、SF6ガスを用いたドライエッチングにより実施することができる。
次に、注入工程(S40)を実施する。この工程(S40)では、高濃度のn型不純物を含む領域であるソース領域9およびドレイン領域10が形成される。具体的には、第2のp型層8の上部表面上および凹部の内壁にレジストが塗布された後、露光および現像が行なわれ、所望のソース領域9およびドレイン領域10の形状に応じた領域に開口を有するレジスト膜を形成する。そして、このレジスト膜をマスクとして用いて、P(リン)、N(窒素)などのn型不純物がイオン注入により第2のp型層8およびn型層7に導入される。これにより、ソース領域9およびドレイン領域10が形成される。
次に、高濃度のp型不純物を含む領域であるゲート領域11および電位保持領域15が形成される。具体的には、上述したソース領域9およびドレイン領域10の形成方法と同様の手順で所望のゲート領域11および電位保持領域15の形状に応じた領域に開口を有するレジスト膜を形成する。そして、このレジスト膜をマスクとして用いて、Al、B(ホウ素)などのp型不純物がイオン注入により第2のp型層8、n型層7および第1のp型層6に導入される。これにより、ゲート領域11および電位保持領域15が形成される。
次に、活性化アニール処理が実施される。この活性化アニール処理では、先の工程で用いられたレジスト膜が除去された後、上述のようにイオン注入が実施された第2のp型層8、n型層7および第1のp型層6が加熱されることにより、上記イオン注入によって導入された不純物を活性化させる。活性化アニールは、たとえばアルゴンガス雰囲気中において、1700℃程度の温度に30分間程度保持する熱処理を実施することにより行なうことができる。
次に、絶縁膜形成工程が実施される。この工程では、上述のように所望のイオン注入層を含む第2のp型層8、n型層7および第1のp型層6が形成されたn型の基板が熱酸化される。これにより、二酸化珪素(SiO2)からなる酸化膜である絶縁膜16(図1参照)が、第2のp型層8の上部表面および凹部17、18の内壁を覆うように形成される。
次に、電極形成工程(S50)が実施される。具体的には、まずコンタクト電極形成工程を実施する。この工程では、ソース領域9、ゲート領域11、ドレイン領域10および電位保持領域15のそれぞれの上部表面に接触するように、たとえばNiSiからなるコンタクト電極22〜26が形成される。具体的には、まず、フォトリソグラフィ法を用いて所望のコンタクト電極22〜26の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばRIE(Reactive Ion Etching;反応性イオンエッチング)により、ソース領域9、ゲート領域11、ドレイン領域10、電位保持領域15上および凹部18の底に位置する絶縁膜が除去される。
その後、たとえばNi(ニッケル)が蒸着されることにより、絶縁膜から露出したソース領域9、ゲート領域11、ドレイン領域10および電位保持領域15上、凹部18の底において露出する基板5の上部表面およびレジスト膜上にニッケル層が形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のニッケル層が除去(リフトオフ)されて、絶縁膜16から露出したソース領域9、ゲート領域11、ドレイン領域10、電位保持領域15上および基板5の上部表面上にニッケル層が残存する。そして、たとえば1000℃程度に加熱する熱処理が実施されることにより、ニッケル層がシリサイド化する。これにより、ソース領域9、ゲート領域11、ドレイン領域10、電位保持領域15および基板5にオーミック接触可能なNiSiからなるコンタクト電極22〜26が形成される。
次に、ソース領域9、電位保持領域15および基板5上のコンタクト電極22、25、26の上部表面に接触するソース電極2、ゲート領域11上のコンタクト電極23の上部表面に接触するゲート電極3、およびドレイン領域10上のコンタクト電極24の上部表面に接触するドレイン電極4を形成する。ソース電極2、ゲート電極3およびドレイン電極4は、たとえばソース電極2、ゲート電極3およびドレイン電極4を形成すべき所望の領域に開口を有するレジスト膜を形成し、Alを蒸着した後、レジスト膜とともにレジスト膜上のAlを除去すること(リフトオフ)により形成することができる。
ここで、工程(S10)において準備された基板5上に、工程(S20)〜(S40)においては、上述のようにソース電極2、ゲート電極3およびドレイン電極4が、コンタクト電極22〜25(図1参照)を介して、それぞれ複数の上記JFETのソース領域9同士、ゲート領域11同士およびドレイン領域10同士を接続するように形成される。これにより、複数個のJFETが、ソース領域9同士を接続するソース電極2と、ドレイン領域10同士を接続するドレイン電極4と、ゲート領域11同士を接続するゲート電極3とにより並列に接続される。
次に、基板5の裏面側に位置するn型層12の下部表面上に、裏面コンタクト電極27を形成する。この裏面コンタクト電極はショットキー電極である。また、この裏面コンタクト電極27の下部表面上に裏面電極28を形成する。
その後、後処理工程(S60)を実施する。具体的には、基板5を所定のダイシングラインで切断することで、ここの半導体装置1を分離する。このようにして、図1に示す半導体装置1を得ることができる。
(実施の形態2)
図4は、本発明に従った半導体装置の断面模式図である。図5は、図4に示した半導体装置を用いた昇圧型DC−DCコンバータの回路図である。図4および図5を参照して、本発明による半導体装置の実施の形態2を説明する。
図4は、本発明に従った半導体装置の断面模式図である。図5は、図4に示した半導体装置を用いた昇圧型DC−DCコンバータの回路図である。図4および図5を参照して、本発明による半導体装置の実施の形態2を説明する。
図4に示す半導体装置1は、基本的には図1に示した半導体装置1と同様の構成を備えるが、ショットキーバリアダイオードの形成位置が図1に示した半導体装置1とは異なっている。すなわち、図4に示した半導体装置1では、図1における凹部18に代えて、ドレイン領域10に隣接する位置に、基板5の上部表面を露出させる凹部19が形成されている。そして、凹部19の底壁には、基板5の上部表面と接触するようにショットキー電極であるコンタクト電極37が形成されている。このコンタクト電極37はドレイン電極4と電気的に接続されている。
また、基板5の裏面側には、基板5とオーミック接続された裏面コンタクト電極38が形成されている。
このような構成の半導体装置1では、ソース領域9、ゲート領域11およびドレイン領域10などによって横型トランジスタとしてのJFETが構成されるとともに、コンタクト電極37と基板5との接合部において整流素子構造としてのSBDが構成される。
図4に示した半導体装置を用いて昇圧型DC−DCコンバータを構成する場合、図5に示すような構成となる。図5に示すコンバータでは、電源30にチョークコイル33を介して半導体装置1のドレイン電極4を接続する。そして、電源30には半導体装置1のソース電極2も接続する。そして、半導体装置1の裏面コンタクト電極38はコンデンサ34に接続される。半導体装置1のJFET31は、電源30に対してコンデンサ34および負荷35と並列に接続される。
このように、本発明による半導体装置1を用いれば、1つの半導体装置1によりJFET31と整流素子32とを実現できるため、コンバータを構成する部材の数を低減でき、コンバータ自体のコンパクト化も可能となる。
次に、図4に示した半導体装置の製造方法を説明する。図4に示した半導体装置1の製造方法は、基本的には図3に示した半導体装置の製造方法と同様である。具体的には、以下のような工程を用いることができる。
まず、図3に示す製造方法と同様に、基板準備工程(S10)を実施する。
次に、成膜工程(S20)を実施する。具体的な条件は図3に示した製造方法における工程(S20)と同様の条件を用いることができる。この結果、工程(S10)で準備した基板5の主表面上に、上述した第1のp型層6、n型層7、第2のp型層8を、たとえばエピタキシャル成長法を用いて形成する。
次に、成膜工程(S20)を実施する。具体的な条件は図3に示した製造方法における工程(S20)と同様の条件を用いることができる。この結果、工程(S10)で準備した基板5の主表面上に、上述した第1のp型層6、n型層7、第2のp型層8を、たとえばエピタキシャル成長法を用いて形成する。
次に、エッチング工程(S30)を実施する。具体的には、第2のp型層8の上部表面から第2のp型層8を貫通してn型層7に至る、あるいはさらにn型層7、第1のp型層6を貫通して基板5を露出させるように、ソース領域9と隣接する凹部およびドレイン領域10と隣接する凹部19がエッチングにより形成される。
次に、注入工程(S40)を実施する。この工程(S40)では、高濃度のn型不純物を含む領域であるソース領域9およびドレイン領域10が形成される。具体的な条件は、図3に示した製造方法における工程(S40)での条件と同様の条件を用いることができる。
次に、高濃度のp型不純物を含む領域であるゲート領域11および電位保持領域15が形成される。具体的な条件は、図3に示した製造方法における工程(S40)での条件と同様の条件を用いることができる。
次に、活性化アニール処理が実施される。この活性化アニール処理では、先の工程で用いられたレジスト膜が除去された後、上述のようにイオン注入が実施された第2のp型層8、n型層7および第1のp型層6が加熱されることにより、上記イオン注入によって導入された不純物を活性化させる。活性化アニールの条件も、実施の形態1における条件と同様とすることができる。
次に、絶縁膜形成工程が実施される。この工程では、上述のように所望のイオン注入層を含む第2のp型層8、n型層7および第1のp型層6が形成されたn型の基板が熱酸化される。これにより、二酸化珪素(SiO2)からなる酸化膜である絶縁膜16(図4参照)が、第2のp型層8の上部表面および凹部19の側壁を覆うように形成される。
次に、電極形成工程(S50)が実施される。具体的には、まずコンタクト電極形成工程を実施する。この工程では、ソース領域9、ゲート領域11、ドレイン領域10および電位保持領域15のそれぞれの上部表面に接触するように、たとえばNiSiからなるコンタクト電極22〜25が形成される。具体的な方法は実施の形態1と同様である。これにより、ソース領域9、ゲート領域11、ドレイン領域10、電位保持領域15にオーミック接触可能なNiSiからなるコンタクト電極22〜25が形成される。
さらに、凹部19の底部にて、基板5に接触するようにショットキー電極であるコンタクト電極37を形成する。
次に、ソース領域9、電位保持領域15および基板5上のコンタクト電極22、25の上部表面に接触するソース電極2、ゲート領域11上のコンタクト電極23の上部表面に接触するゲート電極3、およびドレイン領域10上のコンタクト電極24およびコンタクト電極37の上部表面に接触するドレイン電極4を形成する。ソース電極2、ゲート電極3およびドレイン電極4の形成方法は、基本的に実施の形態1における製造方法と同様である。
ここで、工程(S10)において準備された基板5上に、工程(S20)〜(S40)においては、上述のようにソース電極2、ゲート電極3およびドレイン電極4が、コンタクト電極22〜25(図1参照)を介して、それぞれ複数の上記JFETのソース領域9同士、ゲート領域11同士およびドレイン領域10同士を接続するように形成される。これにより、複数個のJFETが、ソース領域9同士を接続するソース電極2と、ドレイン領域10同士を接続するドレイン電極4と、ゲート領域11同士を接続するゲート電極3とにより並列に接続される。
次に、基板5の裏面側に、裏面コンタクト電極38を形成する。この裏面コンタクト電極はオーミック電極である。また、この裏面コンタクト電極38の下部表面上に裏面電極28を形成する。
その後、後処理工程(S60)を実施する。具体的には、基板5を所定のダイシングラインで切断することで、ここの半導体装置1を分離する。このようにして、図4に示す半導体装置1を得ることができる。
なお、上述した基板5の材料としては、ダイヤモンドや窒化物半導体(たとえばGaN、AlNなど)といったワイドバンドギャップ半導体を用いてもよい。
(実施例1)
図4に示した構成の半導体装置を試料として形成した。具体的には、基板5として4H−SiCからなる(0001)8°off基板を用いた。当該基板5の裏面側にn型層12として、窒素(N)をドープしたSiCエピタキシャル層を形成した。n型層12の厚みは3μmであり、窒素の濃度は1E17cm−3とした。また、基板5の表面上に位置する第1のp型層6として、アルミニウム(Al)をドープしたSiCエピタキシャル層を形成した。第1のp型層6の厚みは8μmであり、アルミニウムの濃度は1.5E16cm−3とした。また、n型層7として、窒素(N)をドープしたSiCエピタキシャル層を形成した。n型層7の厚みは0.5μmであり、窒素の濃度は2E17cm−3とした。また、第2のp型層8として、アルミニウム(Al)をドープしたSiCエピタキシャル層を形成した。第2のp型層8の厚みは0.25μmであり、アルミニウムの濃度は2E17cm−3とした。絶縁膜16として、シリコン酸化膜(SiO2)を形成した。絶縁膜16の厚みは0.1μmとした。ソース領域9およびドレイン領域10は、リン(P)をイオン注入することで形成した。当該イオン注入におけるドーズ量は1.1E14cm−2とした。ゲート領域11は、アルミニウムをイオン注入することで形成した。当該イオン注入におけるドーズ量は1.1E14cm−2とした。また、コンタクト電極37として、ニッケル(Ni)からなる膜を形成した。当該コンタクト電極37の厚みは0.1μmとした。さらに、裏面コンタクト電極38として、ニッケル(Ni)からなる膜を形成した。当該裏面コンタクト電極38の厚みは0.3μmとした。また、ソース電極2、ゲート電極3、ドレイン電極4として、それぞれアルミニウムからなる厚みが3μmの膜を形成した。
図4に示した構成の半導体装置を試料として形成した。具体的には、基板5として4H−SiCからなる(0001)8°off基板を用いた。当該基板5の裏面側にn型層12として、窒素(N)をドープしたSiCエピタキシャル層を形成した。n型層12の厚みは3μmであり、窒素の濃度は1E17cm−3とした。また、基板5の表面上に位置する第1のp型層6として、アルミニウム(Al)をドープしたSiCエピタキシャル層を形成した。第1のp型層6の厚みは8μmであり、アルミニウムの濃度は1.5E16cm−3とした。また、n型層7として、窒素(N)をドープしたSiCエピタキシャル層を形成した。n型層7の厚みは0.5μmであり、窒素の濃度は2E17cm−3とした。また、第2のp型層8として、アルミニウム(Al)をドープしたSiCエピタキシャル層を形成した。第2のp型層8の厚みは0.25μmであり、アルミニウムの濃度は2E17cm−3とした。絶縁膜16として、シリコン酸化膜(SiO2)を形成した。絶縁膜16の厚みは0.1μmとした。ソース領域9およびドレイン領域10は、リン(P)をイオン注入することで形成した。当該イオン注入におけるドーズ量は1.1E14cm−2とした。ゲート領域11は、アルミニウムをイオン注入することで形成した。当該イオン注入におけるドーズ量は1.1E14cm−2とした。また、コンタクト電極37として、ニッケル(Ni)からなる膜を形成した。当該コンタクト電極37の厚みは0.1μmとした。さらに、裏面コンタクト電極38として、ニッケル(Ni)からなる膜を形成した。当該裏面コンタクト電極38の厚みは0.3μmとした。また、ソース電極2、ゲート電極3、ドレイン電極4として、それぞれアルミニウムからなる厚みが3μmの膜を形成した。
そして、ゲート電極3に−8Vの電位を印加しているときに、ソース領域とドレイン領域との間には550Vの耐圧があることを確認した。
また、ゲート電極3に+2Vの電位を印加したとき、ソース領域とドレイン領域間での抵抗値は1Ωであった。
また、上記半導体装置について裏面の裏面コンタクト電極38を接地した場合、ドレイン電極4は−450Vまでの耐電圧値を示した。これは、ドレイン電極4と裏面コンタクト電極38との間でダイオード特性を示している(SBDが動作している)と考えられる。
なお、ソース電極2と裏面コンタクト電極38間は、+側および−側のいずれも500V以上の耐電圧値を示した。
本発明は、横型トランジスタと整流素子とを同時に用いるような回路に適用される半導体装置、特に電流制御回路などに有利に適用される。
1 半導体装置、2 ソース電極、3 ゲート電極、4 ドレイン電極、5 基板、6 第1のp型層、7,12 n型層、8 第2のp型層、9 ソース領域、10 ドレイン領域、11 ゲート領域、15 電位保持領域、16 絶縁膜、17〜19 凹部、22〜26 コンタクト電極、27,38 裏面コンタクト電極、28 裏面電極、30 電源、32 整流素子、33 チョークコイル、34 コンデンサ、35 負荷、37 コンタクト電極。
Claims (3)
- 半導体基板と、
前記半導体基板の表面側に形成され、ソースおよびドレイン領域の間で前記半導体基板の表面に沿った方向に電流を流す横型トランジスタとを備え、
前記横型トランジスタは、前記ソースおよびドレイン領域のいずれか一方と接続された表面側電極を含み、さらに、
前記半導体基板の前記表面と反対側の裏面側に形成された裏面側電極と、
前記表面側電極と前記裏面側電極との間に形成された整流素子構造とを備える、半導体装置。 - 前記半導体基板を構成する材料は、ダイヤモンド、炭化珪素、および窒化物半導体からなる群から選択される1つである、請求項1に記載の半導体装置。
- 前記半導体基板を構成する材料が炭化珪素であり、
前記横型トランジスタはJFETである、請求項1に記載の半導体装置。
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-
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