JP2009212458A - 半導体装置、電子機器およびそれらの製造方法 - Google Patents

Abstract

【課題】コンパクト化が可能な半導体装置および当該半導体装置を用いた電子機器を提供する。
【解決手段】半導体装置１は、基板５と、基板５の主表面上に形成され、基板５の表面に沿った方向に電流を流すためのソースおよびドレイン領域９、１０と、ソースおよびドレイン領域９、１０の少なくともいずれか一方に電気的に接続されたソース電極２またはドレイン電極４とを備える。ソース電極２またはドレイン電極４はソースおよびドレイン領域９、１０のいずれか一方上から基板５の端面上にまで延在している。
【選択図】図２

Description

この発明は、半導体装置、電子機器およびそれらの製造方法に関し、より特定的には、半導体基板表面上に電極が形成された半導体装置、電子機器およびそれらの製造方法に関する。

従来、半導体基板の表面上に電極が形成された半導体装置として、たとえば基板の表面に沿った方向に流れる電流を制御する横型のデバイスが知られている。このような横型のデバイスとして、たとえばＲＥＳＵＲＦ−ＪＦＥＴが知られている（特開２００３−６８７６２号公報：以下、特許文献１と呼ぶ）。

特許文献１に示されたＲＥＦＵＲＦ−ＪＦＥＴのような横型デバイスでは、電流経路に基板抵抗を含まず、また、半導体内部をチャネルに活用することから、縦型ＭＯＳＦＥＴなどの縦型デバイスで問題となっている界面準位密度の影響を受けず、半導体基板を構成する材料（たとえばＳｉＣなど）の材料固有のキャリア移動度をほぼそのままチャネル移動度とすることができる利点を有するとされている。
特開２００３−６８７６２号公報

しかし、上述した従来の半導体装置（特に横型デバイス）においては、電流制御部以外に、制御する電流を供給するための電極を半導体基板の表面上に形成しなければならず、デバイスの占有面積が縦型のデバイスに比べて大きくなるという問題があった。以下、図１２を参照して具体的に説明する。

図１２は、従来の横型デバイスであるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）が複数個、並列に接続された従来の半導体装置の構成を示す斜視模式図である。図１２を参照して、従来の半導体装置１０１では、電子が供給されるソース領域と、電子が取り出されるドレイン領域と、ソース領域とドレイン領域との間に配置され、ソース領域とドレイン領域との間を電気的に接続および遮断するゲート領域とを有する半導体素子としてのＪＦＥＴを複数個備えている。そして、上記ソース領域、ゲート領域およびドレイン領域にはそれぞれコンタクト電極が形成され、当該コンタクト電極の上部表面に接触するように、ソース電極１０２、ゲート電極１０３およびドレイン電極１０４がそれぞれ形成されている。図１２に示すように、従来の半導体装置では、基板の表面側においてゲート電極１０３やドレイン電極１０４が大きな領域を占有している。この結果、デバイス（半導体装置）のサイズが大きくなる。このような問題は、たとえばシリコンなど比較的安価な材料からなる半導体基板を用いる場合には大きな問題とはならない。しかし、半導体基板の材料として比較的高価な材料（たとえばＳｉＣなど）を用いた場合には、半導体装置の製造コストの増大の一因となる。

この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、コンパクト化が可能な半導体装置、当該半導体装置を用いた電子機器およびそれらの製造方法を提供することである。

この発明に従った半導体装置は、半導体基板と、半導体基板の主表面上に形成され、半導体基板の表面に沿った方向に電流を流すためのソースおよびドレイン領域と、ソースおよびドレイン領域の少なくともいずれか一方に電気的に接続された電極とを備える。電極はソースおよびドレイン領域のいずれか一方上から半導体基板の端面上にまで延在している。

このように、半導体基板の端面上に電極を延在させることにより、当該電極が半導体基板の主表面のみに形成される場合にくらべて、半導体装置を構成するために必要な半導体基板の面積を小さくできる。この結果、半導体装置の小型化を図ることができる。

上記半導体装置において、ソース領域およびドレイン領域の間を流れる電流は半導体基板の表面に平行に流れてもよい。この場合、半導体装置はいわゆる横型デバイスであり、半導体基板の主表面上に電極が配置されることから、本発明が特に有効である。

上記半導体装置において、半導体基板の端面上においては、電極と半導体基板との間に絶縁膜が形成されていてもよい。この場合、電極と半導体基板の端面との間を電気的に絶縁することができるので、半導体装置における電極の配置の自由度を大きくすることができる。

上記半導体装置において、半導体基板を構成する材料はダイヤモンド、炭化珪素および窒化物半導体からなる群から選択される１つであってもよい。この場合、半導体基板の材料として比較的価格の高い材料を用いることになり、本発明の半導体基板の必要サイズを小さくするということが製造コストの増大を抑制することに特に効果的である。

上記半導体装置において、端面は、半導体基板に形成された溝の側壁であってもよく、当該溝はダイシング加工により形成されていてもよい。この場合、半導体基板における端面を容易に形成することができる。

上記半導体装置において、端面は、半導体基板に形成された溝の側壁であってもよく、当該溝はレーザ加工により形成されていてもよい。この場合、半導体基板における端面をレーザ加工により容易に形成することができる。

上記半導体装置において、電極は外部からの電流を供給するための電極であってもよい。この場合、半導体装置においては電流を供給するための電極にはある程度の面積が必要であることから、当該電極に対して本発明を適用すれば、半導体基板の小型化により寄与することができる。

この発明に従った電子機器は、表面に導電層が形成されているベース基板と、上記半導体装置と、導電体とを備える。半導体装置は、ベース基板の表面上に配置される。導電体は、半導体装置において半導体基板の端面上にまで延在している電極と導電層とを接続する。このようにすれば、当該半導体装置とベース基板との電気的な接続を行なうためにワイヤボンディングを用いる場合のように、ボンディング用の電極（ボンディングパッド）を半導体装置の上部表面に形成する必要が無い。このため、半導体装置および電子機器の小型化を図ることができる。

この発明に従った半導体装置の製造方法では、主表面にソースおよびドレイン領域が形成された半導体基板を準備する工程を実施する。ソースおよびドレイン領域のいずれか１方上から半導体基板の端面上にまで延在する電極を形成する工程を実施する。このようにすれば、本発明による半導体装置を容易に得ることができる。

この発明に従った電子機器の製造方法では、表面に導電層が形成されているベース基板を準備する工程を実施する。上記半導体装置の製造方法を用いて半導体装置を準備する工程を実施する。半導体装置における半導体基板の端面上に延在する電極と、ベース基板の導電層とを、導電体により接続する工程を実施する。このようにすれば、本発明による電子機器を容易に得ることができる。

本発明によれば、半導体基板の端面上にも電極を延在させることにより、半導体基板の主表面上側のみに電極が形成される場合より半導体装置および当該半導体装置を用いた電子機器のサイズを小型化することができる。このため、半導体装置の形成に必要な半導体基板のサイズを小さくすることができる。

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

（実施の形態１）
図１は、本発明に従った半導体装置である横型デバイスであるＪＦＥＴの斜視模式図である。図２は、図１の線分ＩＩ−ＩＩにおける断面模式図である。図１および図２を参照して、本発明による半導体装置の実施の形態１を説明する。

図１および図２を参照して、半導体装置１は、電子が供給されるｎ^＋領域であるソース領域９と、電子が取り出されるｎ^＋領域であるドレイン領域１０と、ソース領域９とドレイン領域１０との間に配置され、ソース領域９とドレイン領域１０との間を電気的に接続および遮断する、ｐ^＋領域であるゲート領域１１とを有する半導体素子としてのＪＦＥＴを複数個備えている。なお、上述したｎ^＋領域とは、導電型がｎ型の導電性不純物を相対的に多く導入した領域を意味する。また、上述したｐ^＋領域とは、導電型がｐ型の導電性不純物を相対的に多く導入した領域を意味する。

図２を参照して、ＪＦＥＴは、ＳｉＣからなり、導電型がｎ型である基板５と、基板５上に形成されたｐ⁻層である第１のｐ型層６と、第１のｐ型層６上に形成されたｎ型層７と、ｎ型層７上に形成された第２のｐ型層８とを備えている。ここで、第１および第２のｐ型層６、８は導電型がｐ型であるＳｉＣからなる層であり、ｎ型層７は導電型がｎ型であるＳｉＣからなる層である。

第２のｐ型層８およびｎ型層７には、ｎ型層７よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含むソース領域９およびドレイン領域１０が形成されるとともに、ソース領域９およびドレイン領域１０に挟まれるように、第１のｐ型層６および第２のｐ型層８よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含むゲート領域１１が形成されている。すなわち、ソース領域９、ゲート領域１１およびドレイン領域１０は、それぞれ第２のｐ型層８を貫通してｎ型層７に至るように形成されている。また、ソース領域９、ゲート領域１１およびドレイン領域１０の底部は、第１のｐ型層６の上部表面（第１のｐ型層６とｎ型層７との境界部）から間隔を隔てて配置されている。

また、ソース領域９から見てゲート領域１１とは反対側には、第２のｐ型層８の上部表面（ｎ型層７の側とは反対側の主面）から第２のｐ型層８を貫通してｎ型層７に至るように、凹部が形成されている。つまり、凹部の底壁は、第１のｐ型層６とｎ型層７との界面から間隔を隔て、ｎ型層７の内部に位置している。さらに、凹部の底壁からｎ型層７を貫通し、第１のｐ型層６に至るように、第１のｐ型層６および第２のｐ型層８よりも高濃度のｐ型不純物を含むｐ^＋領域である電位保持領域１５が形成されている。この電位保持領域１５の底部は、基板５の上部表面（基板５と第１のｐ型層６との境界部）から間隔を隔てて配置されている。

さらに、ソース領域９、ゲート領域１１、ドレイン領域１０および電位保持領域１５のそれぞれの上部表面に接触するように、コンタクト電極２２〜２５が形成されている。コンタクト電極２２〜２５は、ソース領域９、ゲート領域１１、ドレイン領域１０および電位保持領域１５とオーミック接触可能な材料、たとえばＮｉＳｉ（ニッケルシリサイド）からなっていてもよい。

そして、隣接するコンタクト電極２２〜２５同士の間には、たとえば酸化膜からなる絶縁膜１６が形成されている。より具体的には、絶縁膜１６が、第２のｐ型層８の上部表面、凹部の底壁および凹部の側壁において、コンタクト電極２２〜２５が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うコンタクト電極２２〜２５同士の間が絶縁されている。また、コンタクト電極２４の外側には、第２のｐ型層８の上部表面から、第２のｐ型層８、ｎ型層７、第１のｐ型層６、基板５の側壁にまで延在する絶縁膜側面延在部１７が形成されている。

ソース領域９、ゲート領域１１およびドレイン領域１０上のコンタクト電極２２〜２４の上部表面に接触するように、ソース電極２、ゲート電極３およびドレイン電極４がそれぞれ形成されている。これにより、ソース電極２、ゲート電極３およびドレイン電極４は、コンタクト電極２２〜２４を介して、それぞれソース領域９、ゲート領域１１およびドレイン領域１０と電気的に接続されている。また、ソース電極２は、電位保持領域１５上のコンタクト電極２５の上部表面にも接触し、コンタクト電極２５を介して電位保持領域１５とも電気的に接続されている。つまり、ソース電極２は、ソース領域９上のコンタクト電極２２の上部表面上から電位保持領域１５上のコンタクト電極２５の上部表面上にまで延在するように形成されている。これにより、電位保持領域１５上のコンタクト電極２５は、ソース領域９上のコンタクト電極２２と同電位に保持されている。ソース電極２、ゲート電極３およびドレイン電極４は、たとえばアルミニウム（Ａｌ）などの導電体から構成されている。このソース電極２、ゲート電極３およびドレイン電極４は、図１および図２を参照して、ＪＦＥＴが並ぶ方向に延在することにより、コンタクト電極２２〜２４を介して、それぞれ上記複数のＪＦＥＴソース領域９同士、ゲート領域１１同士およびドレイン領域１０同士を電気的に接続している。つまり、上記複数個のＪＦＥＴは、ソース領域９同士を接続するソース電極２と、ドレイン領域１０同士を接続するドレイン電極４と、ゲート領域１１同士を接続するゲート電極３とにより並列に接続されている。

そして、ソース電極２は、基板５、第１のｐ型層６およびｎ型層７の側壁上に延在する側面ソース電極部１２を含む。また、ドレイン電極４は、絶縁膜側面延在部１７上に延在する側面ドレイン電極部１４を含む。当該側面ドレイン電極部１４は、絶縁膜側面延在部１７を介して基板５、第１のｐ型層６、ｎ型層７および第２のｐ型層８の側壁上に延在する。

次に、半導体装置１の動作について説明する。図１および図２を参照して、ゲート電極３に印加される電圧が０Ｖの状態では、ｎ型層７において、ゲート領域１１とドレイン領域１０とで挟まれた領域および当該挟まれた領域と第１のｐ型層６とで挟まれた領域（ドリフト領域）、ならびにゲート領域１１と第１のｐ型層６とで挟まれた領域（チャネル領域）は空乏化されておらず、ソース領域９とドレイン領域１０とはｎ型層７を介して電気的に接続された状態となっている。そのため、ソース領域９からドレイン領域１０に向かって電子が移動することにより電流が流れる。

一方、ゲート電極３に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、ソース領域９とドレイン領域１０とは電気的に遮断された状態となる。そのため、ソース領域９からドレイン領域１０に向かって電子が移動することができず、電流は流れない。

上述した本発明による半導体装置１の特徴的な構成を要約すると、半導体装置１は、半導体基板としての基板５と、基板５の主表面上に形成され、基板５の表面に沿った方向に電流を流すためのソース領域９およびドレイン領域１０と、ソースおよびドレイン領域９、１０の少なくともいずれか一方に電気的に接続された電極としてのソース電極２およびドレイン電極４とを備える。ソース電極２およびドレイン電極４は、ソースおよびドレイン領域９、１０のいずれか一方上から基板５の端面上にまで延在している（つまりソース電極２およびドレイン電極４は、側面ソース電極部１２または側面ドレイン電極部１４を含む）。

このように、基板５の端面上にソース電極２またはドレイン電極４を延在させることにより、ソース電極２およびドレイン電極４が基板５の主表面側のみに形成される場合にくらべて、半導体装置１を構成するために必要な基板５の面積を小さくできる。この結果、半導体装置１の小型化を図ることができる。具体的には、図１２に示した従来の半導体装置では、基板の主表面側での面積の６０％をソース電極２およびドレイン電極４が占めているが、本発明による半導体装置１では基板５の主表面側でのソース電極２およびドレイン電極４の占める割合を３０％以下とすることが可能になる。

上記半導体装置１において、ソース領域９およびドレイン領域１０の間を流れる電流は基板５の表面に平行に流れる。つまり、図１および図２に示した半導体装置１はいわゆる横型デバイスであり、基板５の主表面上にソース電極２およびドレイン電極４が配置されることから、本発明が特に有効である。

上記半導体装置１において、基板５の端面上においては、側面ドレイン電極部１４と基板５との間に絶縁膜としての絶縁膜側面延在部１７が形成されている。この場合、側面ドレイン電極部１４と基板５の端面との間を電気的に絶縁することができるので、半導体装置１における側面ドレイン電極部１４の配置の自由度を大きくすることができる。

上記半導体装置１において、基板５を構成する材料はダイヤモンド、炭化珪素（ＳｉＣ）および窒化物半導体（たとえばＧａＮ、ＡｌＮなど）からなる群から選択される１つであってもよい。この場合、基板５の材料として比較的価格の高い材料を用いることになり、本発明の基板５の必要サイズを小さくするということが半導体装置１の製造コストの増大を抑制することに特に効果的である。

上記半導体装置１において、端面は、基板５に形成された溝の側壁であってもよく、当該溝はダイシング加工により形成されていてもよい。この場合、基板５における端面を容易に形成することができる。

上記半導体装置１において、端面は、基板５に形成された溝の側壁であってもよく、当該溝はレーザ加工により形成されていてもよい。この場合、基板５における端面をレーザ加工により容易に形成することができる。

上記半導体装置１において、ソース電極２は外部からの電流を供給するための電極である。この場合、半導体装置１においては電流を供給するためのソース電極２にはある程度の面積が必要であることから、当該ソース電極２に対して本発明を適用すれば、基板５の小型化により寄与することができる。

図３は、図１および図２に示した半導体装置の製造方法を示すフローチャートである。図４〜図６は、図３に示した半導体装置の製造方法を説明するための模式図である。図３〜図６を参照して、図１および図２に示した半導体装置の製造方法を説明する。

まず、図３に示すように基板準備工程（Ｓ１０）を実施する。具体的には、高濃度のｎ型不純物を含むｎ型のＳｉＣからなる基板５を準備する。基板５の厚みは例えば４００μｍとすることができる。

次に、成膜工程（Ｓ２０）を実施する。具体的には、工程（Ｓ１０）で準備した基板５の主表面上に、上述した第１のｐ型層６、ｎ型層７、第２のｐ型層８を、たとえばエピタキシャル成長法を用いて形成する。このようにして、図４に示すように、基板５の主表面上にエピタキシャル成長層３０が形成された構造を得る。なお、気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ_４）ガスおよびプロパン（Ｃ_３Ｈ_８）ガスを用い、キャリアガスとして水素（Ｈ_２）ガスを採用することができる。また、ｐ型層を形成するためのｐ型不純物源としては、たとえばジボラン（Ｂ_２Ｈ_６）やトリメチルアルミニウム（ＴＭＡ）を、ｎ型層を形成するためのｎ型不純物としては、たとえば窒素（Ｎ_２）を採用することができる。

次に、第２のｐ型層８の上部表面から第２のｐ型層８を貫通してｎ型層７に至るように、凹部が形成される。凹部の形成は、たとえば所望の凹部の形成位置に開口を有するマスク層を第２のｐ型層８の上部表面上に形成した後、ＳＦ_６ガスを用いたドライエッチングにより実施することができる。

次に、注入工程（Ｓ３０）を実施する。この工程（Ｓ３０）では、高濃度のｎ型不純物を含む領域であるソース領域９およびドレイン領域１０が形成される。具体的には、第２のｐ型層８の上部表面上および凹部の内壁にレジストが塗布された後、露光および現像が行なわれ、所望のソース領域９およびドレイン領域１０の形状に応じた領域に開口を有するレジスト膜を形成する。そして、このレジスト膜をマスクとして用いて、Ｐ（リン）、Ｎ（窒素）などのｎ型不純物がイオン注入により第２のｐ型層８およびｎ型層７に導入される。これにより、ソース領域９およびドレイン領域１０が形成される。

次に、高濃度のｐ型不純物を含む領域であるゲート領域１１および電位保持領域１５が形成される。具体的には、上述したソース領域９およびドレイン領域１０の形成方法と同様の手順で所望のゲート領域１１および電位保持領域１５の形状に応じた領域に開口を有するレジスト膜を形成する。そして、このレジスト膜をマスクとして用いて、Ａｌ、Ｂ（ホウ素）などのｐ型不純物がイオン注入により第２のｐ型層８、ｎ型層７および第１のｐ型層６に導入される。これにより、ゲート領域１１および電位保持領域１５が形成される。

次に、活性化アニール処理が実施される。この活性化アニール処理では、先の工程で用いられたレジスト膜が除去された後、上述のようにイオン注入が実施された第２のｐ型層８、ｎ型層７および第１のｐ型層６が加熱されることにより、上記イオン注入によって導入された不純物を活性化させる。活性化アニールは、たとえばアルゴンガス雰囲気中において、１７００℃程度の温度に３０分間程度保持する熱処理を実施することにより行なうことができる。

次に、絶縁膜形成工程が実施される。この工程では、上述のように所望のイオン注入層を含む第２のｐ型層８、ｎ型層７および第１のｐ型層６が形成されたｎ型の基板が熱酸化される。これにより、二酸化珪素（ＳｉＯ_２）からなる酸化膜からなる絶縁膜１６（図２参照）が、第２のｐ型層８の上部表面および凹部の内壁を覆うように形成される。

次に、上面電極形成工程（Ｓ４０）が実施される。具体的には、まずコンタクト電極形成工程を実施する。この工程では、ソース領域９、ゲート領域１１、ドレイン領域１０および電位保持領域１５のそれぞれの上部表面に接触するように、たとえばＮｉＳｉからなるコンタクト電極２２〜２５が形成される。具体的には、まず、フォトリソグラフィ法を用いて所望のコンタクト電極２２〜２５の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、ソース領域９、ゲート領域１１、ドレイン領域１０および電位保持領域１５上の絶縁膜が除去される。

その後、たとえばＮｉ（ニッケル）が蒸着されることにより、絶縁膜から露出したソース領域９、ゲート領域１１、ドレイン領域１０および電位保持領域１５上、およびレジスト膜上にニッケル層が形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のニッケル層が除去（リフトオフ）されて、絶縁膜１６から露出したソース領域９、ゲート領域１１、ドレイン領域１０および電位保持領域１５上にニッケル層が残存する。そして、たとえば１０００℃程度に加熱する熱処理が実施されることにより、ニッケル層がシリサイド化する。これにより、ソース領域９、ゲート領域１１、ドレイン領域１０および電位保持領域１５にオーミック接触可能なＮｉＳｉからなるコンタクト電極２２〜２５が形成される。

次に、ソース領域９および電位保持領域１５上のコンタクト電極２２、２５の上部表面に接触するソース電極２、ゲート領域１１上のコンタクト電極２３の上部表面に接触するゲート電極３、およびドレイン領域１０上のコンタクト電極２４の上部表面に接触するドレイン電極４を形成する。ソース電極２、ゲート電極３およびドレイン電極４は、たとえばソース電極２、ゲート電極３およびドレイン電極４を形成すべき所望の領域に開口を有するレジスト膜を形成し、Ａｌを蒸着した後、レジスト膜とともにレジスト膜上のＡｌを除去すること（リフトオフ）により形成することができる。

ここで、工程（Ｓ１０）において準備された基板５上に、工程（Ｓ２０）〜（Ｓ４０）においては、上記ＪＦＥＴの構造が複数個並べて形成されたデバイス領域３２（図５参照）が形成される。そして、上述のようにソース電極２、ゲート電極３およびドレイン電極４が、コンタクト電極２２〜２５（図２参照）を介して、それぞれ複数の上記ＪＦＥＴのソース領域９同士、ゲート領域１１同士およびドレイン領域１０同士を接続するように形成される。これにより、複数個のＪＦＥＴが、ソース領域９同士を接続するソース電極２と、ドレイン領域１０同士を接続するドレイン電極４と、ゲート領域１１同士を接続するゲート電極３とにより並列に接続される。

このようにして、基板５上には、図５に示すように、図１に示した半導体装置１となるべきデバイス領域３２が複数個形成される。これらのデバイス領域３２の間には、図５に示すようにダイシングを行なう切断位置であるダイシングライン３１が配置される。

上述した工程（Ｓ１０）〜（Ｓ４０）が、主表面にソースおよびドレイン領域９、１０が形成された半導体基板としての基板５を準備する工程に対応する。

次に、第１ダイシング工程（Ｓ５０）を実施する。具体的には、図５に示したダイシングライン３１に沿って基板５およびエピタキシャル成長層３０をダイシングソーなどにより切断する。

次に、側面ソース電極形成工程（Ｓ６０）を実施する。具体的には、上記工程（Ｓ５０）においてダイシングライン３１に沿って切断した基板５とエピタキシャル成長層３０との切断片を、図６に示すように、個々の切断片におけるソース電極側端面３３とドレイン電極側端面３４とが同じ側に位置するように整列して積層配置した集合体３５を準備する。この状態で、ソース電極側端面上に、側面ソース電極部１２を形成する。形成方法としては、たとえばフォトリソグラフィ法を用いて、側面ソース電極部１２が形成されるべき領域に開口部を有するレジスト膜を形成し、当該レジスト膜上からアルミニウム膜などを蒸着する。この後、レジスト膜を除去（リフトオフ）することにより、側面ソース電極部１２を複数個同時に形成することができる。

次に、側面ドレイン電極形成工程（Ｓ７０）を実施する。具体的には、上述した集合体３５のドレイン電極側端面３４に対して、先に絶縁膜側面延在部１７（図２参照）を形成してから、上記側面ソース電極形成工程（Ｓ６０）と同様の工程を実施することにより、側面ドレイン電極部１４を形成する。

上述した工程（Ｓ６０）、工程（Ｓ７０）が、ソースおよびドレイン領域のいずれか１方上から半導体基板の端面上にまで延在する電極を形成する工程に対応する。

その後、後処理工程（Ｓ８０）を実施する。具体的には、上記集合体３５を、さらに個々の基板５の積層方向と垂直な方向に沿って切断することで、個々の半導体装置に分離する。このようにして、図１および図２に示す半導体装置１を得ることができる。

（実施の形態２）
図７は、本発明に従った電子機器の斜視模式図である。図８は、図７の線分ＶＩＩＩ−ＶＩＩＩにおける断面模式図である。図７および図８を参照して、本発明による電子機器の実施の形態２を説明する。

図７および図８を参照して、本発明に従った電子機器は、表面に導電層としてのソース用電極部４２およびドレイン用電極部４４が形成されているベース基板４１と、半導体装置１と、導電体としての接続用導電体４６とを備える。半導体装置１は、基本的に図１および図２に示した半導体装置１と同様の構成を備え、ベース基板４１の表面上に配置される。接続用導電体４６は、半導体装置１において半導体基板としての基板５の端面上にまで延在している電極である側面ソース電極部１２および側面ドレイン電極部１４と、ソース用電極部４２およびドレイン用電極部４４とをそれぞれ接続する。また、半導体装置１の裏面は、ベース基板４１の表面に接続部材４７により接続固定されている。この接続部材４７としては、たとえば接着剤などを用いてもよい。また、半導体装置１のゲート電極３は、ベース基板４１の表面に形成されたゲート用電極４３と接続線４５により接続されている。

上記のような構成の電子機器によれば、当該半導体装置１のソース電極２やドレイン電極４とベース基板４１との電気的な接続を行なうためにワイヤボンディングを用いる場合のように、ボンディング用の電極（ボンディングパッド）を半導体装置１の上部表面に形成する必要が無い。このため、半導体装置１および電子機器の小型化を図ることができる。

上述した図７および図８に示した電子機器は、以下のような方法により形成することができる。まず、表面に導電層としてのソース用電極部４２、ドレイン用電極部４４が形成されているベース基板４１を準備する工程を実施する。次に、実施の形態１で説明した上記半導体装置の製造方法を用いて半導体装置１を準備する工程を実施する。半導体装置１における基板５の端面上に延在する電極としての側面ソース電極部１２と側面ドレイン電極部１４と、ベース基板４１の導電層（ソース用電極部４２、ドレイン用電極部４４）とを、導電体としての接続部材４７により接続する工程を実施する。接続部材としては、半田など任意の導電体を用いることができる。このようにすれば、上記電子機器を容易に得ることができる。

（実施の形態３）
図９は、本発明に従った半導体装置の断面模式図である。図９を参照して、本発明による半導体装置の実施の形態３を説明する。なお、図９は図２に対応する。

図９に示した半導体装置は、基本的には図１および図２に示した半導体装置１と同様の構成を備えるが、凹部および電位保持領域１５が形成されていない点が異なる。この場合、側面ソース電極部１２と第１のｐ型層６などとの電気的接続を可能にしておいてもよい。たとえば、側面ソース電極部１２の材質として、第１のｐ型層６などとオーミック接触可能な材料を用いてもよいし、側面ソース電極部１２を形成する前に、予め第１のｐ型層６の側面にコンタクト電極２５のようなオーミック接触を可能とする電極構造を形成しておく、などの手法を用いてもよい。

このような構造の半導体装置によっても、図１および図２に示した半導体装置１と同様の効果を得ることができる。

（実施の形態４）
図１０は、本発明に従った半導体装置の実施の形態４の断面模式図である。図１０を参照して、本発明による半導体装置の実施の形態４を説明する。

図１０を参照して、半導体装置は、図１などに示した半導体装置１が複数個連結した半導体アレイ５０であって、１つの基板５上に複数の半導体装置が溝５１および分離溝５２によって分離された状態で形成されている。個々の半導体装置の構成は、基本的には図１および図２に示した半導体装置１の構成と同様である。このようにすれば、半導体装置を複数個集積した半導体アレイとすることで、図１および図２に示した半導体装置により効果と同様の効果を得られるとともに、複数の半導体装置の取扱が容易になる。

上記半導体装置を含む半導体アレイ５０において、側面ソース電極部１２や側面ドレイン電極部１４が形成される端面は、基板５に形成された溝５１の側壁であってもよく、当該溝５１はダイシング加工により形成されていてもよい。この場合、半導体基板における端面を容易に形成することができる。

図１１は、図１０に示した半導体装置の製造方法を示すフローチャートである。図１１を参照して、図１０に示した半導体装置の製造方法を説明する。

図１１に示すように、まず基板準備工程（Ｓ１０）、成膜工程（Ｓ２０）、注入工程（Ｓ３０）を実施する。これらの工程（Ｓ１０）〜（Ｓ３０）については、図３に示した製造方法における工程（Ｓ１０）〜（Ｓ３０）と同様の方法を用いることができる。

次に、溝形成工程（Ｓ１１０）が実施される。この工程（Ｓ１１０）では、各半導体装置を基板５上で分離するため、溝５１を形成する。溝５１の形成には、ダイシングソーによる研削など任意の方法を用いることができる。溝は、たとえば基板５の表面をレジストで保護した状態で、５０μｍの幅のダイシングソーにより深さ３００μｍの溝５１を形成することができる。

次に、電極形成工程（Ｓ１２０）を実施する。ここでは、図３に示した状面電極形成工程（Ｓ４０）と基本的に同様の工程を用いることができる。ただし、ソース電極２、ゲート電極３、ドレイン電極４を形成するときに、同時に側面ソース電極部１２および側面ドレイン電極部１４を形成する。この形成方法としては、任意の方法を用いることができ、たとえば、スパッタリングを基板表面に対して斜め方向から行なう、などの方法を用いることができる。

次に、電極分離工程（Ｓ１３０）を実施する。具体的には、分離溝５２を形成することにより、隣接する半導体装置の側面ドレイン電極部１４と側面ソース電極部１２との間を切断して電気的に絶縁する。加工方法としては、ダイシングブレードを用いた研削など、任意の方法を用いることができる。

次に、後処理工程（Ｓ８０）を実施する。具体的には、半導体アレイ５０を基板５から分離する。このようにして、図１０に示した半導体アレイ５０を得ることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、ＳｉＣやＧａＮなどを用いた横型デバイスに特に有利に適用される。

本発明に従った半導体装置である横型デバイスであるＪＦＥＴの斜視模式図である。 図１の線分ＩＩ−ＩＩにおける断面模式図である。 図１および図２に示した半導体装置の製造方法を示すフローチャートである。 図３に示した半導体装置の製造方法を説明するための模式図である。 図３に示した半導体装置の製造方法を説明するための模式図である。 図３に示した半導体装置の製造方法を説明するための模式図である。 本発明に従った電子機器の斜視模式図である。 図７の線分ＶＩＩＩ−ＶＩＩＩにおける断面模式図である。 本発明に従った半導体装置の断面模式図である。 本発明に従った半導体装置の実施の形態４の断面模式図である。 図１０に示した半導体装置の製造方法を示すフローチャートである。 従来の横型デバイスであるＪＦＥＴが複数個、並列に接続された従来の半導体装置の構成を示す斜視模式図である。

符号の説明

１，１０１ 半導体装置、２，１０２ ソース電極、３，１０３ ゲート電極、４，１０４ ドレイン電極、５ 基板、６ 第１のｐ型層、７ ｎ型層、８ 第２のｐ型層、９ ソース領域、１０ ドレイン領域、１１ ゲート領域、１２ 側面ソース電極部、１４ 側面ドレイン電極部、１５ 電位保持領域、１６ 絶縁膜、１７ 絶縁膜側面延在部、２２〜２５ コンタクト電極、３０ エピタキシャル成長層、３１ ダイシングライン、３２ デバイス領域、３３ ソース電極側端面、３４ ドレイン電極側端面、３５ 集合体、４１ ベース基板、４２ ソース用電極部、４３ ゲート用電極、４４ ドレイン用電極部、４５ 接続線、４６ 接続用導電体、４７ 接続部材、５０ 半導体アレイ、５１ 溝、５２ 分離溝。

Claims (9)

1. 半導体基板と、
   前記半導体基板の主表面上に形成され、前記半導体基板の表面に沿った方向に電流を流すためのソースおよびドレイン領域と、
   前記ソースおよびドレイン領域の少なくともいずれか一方に電気的に接続された電極とを備え、
   前記電極は前記ソースおよびドレイン領域のいずれか一方上から前記半導体基板の端面上にまで延在している、半導体装置。
2. 前記半導体基板の端面上においては、前記電極と前記半導体基板との間に絶縁膜が形成されている、請求項１に記載の半導体装置。
3. 前記半導体基板を構成する材料はダイヤモンド、炭化珪素および窒化物半導体からなる群から選択される１つである、請求項１または２に記載の半導体装置。
4. 前記端面は、前記半導体基板に形成された溝の側壁であり、
   前記溝はダイシング加工により形成されている、請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記端面は、前記半導体基板に形成された溝の側壁であり、
   前記溝はレーザ加工により形成されている、請求項１〜３のいずれか１項に記載の半導体装置。
6. 前記電極は外部からの電流を供給するための電極である、請求項１〜５のいずれか１項に記載の半導体装置。
7. 表面に導電層が形成されているベース基板と、
   前記ベース基板の表面上に配置された、請求項１〜６のいずれか１項に記載の半導体装置と、
   前記半導体装置において前記半導体基板の端面上にまで延在している前記電極と前記導電層とを接続する導電体とを備える、電子機器。
8. 主表面にソースおよびドレイン領域が形成された半導体基板を準備する工程と、
   前記ソースおよびドレイン領域のいずれか１方上から前記半導体基板の端面上にまで延在する電極を形成する工程とを備える、半導体装置の製造方法。
9. 表面に導電層が形成されているベース基板を準備する工程と、
   請求項８に記載の半導体装置の製造方法を用いて半導体装置を準備する工程と、
   前記半導体装置における前記半導体基板の端面上に延在する電極と、前記ベース基板の導電層とを、導電体により接続する工程とを備える、電子機器の製造方法。

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