KR102281413B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

GaN계 반도체층(3, 4)의 위에 소스 전극(5), 드레인 전극(6), T형 게이트 전극(9)을 형성하여 트랜지스터를 형성한다. T형 게이트 전극(9)을 덮는 절연막(10, 11)을 형성한다. 트랜지스터의 특성을 평가한다. 평가 결과에 따라 절연막(10, 11)의 막 종류, 막 두께, 또는 유전율을 조정함으로써 트랜지스터의 특성을 목표로 하는 특성에 접근시킨다.

Description

반도체 장치의 제조 방법
본 발명은, 반도체 장치의 제조 방법에 관한 것이다.
GaN계 반도체 트랜지스터에 있어서 단면이 T형인 게이트 전극이 형성된다(예컨대, 특허문헌 1 참조). GaN계 반도체 트랜지스터의 게이트 주변의 일반적인 제조 프로세스에서는, 우선 반도체층의 표면에 절연막을 형성한다. 다음으로, 레지스트로 패터닝하여 드라이 에칭 가공에 의해 게이트를 형성하는 영역의 절연막을 제거한다. 다음으로, 게이트 메탈 형성을 위한 전사 프로세스를 행하고, 절연막의 개구 치수보다 긴 치수의 게이트 메탈이 절연막에 얹힌 형상이 되도록 하여 T형 게이트 전극을 형성한다. T형 게이트 전극의 게이트 헤드와 반도체층의 사이에 필드 플레이트가 형성된다.
그러나, 절연막을 드라이 에칭하여 개구할 때에, 반도체층에 데미지를 주어 버린다. GaN계 반도체 트랜지스터는 GaAs계 반도체 트랜지스터와 비교하여 반도체 내에 트랩이 형성되기 쉽다. 이 트랩에 기인하여 펄스 IV 특성이 저하하고, 트랜지스터의 특성이 저하하여 버린다. 이것을 개선하기 위해 GaN계 반도체 트랜지스터에서는 필드 플레이트 구조가 일반적으로 채용되고 있다.
또한, GaN계 반도체 트랜지스터는 GaAs계 반도체 트랜지스터보다 고전압에서 동작시킨다. 이 때문에, 필드 플레이트에 의해 게이트 주변의 전계가 완화되고 내압이 향상된다. 따라서, 높은 내압이라고 하는 점에서도 필드 플레이트는 중요하다.
특허문헌 1 : 일본 특허 공개 2012-094726호 공보
T형 게이트 전극의 형성을 위해 절연막의 개구 영역에 대하여 전사를 행한다. 이 전사의 맞춤이 어긋나 버리면 목표로 하는 필드 플레이트의 치수를 얻을 수 없다. 또한, 절연막의 개구 치수가 흩어진 경우도, 목표로 하는 필드 플레이트의 치수를 얻을 수 없다. 이 결과, 목표로 하는 트랜지스터의 특성을 얻을 수 없다.
프로세스 편차에 더하여 에피택시 편차도 더 가미되기 때문에, 목표로 하는 트랜지스터의 특성으로부터의 괴리가 더 커져 버리는 것도 생각할 수 있다. 이들이 서로 겹침으로써, 웨이퍼마다 트랜지스터의 특성이 흩어져, 수율이 저하하여 버린다고 하는 문제가 있었다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 그 목적은 웨이퍼마다의 특성 편차를 억제할 수 있는 반도체 장치의 제조 방법을 얻는 것이다.
본 발명과 관련되는 반도체 장치의 제조 방법은, GaN계 반도체층의 위에 소스 전극, 드레인 전극, T형 게이트 전극을 형성하여 트랜지스터를 형성하는 공정과, 상기 T형 게이트 전극을 덮는 절연막을 형성하는 공정과, 상기 트랜지스터의 특성을 평가하는 공정과, 평가 결과에 따라 상기 절연막의 막 종류, 막 두께, 또는 유전율을 조정함으로써 상기 트랜지스터의 특성을 목표로 하는 특성에 접근시키는 공정을 구비하는 것을 특징으로 한다.
본 발명에서는, 프로세스 도중에 트랜지스터의 특성을 평가하고, 평가 결과에 따라 절연막의 막 종류, 막 두께, 또는 유전율을 조정함으로써 트랜지스터의 특성을 목표로 하는 특성에 접근시킨다. 이것에 의해, 웨이퍼마다의 특성 편차를 억제할 수 있다.
도 1은 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 2는 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 3은 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 4는 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 5는 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법의 변형예 1을 나타내는 단면도이다.
도 6은 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법의 변형예 2를 나타내는 단면도이다.
도 7은 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법의 변형예 3을 나타내는 단면도이다.
도 8은 본 발명의 실시의 형태 2와 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 9는 본 발명의 실시의 형태 2와 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 10은 본 발명의 실시의 형태 5와 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 11은 본 발명의 실시의 형태 6과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 12는 본 발명의 실시의 형태 7과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 13은 본 발명의 실시의 형태 8과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
본 발명의 실시의 형태와 관련되는 반도체 장치의 제조 방법에 대하여 도면을 참조하여 설명한다. 동일한 또는 대응하는 구성 요소에는 동일한 부호를 부여하고, 설명의 반복을 생략하는 경우가 있다.
실시의 형태 1.
도 1~4는 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다. 우선, 도 1에 나타내는 바와 같이, SiC 기판(1)의 위에 AlN 버퍼층(2), GaN 채널층(3) 및 AlGaN 배리어층(4)을 차례로 성장시킨다. SiC 기판(1) 대신에 Si, 사파이어, GaN, 또는 AlN으로 이루어지는 기판을 이용하더라도 좋다. AlGaN 배리어층(4)의 위에 소스 전극(5) 및 드레인 전극(6)을 형성한다.
다음으로, 도 2에 나타내는 바와 같이, 전사 프로세스에 의해 레지스트(7, 8)를 형성하고, 증착, 스퍼터, 도금 등에 의해 소스 전극(5)과 드레인 전극(6)의 사이에 T형 게이트 전극(9)을 형성한다. 이것에 의해 트랜지스터가 형성된다. 그 후, 레지스트(7, 8)는 제거한다.
다음으로, 도 3에 나타내는 바와 같이, T형 게이트 전극(9) 전체를 덮는 절연막(10)을 형성한다. 이때에, T형 게이트 전극(9)과 AlGaN 배리어층(4)의 사이를 절연막(10)으로 완전하게는 채워 넣지 않고, T형 게이트 전극(9)의 게이트 헤드의 하면의 절연막(10)과 AlGaN 배리어층(4)의 상면의 절연막(10)의 사이에 극간이 있도록 한다. T형 게이트 전극(9)의 게이트 헤드와 AlGaN 배리어층(4)의 사이에 T형 게이트 전극(9)의 뿌리 부분의 측면의 절연막(10)이 끼워져 필드 플레이트가 형성된다.
다음으로, 트랜지스터의 특성을 평가한다. 에피택시 편차 또는 게이트 길이 Lg 편차에 기인하여, 평가 결과가 목표로 하는 특성으로부터 어긋나 있는 경우가 있다. 이 경우, 도 4에 나타내는 바와 같이, 막 두께 제어성이 좋은 제조 방법에 의해 절연막(10)의 위에 절연막(11)을 형성한다. 또, 평가 결과가 목표대로의 특성이면 추가로 절연막(11)을 형성하지 않고 다음의 공정으로 진행한다.
평가 결과에 따라 절연막(11)의 막 두께를 조정함으로써, T형 게이트 전극(9)의 뿌리 부분의 측면의 절연막(10, 11)의 막 두께를 조정한다. 이것에 의해, T형 게이트 전극(9)의 게이트 헤드와 AlGaN 배리어층(4)의 사이에 형성되는 필드 플레이트의 치수 FP를 조정하여, 트랜지스터의 특성을 목표로 하는 특성에 접근시킨다.
예컨대, 게이트 길이 Lg가 목표보다 작은 경우, 게이트 헤드의 폭 W가 목표대로이더라도, 치수 FP가 길어진다. 치수 FP가 길어지면 펄스 IV 특성은 향상되지만, 용량 성분이 증가하여 트랜지스터의 특성이 악화된다. 한편, 게이트 길이 Lg가 목표보다 굵은 경우, 게이트 헤드의 폭 W가 목표대로이더라도, 치수 FP가 짧아진다. 치수 FP가 짧아지면 펄스 IV 특성이 나빠져, 트랜지스터 특성이 악화된다. 그 때문에, 절연막(11)을 추가로 형성하여 게이트 길이 Lg에 따라 치수 FP를 조정함으로써 목표로 하는 트랜지스터 특성을 얻을 수 있다.
이상 설명한 바와 같이, 본 실시의 형태에서는, 프로세스 도중에 트랜지스터의 특성을 평가하고, 평가 결과에 따라 절연막(10, 11)의 막 두께를 조정함으로써 트랜지스터의 특성을 목표로 하는 특성에 접근시킨다. 특히, 프로세스 편차에 관해서는, 웨이퍼 면 내의 편차보다 웨이퍼마다의 편차가 크다. 그 때문에, 웨이퍼마다 트랜지스터의 특성 평가를 행하고, 목표로 하는 특성으로부터의 어긋남에 대하여 웨이퍼마다 추가의 절연막(11)의 막 두께를 조정한다. 이것에 의해, 웨이퍼마다의 특성 편차를 억제할 수 있다. 이 결과, 수율을 향상시킬 수 있다. 또한, 프로세스 편차만큼은 아니지만 웨이퍼마다의 에피택시 특성에 관해서도 편차는 발생하지만, 트랜지스터의 특성 평가는 에피택시 편차의 영향도 가미된 결과로 되어 있기 때문에, 에피택시 편차에 대한 웨이퍼마다의 편차도 동시에 억제할 수 있다.
또한, 종래에는, T형 게이트 전극의 제조를 위해 절연막을 드라이 에칭하여 개구할 때에 반도체층에 데미지를 주어 버리고 있었다. 한편, 본 실시의 형태에서는, T형 게이트 전극(9)의 형성 후에 절연막(10, 11)을 형성하기 때문에, 데미지를 주지 않고, 트랜지스터의 특성 저하를 회피할 수 있다.
또한, T형 게이트 전극(9)의 뿌리 부분의 측면의 절연막(10, 11)의 막 두께에 의해 치수 FP를 조정한다. 이 때문에, 종래와 같은 전사에 의한 필드 플레이트의 맞춤 어긋남이 발생하지 않기 때문에, 치수 FP를 목표대로로 할 수 있다. 특히 ALD법을 이용한 경우, 원자층 레벨에서의 막 두께 제어가 가능하게 되기 때문에, 치수 FP의 제어성이 높아진다.
단, 레지스트(7)에 대하여 레지스트(8)의 전사 맞춤이 어긋나는 것도 상정된다. 그래서, T형 게이트 전극(9)의 게이트 헤드의 폭 W는 목표로 하는 치수 FP보다 긴 치수로 형성한다. 치수 FP는 절연막(10, 11)의 막 두께로 정해지기 때문에, 전사의 맞춤 어긋남의 영향을 받지 않고 목표로 하는 치수 FP를 얻을 수 있다. 또한, T형 게이트 전극(9)의 뿌리 부분의 높이 H는 상정되는 치수 FP의 2배보다 크게 한다. 이것에 의해, T형 게이트 전극(9)의 게이트 헤드의 아래가 절연막(10, 11)으로 충전되지 않게 되기 때문에, 여분의 기생 용량이 증가하는 일도 없고 양호한 특성을 얻을 수 있다.
또한, 트랜지스터의 특성의 평가로서, 핀치 오프 특성, 게이트ㆍ소스간 내압, 게이트ㆍ드레인간 내압, 또는 펄스 IV 특성 등의 DC 특성을 평가한다. 또는, RF의 소신호 특성 평가에 의해, 소신호 이득 MSG/MAG, fk, 상호 컨덕턴스 gm, 게이트ㆍ소스간 용량 Cgs, 게이트ㆍ드레인간 용량 Cgd, 드레인ㆍ소스간 용량 Cds, 또는 소스 인덕턴스 Ls 등을 평가하더라도 좋다.
필드 플레이트는 게이트 주변의 전계를 완화하는 효과가 있다. 이 때문에, 예컨대 DC 특성의 핀치 오프 특성 평가로 얻어진 드레인 리크 전류가 목표보다 높으면, 치수 FP를 길게 하여 전계를 완화함으로써 드레인 리크 전류를 저감할 수 있다. 게이트ㆍ소스간 내압 또는 게이트ㆍ드레인간 내압 평가로 얻어진 내압이 목표보다 낮으면, 마찬가지로 치수 FP를 길게 하여 전계를 완화함으로써 내압을 향상시킬 수 있다. 펄스 IV 특성 평가로 얻어진 펄스 IV 특성이 목표보다 낮으면, 마찬가지로 치수 FP를 길게 하여 전계를 완화함으로써 펄스 IV 특성을 향상시킬 수 있다. RF의 소신호 특성 평가로 얻어진 용량치가 목표보다 작으면, 치수 FP를 길게 하여 용량을 증대시킬 수 있다. 소신호 이득 또는 fk 평가로 얻어진 값이 목표보다 높으면, 치수 FP를 길게 함으로써 값을 낮게 할 수 있다.
절연막(10, 11)은, AlO, TaO, ZnO, SiO, MgO, GaO, TiO, HfO, ZrO, SiN, AlN 중 어느 1개의 단층 또는 복수 층의 적층 구조이다. 절연막(10, 11)을 ALD(Atomic Layer Deposition)법, p-CVD(Chemical Vapor Deposition)법, 열 CVD법에 의해 형성하면, 절연막(10, 11)의 피복성이 좋아진다. ALD법은, 원자층 레벨에서의 막 두께 제어가 가능하기 때문에, 보다 좋은 제어성으로 목표로 한 막 두께를 형성할 수 있다.
도 5는 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법의 변형예 1을 나타내는 단면도이다. T형 게이트 전극(9)의 게이트 헤드의 폭이 소스 전극(5) 쪽과 드레인 전극(6) 쪽에서 비대칭이다. 게이트 헤드의 폭을 길게 함으로써 게이트 저항 Rg를 저감할 수 있다. 그러나, 게이트 헤드와 AlGaN 배리어층(4)의 사이를 절연막(10, 11)으로 완전하게 채워 넣고 있으면, 게이트 헤드의 폭을 길게 한만큼 치수 FP도 길어져 용량 성분이 증가하여 트랜지스터 특성의 개선 효과가 작아진다. 한편, 게이트 헤드의 하면의 절연막(10, 11)과 AlGaN 배리어층(4) 상의 절연막(10, 11)의 사이에 극간이 있는 경우, 게이트 헤드의 폭을 길게 하더라도 치수 FP가 길어지지 않기 때문에 용량 성분을 증가시키는 일 없이 게이트 저항 Rg를 저감할 수 있다.
도 6은 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법의 변형예 2를 나타내는 단면도이다. AlGaN 배리어층(4)의 위에 GaN 캡층(12)이 추가되어 있다. GaN 캡층(12)에 n형 도프 또는 p형 도프를 행하더라도 좋다.
도 7은 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법의 변형예 3을 나타내는 단면도이다. AlGaN 배리어층(4)과 GaN 채널층(3)의 사이에 AlN 스페이서층(13)이 추가되어 있다.
실시의 형태 2.
도 8, 9는 본 발명의 실시의 형태 2와 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다. 도 8에 나타내는 바와 같이, 절연막(10)을 형성한 후에 트랜지스터의 특성을 평가한다. 다음으로, 평가 결과가 목표로 하는 특성으로부터 어긋나 있었을 경우에 절연막(10)을 에칭한다. 이때에, 평가 결과에 따라 절연막(10)의 에칭량을 조정함으로써 치수 FP를 조정하여, 트랜지스터의 특성을 목표로 하는 특성에 접근시킨다. 이것에 의해 실시의 형태 1과 마찬가지의 효과를 얻을 수 있다.
절연막(10)을 AlO/SiO 또는 AlO/SiN 등의 서로 상이한 복수의 층의 적층 구조로 하는 것이 바람직하다. 이것에 의해, 서로의 층의 드라이 에칭에 대한 선택비가 높기 때문에, 특정한 막 종류에서 에칭을 정지할 수 있고, 보다 목표대로의 막 두께로 조정할 수 있다. 또한, 각 층을 수 ㎚ 레벨, 예컨대 1~2㎚의 박막으로 함으로써 에칭 막 두께를 미세하게 조정할 수 있기 때문에, 막 두께의 제어성을 더욱 향상시킬 수 있다.
실시의 형태 3.
본 실시의 형태에서는, 절연막(10)을 형성하기 전에 트랜지스터의 특성을 평가한다. 트랜지스터의 특성뿐 아니라, T형 게이트 전극(9)의 게이트 길이 Lg를 측정한다. 이것에 의해, 게이트 길이 Lg가 목표보다 긴지 짧은지를 판단할 수도 있다. 그것에 트랜지스터의 특성의 평가 결과도 더함으로써, 보다 정확하게 트랜지스터의 특성을 예측할 수 있다. 이 결과에 따라 절연막(10)의 막 종류, 막 두께, 또는 유전율을 조정함으로써, 치수 FP, 펄스 IV 특성, 용량치 등의 트랜지스터의 특성을 목표로 하는 특성에 접근시킨다. 이것에 의해, 실시의 형태 1과 같이 절연막(11)을 형성하지 않더라도, 웨이퍼간의 특성 편차를 억제할 수 있다.
실시의 형태 4.
절연막(10)을 형성한 후에 트랜지스터의 특성을 평가했을 때에, 예컨대 용량치가 목표보다 낮지만 펄스 IV 특성은 목표대로인 경우, 절연막(11)의 막 두께의 조정으로는 목표로 하는 특성을 얻을 수 없다. 예컨대, 막 두께를 두껍게 한 경우, 용량치는 높아져 목표로 하는 값에 접근하지만, 펄스 IV 특성은 치수 FP가 너무 길어져 버려, 목표로 하는 값으로부터 크게 괴리하여 버린다. 그래서, 본 실시의 형태에서는, 평가 결과에 따라 절연막(11)의 유전율을 조정함으로써 트랜지스터의 특성을 목표로 하는 특성에 접근시킨다. 그 외의 구성은 실시의 형태 1과 마찬가지이다.
이것에 의해, 절연막(10, 11)의 막 두께를 변경하는 일 없이 용량치만을 변화시킬 수 있다. 상기의 예의 경우, 조성비 조정에 의해 유전율이 높은 절연막(11)으로 함으로써, 막 두께를 대폭 증가시키는 일 없이 용량치만을 높게 할 수 있어, 목표로 하는 트랜지스터 특성을 얻을 수 있다. 예컨대, 절연막(10, 11)이 SiN인 경우, 절연막(11)의 Si 조성을 높게 함으로써 유전율은 높아지기 때문에, 얇더라도 높은 유전율의 SiN막을 형성할 수 있다.
실시의 형태 5.
도 10은 본 발명의 실시의 형태 5와 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다. AlGaN 배리어층(4)의 위에 절연막(14)을 형성하고, 그 위에 T형 게이트 전극(9)을 형성한다. 그 외의 구성은 실시의 형태 1과 마찬가지이다. 이와 같이 MIS 게이트 구조를 형성하는 경우에도 실시의 형태 1과 마찬가지의 효과를 얻을 수 있다.
실시의 형태 6.
도 11은 본 발명의 실시의 형태 6과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다. AlGaN 배리어층(4)에 리세스(15)를 형성하고, 리세스(15)에 T형 게이트 전극(9)을 형성한다. 그 외의 구성은 실시의 형태 1과 마찬가지이다. 이와 같이 리세스 게이트 구조를 형성하는 경우에도 실시의 형태 1과 마찬가지의 효과를 얻을 수 있다.
실시의 형태 7.
도 12는 본 발명의 실시의 형태 7과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다. AlGaN 배리어층(4)에 리세스(15)를 형성하고, 또한 절연막(14)을 형성한 후에, T형 게이트 전극(9)을 형성한다. 그 외의 구성은 실시의 형태 1과 마찬가지이다. 이와 같이 리세스 MIS 게이트 구조를 형성하는 경우에도 실시의 형태 1과 마찬가지의 효과를 얻을 수 있다.
실시의 형태 8.
도 13은 본 발명의 실시의 형태 8과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다. T형 게이트 전극(9)의 게이트 헤드의 하면이 계단 형상으로 되어 있다. 이와 같은 필드 플레이트가 다단으로 형성되는 게이트 구조에 대해서도 목표로 하는 트랜지스터 특성을 얻을 수 있다.
또, AlGaN 배리어층(4) 대신에 InAlN층, InGaN층 또는 AlN층을 이용하더라도 좋고, n형 도프 또는 p형 도프를 행하더라도 좋다. 또한, GaN 채널층(3) 대신에 GaN/AlGaN층, GaN/InGaN층, 또는, 쇼트키층보다 Al 조성이 낮은 AlGaN층을 이용하더라도 좋고, 각각의 층에 Fe 도프 또는 C 도프를 행하더라도 좋다. 또한, GaN계 트랜지스터에 한하지 않고, 치수 FP의 영향이 작고 저전압 동작의 AlGaAs/GaAs 구조 등의 GaAs계 트랜지스터에 실시의 형태 1~8의 제조 방법을 적용하더라도 마찬가지의 효과를 얻을 수 있다.
3 : GaN 채널층(GaN계 반도체층)
4 : AlGaN 배리어층(GaN계 반도체층)
5 : 소스 전극
6 : 드레인 전극
9 : T형 게이트 전극
10, 11, 14 : 절연막
15 : 리세스

Claims (14)

  1. GaN계 반도체층의 위에 소스 전극, 드레인 전극, T형 게이트 전극을 형성하여 트랜지스터를 형성하는 공정과,
    상기 T형 게이트 전극을 덮는 절연막을 형성하는 공정과,
    상기 트랜지스터의 특성을 평가하는 공정과,
    평가 결과에 따라 상기 절연막의 막 종류, 막 두께, 또는 유전율을 조정함으로써 상기 트랜지스터의 특성을 목표로 하는 특성에 접근시키는 공정을 구비하고,
    상기 트랜지스터의 특성의 평가로서, 핀치 오프 특성, 게이트ㆍ소스간 내압, 게이트ㆍ드레인간 내압, 펄스 IV 특성, 소신호 이득, 상호 컨덕턴스, 게이트ㆍ소스간 용량, 게이트ㆍ드레인간 용량, 드레인ㆍ소스간 용량, 또는 소스 인덕턴스를 평가하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 T형 게이트 전극의 게이트 헤드의 하면의 상기 절연막과 상기 GaN계 반도체층의 상면의 상기 절연막의 사이에 극간이 있고,
    상기 평가 결과에 따라 상기 T형 게이트 전극의 뿌리 부분의 측면의 상기 절연막의 막 두께를 조정함으로써, 상기 T형 게이트 전극의 상기 게이트 헤드와 상기 GaN계 반도체층의 사이에 형성되는 필드 플레이트의 치수를 조정하여, 상기 트랜지스터의 특성을 상기 목표로 하는 특성에 접근시키는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 절연막은 제 1 및 제 2 절연막을 갖고,
    상기 제 1 절연막을 형성한 후에 상기 트랜지스터의 특성을 평가하고,
    상기 평가 결과가 상기 목표로 하는 특성으로부터 어긋나 있었을 경우에 상기 제 1 절연막의 위에 상기 제 2 절연막을 형성하고,
    상기 평가 결과에 따라 상기 제 2 절연막의 막 두께를 조정함으로써 상기 트랜지스터의 특성을 상기 목표로 하는 특성에 접근시키는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 2 항에 있어서,
    상기 절연막을 형성한 후에 상기 트랜지스터의 특성을 평가하고,
    상기 평가 결과가 상기 목표로 하는 특성으로부터 어긋나 있었을 경우에 상기 절연막을 에칭하고,
    상기 평가 결과에 따라 상기 절연막의 에칭량을 조정함으로써 상기 트랜지스터의 특성을 상기 목표로 하는 특성에 접근시키는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막을 형성하기 전에 상기 트랜지스터의 특성을 평가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 절연막은 제 1 및 제 2 절연막을 갖고,
    상기 제 1 절연막을 형성한 후에 상기 트랜지스터의 특성을 평가하고,
    상기 평가 결과가 상기 목표로 하는 특성으로부터 어긋나 있었을 경우에 상기 제 1 절연막의 위에 상기 제 2 절연막을 형성하고,
    상기 평가 결과에 따라 상기 제 2 절연막의 유전율을 조정함으로써 상기 트랜지스터의 특성을 상기 목표로 하는 특성에 접근시키는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항, 제 2 항, 제 3 항, 제 4 항, 제 6 항 중 어느 한 항에 있어서,
    상기 GaN계 반도체층의 위에 제 3 절연막을 형성하는 공정을 더 구비하고,
    상기 제 3 절연막의 위에 상기 T형 게이트 전극을 형성하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항, 제 2 항, 제 3 항, 제 4 항, 제 6 항 중 어느 한 항에 있어서,
    상기 GaN계 반도체층에 리세스를 형성하는 공정을 더 구비하고,
    상기 리세스에 상기 T형 게이트 전극을 형성하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항, 제 2 항, 제 3 항, 제 4 항, 제 6 항 중 어느 한 항에 있어서,
    상기 T형 게이트 전극의 게이트 헤드의 하면이 계단 형상으로 되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1 항, 제 2 항, 제 3 항, 제 4 항, 제 6 항 중 어느 한 항에 있어서,
    상기 T형 게이트 전극의 게이트 헤드 치수가 상기 소스 전극 쪽과 상기 드레인 전극 쪽에서 비대칭인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 1 항, 제 2 항, 제 3 항, 제 4 항, 제 6 항 중 어느 한 항에 있어서,
    상기 절연막을 ALD법, p-CVD법, 열 CVD법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 1 항, 제 2 항, 제 3 항, 제 4 항, 제 6 항 중 어느 한 항에 있어서,
    상기 절연막은, AlO, TaO, ZnO, SiO, MgO, GaO, TiO, HfO, ZrO, SiN, AlN 중 어느 1개의 단층 또는 복수 층의 적층 구조인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 삭제
  14. 삭제
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