KR100334445B1 - 절연 게이트형 반도체장치와 그 제조방법 - Google Patents
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Abstract
본 발명은 절연 게이트형 반도체장치 및 그의 제조방법에 관한 것으로, 특히, 게이트 내압을 향상시키기 위한 개량에 관한 것이다. 그리고, 이 목적을 달성하기 위해서 게이트 홈(6)의 길이방향의 단부 가장자리부의 상단부(UE)를 피하도록, 게이트 배선(9, 10, 13)이 배설되어 있다. 즉, 게이트 전극(7)의 상면에 일체적으로 연결된 게이트 배선(9)은, 상단부(UE)로부터 떨어져 형성되어 있고, 게이트 배선(10)도 상단부(UE)로부터 떨어진 절연막(4) 위에 형성되어 있다. 그리고, BPSG층(11) 위에 형성된 게이트 배선(13)에 의해서, 두개의 게이트 배선(9, 10)이 서로 접속되어 있다. 또한, 게이트 전극(7)의 상면은, 상단부(UE)의 부근에서는, 반도체 기판(90)의 상부 주표면과 동일 높이, 내지 그것 이하의 위치에 설정되어 있다. 이 때문에, 상단부(UE)를 덮는 절연막(8, 17)에의 전계의 집중이 완화 내지 해소된다.
Description
반도체 기판의 주표면에 형성된 홈(트렌치)에 매설된 게이트 전극, 즉 트렌치 게이트를 갖는 절연 게이트형 반도체장치(가령, 「종형의 장치」라 칭한다)는, 게이트 전극이, 반도체 기판의 주표면에 대향하도록 형성된 절연 게이트형 반도체장치(가령, 「횡형의 장치」라 칭한다)와는 달리, 게이트 전극이, 주표면에 수직한 방향에 형성되기 때문에, 단위셀이 주표면에 차지하는 면적을 절감할 수 있다. 이 때문에, 미세 가공기술을 사용하는 것에 의해, 단위면적당의 셀의 개수, 즉, 셀 밀도를 높이는 것이 가능하다.
셀 밀도가 높아지는 데 동반하여, 장치가 도통상태(온 상태)에 있을 때에 장치의 한쌍의 주전극의 사이를 흐르는 주전류가 높아진다. 절연 게이트형 반도체장치가 도통상태에 있을 때의, 한쌍의 주전극 사이의 전기저항은, 「온 저항」이라칭해지며, 장치의 특성을 평가하는 데에 있어서의, 중요한 지표의 하나로 되어 있다. 횡형의 장치에서는, 셀 밀도가 어떤 한도를 넘어 높아지면, 온 저항의 성분의 하나인 「j-FET 저항」이 무시할 수 없을 정도로 높아진다. 이 때문에, 횡형의 장치에서는, 온 저항을 어떤 한도 내로 억제하면서 주전류를 높이는 데에 있어서, 한계가 있다.
이것에 대하여, 종형의 장치에서는, j-FET 저항에 유래하는 한계가 존재하지 않는다고 하는 이점이 있다. 종형의 장치의 이점을 살린 대표예로서, 트렌치 게이트를 갖는 M0SFET(M0S형 전계효과 트랜지스터), 및, 트렌치 게이트를 갖는 IGBT(Insulated Gate Bipolar Transistor)가 널리 알려져 있다.
도 69는, 종래의 트렌치 게이트를 갖는 M0SFET의 게이트 배선영역에서의 평면도이다. 또한, 도 70 및 도 71, 각각, 도 69에 있어서의 A-A 절단선, 및, B-B 절단선에 따른 단면도이다. 이 장치(150)에서는, n형 불순물을 고농도로 포함하는 n형 기판층(71) 위에, 그것보다도 불순물 농도가 낮은 n형 에피택셜층(72)이 형성되어 있다. 이들 반도체층에 의해, 반도체 기판(99)이 구성되어 있다.
그리고, n형 에피택셜층(72)의 표면, 즉, 반도체 기판(99)의 상부 주표면에는, 선택적으로 p형 반도체층(96)과, p웰층(73)아 형성되어 있다. p웰층(73)은, p형 반도체층(96)에 연결하고, 더구나, p형 반도체층(96)의 주위를 포위하도록 형성되어 있다.
반도체 기판(99)의 상부 주표면에는, 서로 평행하게 배열하는 복수의 게이트 홈(76)이 띠 형상으로 형성되어 있다. 게이트 홈(76)은, p형 반도체층(96)보다도깊고, 또한, n형 에피택셜층(72)보다도 얕게 형성된다. 도 69∼도 71에 나타낸 게이트 배선영역에는, 게이트 홈(76)의 길이방향의 단부 가장자리가 존재한다. 게이트 홈(76)의 내벽은 게이트 절연막(78)으로 덮어져 있고, 이 게이트 절연막(78)을 통해, 게이트 홈(76)에는, 불순물이 고농도로 도우프된 폴리실리콘으로 구성되는 게이트 전극(77)이 매설되어 있다.
게이트 배선영역에서는, 반도체 기판(99)의 상부 주표면 중의 게이트 전극(7)이 존재하지 않은 영역은, 절연막(87) 또는 절연막(74)으로 덮어져 있다. L0C0S(local oxidation of silicon)막으로서 절연막(87)보다도 두껍게 형성되는 절연막(74)은, P웰층(73)의 위에 있어서, 게이트 홈(6)과는 간격을 유지하면서 게이트 홈(6)의 배열방향을 따르도록, 선택적으로 형성되어 있다. 게이트 홈(6)의 길이방향의 단부 부근에 있어서, 게이트 전극(77)은, 게이트 배선(79)에 접속되어 있다.
게이트 배선(79)은, 게이트 전극(77)과 동일재료로 구성되고, 더구나, 게이트 전극(77)에 일체적으로 연속되어 있다. 또한, 게이트 배선(79)은, 절연막(74) 위에 배설되는 동시에, 게이트 전극(77)과의 접속을 실현하기 위해, 게이트 전극(77)의 단부 모서리 부분도 덮도록 게이트 홈(6) 쪽으로 연장하고 있다. 절연막(74)은, 게이트 배선(79)과 p웰층(73) 사이의 내압을 높게 유지하기 위해 설치된다.
반도체 기판(99)의 상부 주표면에는, 다시 비소를 고농도로 함유하는 n형 반도체층(75)이 선택적으로 형성되어 있다. 이 n형 반도체층(75)은, 게이트 홈(6)의길이방향의 단부 가장자리부의 상단부 UE를 포위하도록 형성되어 있다. 장치의 제조공정에서는, n형 반도체층(75)이 형성된 후에, 열산화 처리에 의해 게이트 홈(76) 및 절연막(87)이 형성된다. 이때, n형 반도체층(75)에 포함되는 불순물의 작용에 의해, 산화가 가속되기 때문에, 상단부 UE의 근방을 덮는 게이트 홈(76) 및 절연막(87)이 두껍게 마무리된다. 그렇게 함으로써, 상단부 UE의 근방에 있어서의 게이트 전극(77) 및 절연막(87)의 절연내량을 높이는 효과를 얻고 있다.
게이트 전극(77) 및 게이트 배선(79)의 표면은, 절연막(86), BPSG층(81), 및, 절연막(89)으로 구성되는 3층 구조의 절연체로 덮어져 있다. 절연막(86, 89)은, 모두 산화물로 구성된다. 절연막(89) 위에는, 소스 전극(84) 및 게이트 배선(83)이 배설되어 있다. 이들 소스 전극(84) 및 게이트 배선(83)은, 함께 Al-Si으로 구성된다. 3층 구조의 절연체에는, 절연막(7)4의 상측의 부위에 있어서, 개구부(95)가 선택적으로 형성되어 있고, 이 개구부(95)를 통하여, 게이트 배선(79)과 게이트 배선(83)이 전기적으로 접속되어 있다. 반도체 기판(99)의 하부 주표면, 즉, n형 기판층(71)의 표면에는, 드레인 전극(85)이 배설되어 있다.
이때, 도시를 생략하지만, 장치의 셀 영역에 있어서는, 반도체 기판(99)의 상부 주표면 중의 게이트 홈(76)에 인접하는 영역에 선택적으로, n형 소스층이 형성되어 있다. 그리고, 소스 전극(84)은, 셀 영역에 있어서, 반도체 기판(99)의 상부 주표면에 노출하는 n형 에피택셜층(72)과 n형 소스층에 접속되어 있다. 그리고, n형 소스층과 n형 에피택셜층(72) 사이에 끼워져, 게이트 전극(77)에 대향하는 p형 반도체층(96)의 부분이 2채널 영역으로서 기능한다.
장치를 사용할 때에는, 소스 전극(84)에 대하여 드레인 전극(85)에 양의 전압이 인가된다. 그리고, 게이트 배선(83) 및 게이트 배선(79)을 통하여, 게이트 전극(77)에 인가되는 전압을 조정함으로써, 드레인 전극(85)으로부터 소스 전극(84)으로 흐르는 주전류의 크기가 제어된다.
드레인 전극(85)과 소스 전극(84) 사이를 도통시키기 위해서는, 게이트 전극(77)에 소스 전극(84)에 대한 양의 게이트 전압이 인가된다. 게이트 전극(77)과 게이트 배선(79)은 서로 접속되어 있기 때문에, 그것들의 전위는 동일한 높이이다. 또한, p웰층(73)과 소스 전극(14)은 서로 접속되어 있기 때문에, 그것들의 전위도 동일한 전위가 된다. 이 때문에, 장치가 도통상태에 있을 때에는, 게이트 전극(77) 및 게이트 배선(79)과, p웰층(73) 사이에, 개재하는 게이트 절연막(78) 및 절연막(87)에는, 게이트 전압 Vcs, 절연막의 두께 d에 대하여, E = Vcs/d의 크기의 전계 E가 발생한다.
장치를 차단상태로 하기 위해서는, 게이트 전압으로서, 제로 또는 음의 전압이 인가된다. 게이트 전압이 제로일 때에는, 절연막에 발생하는 전계 E는, E = 0가 된다. 즉, 절연막에 있어서의 전계는 소멸한다. 게이트 전압이 음의 값(-Vcs)일 때에는, E = -Vcs/d의 크기의 전계 E가 발생한다. 절연막은, 이것들의 전계에 견디는 만큼의 절연내압을 구비할 필요가 있다. 이 절연내압에 관한 신뢰성을 평가하기 위해서, 제조공정의 최종단계에서, 신뢰성 시험이 실행된다.
잘 알려져 있는 HTGB(고온 게이트 바이어스) 시험을 예로 들면, 고온조 또는 핫 플레이트를 사용하는 것에 의해, 시험대상으로서의 장치(150)가 고온상태로 유지된다. 이 상태를 유지하면서, 더구나, 소스 전극(84)과 드레인 전극(85)이, 외부배선을 통하여 단락된 상태로, 게이트 전극(77)과 소스 전극(14) 사이에 게이트 전압이 인가된다. 게이트 전압으로서, 양, 음 쌍방의 전압이 부여된다.
더구나, 부여되는 게이트 전압의 높이는, 장치(150)에 대한 보증 실력값에 가까운 높이로 설정되는 것이 많다. 장치(150)는, 장시간에 걸쳐, 이러한 가혹한 조건하에 설치된다. 그 기간에 있어서, 게이트 절연막(78) 및 절연막(87)의 열화의 상황, 그 밖의 특성의 변화의 정도가 조사된다. 이러한 시험을 통하여, 절연막 중의 약점부의 하나로서, 전술한 게이트 홈(6)의 상단부 UE를 덮는 부분이 지적된다.
이 상단부 UE는, 도 72에 확대하여 나타낸 것과 같이, 반도체층(75)이 게이트 전극(77) 및 게이트 배선(79)에 직각으로 돌기하는 부분이다. 이 때문에, 게이트 절연막(78) 및 절연막(87) 중에서, 상단부 UE를 덮는 부분에는, 전계 EF가 집중한다. 이에 덧붙여, 상단부 UE에서는, 게이트 절연막(78) 및 절연막(87)이 날카롭게 꺾여 구부러지기 때문에, 막두께가 얇게 마무리되기 쉽다. 즉, 게이트 절연막(78) 및 절연막(87) 중에서, 상단부 UE를 덮는 부분은, 장치의 게이트 내압(게이트-소스간 내압)을 높이는 데에 있어서, 2중의 의미로 약점으로 되고 있다.
n형 반도체층(75)은, 상단부 UE를 덮는 절연막의 두께를 두껍게 함으로써, 약점을 개량하는 것을 의도하여 설치된다. 그렇지만, n형 반도체층(75)에 함유되는 비소에 의한, 소위「가속 산화」의 효과를 인출하기 위해서는, 절연막(78, 87)을 형성하기 위한 열처리의 시간이, 어느 정도 이상 길게 확보될 필요가 있다. 열처리 시간이 길면, 게이트 절연막(78) 중의 상단부 UE 이외의 부분도 상당히 두껍게 된다. 이것은, 게이트 임계전압의 저하를 초래하고, 더구나 온 저항의 증대를 초래한다. 이 때문에, 게이트 절연막(78)의 효과를 기대할 수 있는 장치는, 게이트 인가전압이 낮은 장치, 또는, 절연막(78, 87)을 형성하기 위한 열처리의 시간을 길게 할 수 있는 장치에 한정된다.
이와 같이, 종래의 절연 게이트형 반도체장치에 있어서는, 게이트 전극 및 게이트 배선의 절연에 관계하는 절연막에 절연 내압이 약한 부분이 존재하고 있으며, 그 때문에 절연막의 신뢰성이 낮아, 제품으로서의 장치의 수율에도 반영된다고 하는 문제가 있었다.
(발명의 개시)
본 발명은, 상기한 것과 같은 문제점을 해결하여, 게이트 전극 및 게이트 배선의 절연에 관계하는 절연막의 절연 내압, 즉 게이트 내압, 및, 신뢰성을 향상시켜, 그것에 의해, 제품의 수율을 개선할 수 있는 절연 게이트형 반도체장치를 제공하는 것을 목적으로 하고 있고, 더구나, 이 절연 게이트형 반도체장치의 제조에 적합한 방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 제 1 국면의 장치는, 절연 게이트형 반도체장치에 있어서, 상부 주표면과 하부 주표면을 규정하는 반도체 기판을 구비하고, 이 반도체 기판은, 상기 상부 주표면에 노출하는 제 1 도전형의 제 1 반도체층과, 이 제 1 반도체층 중에서 상기 상부 주표면의 부분에 선택적으로 형성된 제 2 도전형의 제 2 반도체층과, 상기 제 2 반도체층 중에서 상기 상부 주표면의 부분에 선택적으로 형성되고, 상기 제 1 반도체층보다도 불순물 농도가 높은 제 1 도전형의 제 3 반도체층을 구비하고 있으며, 상기 반도체 기판에는, 상기 상부 주표면에 개구하는 동시에 상기 제 3 및 제 2 반도체층을 관통하여 상기 제 1 반도체층까지 이르는 홈이 형성되어 있다.
또한, 상기 장치는, 상기 홈의 내벽과 상기 상부 주표면을 덮는 절연막과, 상기 절연막을 통해 상기 홈에 매설된 게이트 전극과, 상기 홈의 길이방향의 단부 가장자리부로부터 떨어진 위치에 있어서 상기 게이트 전극의 위와, 상기 상부 주표면을 덮는 상기 절연막 위에 걸쳐, 상기 게이트 전극과 동일 재료로 구성되고, 더구나, 상기 게이트 전극에 일체적으로 연속하여 배설된 제 1 게이트 배선과, 상기 홈의 상기 단부 가장자리로부터 상기 제 1 게이트 배선과는 반대측으로 떨어져, 상기 상부 주표면 위에 상기 절연막을 통해 배설되고, 상기 게이트 전극과 동일 재료로 구성된 제 2 게이트 배선과, 상기 제 1 게이트 배선과 상기 제 2 게이트 배선을 전기적으로 접속하는 제 3 게이트 배선과, 상기 반도체 기판의 표면에, 각각 전기적으로 접속된 한쌍의 주전극을 더 구비하고 있다.
그리고, 상기 제 3 게이트 배선은, 상기 홈의 상기 단부 가장자리부를 떨어져 배설되어 있고, 상기 한쌍의 주전극의 한쪽은, 상기 상부 주표면에 있어서 상기 제 2 및 제 3 반도체층에 전기적으로 접속되어 있고, 상기 게이트 전극의 상면은, 상기 홈의 상기 단부 가장자리부에 접하는 부위에 있어서, 상기 상부 주표면과 동일평면 내지 그것보다 아래쪽으로 위치하고 있다.
본 발명에 관한 제 2 국면의 장치는, 제 1 국면의 절연 게이트형 반도체장치에 있어서, 상기 제 1 및 제 2 게이트 배선을 덮는 동시에, 상기 제 1 및 제 2 게이트 배선 위에, 각각 선택적으로 형성된 제 1 개구부 및 제 2 개구부를 갖는 절연층을 더 구비하고, 상기 제 3 게이트 배선은, 상기 절연층 위에 형성되는 동시에, 상기 제 1 및 제 2 개구부를 통하여, 상기 제 1 게이트 배선과 상기 제 2 게이트 배선을 전기적으로 접속하는 접속배선을 구비한다.
본 발명에 관한 제 3 국면의 장치에서는, 제 2 국면의 절연 게이트형 반도체장치에 있어서, 상기 홈이, 서로 평행하게 배열하는 복수의 단위 홈으로 분할되어 있고, 상기 제 1 게이트 배선은, 상기 복수의 단위 홈에 교차하도록 띠형상으로 배설되어 있다.
본 발명에 관한 제 4 국면의 장치에서는, 제 3 국면의 절연 게이트형 반도체장치에 있어서, 상기 제 1 개구부가, 상기 제 1 게이트 배선의 길이방향을 따라 띠형상으로 형성되어 있다.
본 발명에 관한 제 5 국면의 장치에서는, 제 3 국면의 절연 게이트형 반도체장치에 있어서, 상기 제 1 개구부가, 상기 복수의 단위 홈의 윗쪽을 피하도록 분산되어 형성되어 있다.
본 발명에 관한 제 6 국면의 장치에서는, 제 3 국면의 절연 게이트형 반도체장치에 있어서, 상기 제 1 개구부가, 상기 복수의 단위 홈의 윗쪽을 선택하여 분산되어 형성되어 있다.
본 발명에 관한 제 7 국면의 장치에서는, 제 1 국면의 절연 게이트형 반도체장치에 있어서, 상기 제 3 게이트 배선이, 상기 절연막을 통해 상기 상부 주표면의위에 배설되고, 상기 제 1 및 제 2 게이트 배선과 동일 재료로 구성되며, 더구나, 상기 제 1 및 제 2 게이트 배선과 일체적으로 연속되어 있는 접속배선을 구비한다.
본 발명에 관한 제 8 국면의 장치는, 제 7 국면의 절연 게이트형 반도체장치에 있어서, 상기 제 1 및 제 2 게이트 배선을 덮는 동시에, 상기 제 1 및 제 2 게이트 배선 위에, 각각 선택적으로 형성된 제 1 개구부 및 제 2 개구부를 갖는 절연층을 더 구비하고, 상기 제 3 게이트 배선은, 상기 절연층 위에 형성되는 동시에, 상기 제 l 및 제 2 개구부를 통하여, 상기 제 1 게이트 배선과 상기 제 2 게이트 배선을 전기적으로 접속하는 또 한 개의 접속배선을 더 구비한다.
본 발명에 관한 제 9 국면의 장치에서는, 제 7 국면의 절연 게이트형 반도체장치에 있어서, 상기 홈이, 서로 평행하게 배열하는 복수의 단위 홈으로 분할되어 있고, 상기 제 1 게이트 배선은, 상기 복수의 단위 홈에 교차하도록 띠형상으로 배설되어 있으며, 상기 접속배선은, 상기 상부 주표면 중의 상기 복수의 단위 홈 사이에 끼워진 영역을 따라 배설되어 있다.
본 발명에 관한 제 10 국면의 장치에서는, 제 1 국면의 절연 게이트형 반도체장치에 있어서, 상기 반도체 기판의 상기 상부 주표면을 덮는 상기 절연막이, 상기 제 2 게이트 배선의 바로 아래의 영역에 있어서, 후막 절연막으로서, 그 밖의 영역에 있어서 보다도 두껍게 형성되어 있다.
본 발명에 관한 제 11 국면의 장치에서는, 제 10 국면의 절연 게이트형 반도체장치에 있어서, 상기 반도체 기판이, 상기 홈의 상기 단부 가장자리부의 상단부를 포위하도록, 상기 상부 주표면에 선택적으로 형성되고, 불순물 농도가 상기 제1 반도체층보다도 높은 제 1 도전형식의 고농도 반도체층을 더 구비하며, 이 고농도 반도체층은, 상기 후막 절연막의 단부 가장자리부의 바로 아래를 덮도록 형성되어 있다.
본 발명에 관한 제 12 국면의 장치에서는, 제 1 국면의 절연 게이트형 반도체장치에 있어서, 상기 반도체 기판이, 상기 제 2 반도체층에 연결하는 동시에 그 주위를 포위하도록, 상기 제 2 게이트 배선의 바로 아래의 영역을 포함하는 상기 상부 주표면의 부분에, 선택적으로 형성된 제 2 도전형의 제 4 반도체층을 더 구비하고, 상기 제 4 반도체층은, 상기 제 2 반도체층보다도 깊고, 더구나, 상기 홈의 상기 단부 가장자리의 하단부를 포위하고 있다.
본 발명에 관한 제 13 국면의 장치에서는, 제 1 국면의 절연 게이트형 반도체장치에 있어서, 상기 제 2 반도체층이, 상기 상부 주표면 중의 상기 제 2 게이트 배선의 바로 아래의 영역까지 연장되어 있다.
본 발명에 관한 제 14 국면의 장치에서는, 제 1 국면의 절연 게이트형 반도체장치에 있어서, 상기 반도체 기판이, 상기 홈의 상기 단부 가장자리부의 상단부를 포위하도록, 상기 상부 주표면에 선택적으로 형성되고, 불순물 농도가 상기 제 1 반도체층보다도 높은 제 1 도전형식의 고농도 반도체층을 더 구비한다.
본 발명에 관한 제 15 국면의 장치에서는, 제 14 국면의 절연 게이트형 반도체장치에 있어서, 상기 고농도 반도체층이, 상기 제 1 게이트 배선의 바로 아래의 영역을 덮도록 형성되어 있다.
본 발명에 관한 제 16 국면의 제조방법은, 절연 게이트형 반도체장치의 제조방법에 있어서, 상부 주표면과 하부 주표면을 규정하는 동시에 이 상부 주표면에 노출하는 제 1 도전형의 제 1 반도체층을 구비하는 반도체 기판을 준비하는 공정과, 상기 상부 주표면에 선택적으로, 제 2 도전형의 불순물을 도입함으로써, 제 2 도전형의 제 2 반도체층을 상기 제 1 반도체층 중의 상기 상부 주표면의 부분에 선택적으로 형성하는 공정과, 상기 상부 주표면에 선택적으로 제 1 도전형의 불순물을 도입함으로써, 상기 제 1 반도체층보다도 불순물 농도가 높은 제 1 도전형의 제3 반도체층을 상기 제 2 반도체층 중의 상기 상부 주표면의 부분에 선택적으로 형성하는 제 3 반도체층 형성공정과, 상기 상부 주표면으로부터 선택적으로 에칭을 실시함으로써, 상기 제 3 및 제 2 반도체층을 관통하여 상기 제 1 반도체층에 이르는 홈을 상기 반도체 기판에 선택적으로 형성하는 홈 형성공정과, 상기 홈의 내벽과 상기 상부 주표면을 덮는 절연막을 형성하는 공정과, 상기 절연막을 덮도록 도전층을 적층하는 공정과, 상기 도전층을 선택적으로 제거함으로써, 상기 절연막을 통해 상기 홈에 매설된 게이트 전극과, 상기 홈의 길이방향의 단부 가장자리부로부터 떨어진 위치에 있어서 상기 게이트 전극의 위와 상기 상부 주표면을 덮는 상기 절연막 위에 걸쳐, 상기 게이트 전극에 일체적으로 연속하여 배설된 제 1 게이트 배선과, 상기 홈의 상기 단부 가장자리부로부터 상기 제 1 게이트 배선과는 반대측으로 떨어지고, 상기 상부 주표면 위에 상기 절연막을 통해 배설되는 제 2 게이트 배선을 형성하는 게이트 형성공정과, 상기 제 l 및 제 2 게이트 배선을 덮도록 절연층을 적층하는 공정과, 상기 절연층 중에서, 상기 제 1 및 제 2 게이트 배선 위에 선택적으로, 제 1 개구부 및 제 2 개구부를 각각 형성하는 공정과, 상기 절연층위를 덮는 동시에, 상기 제 1 및 제 2 개구부를 충전함으로써, 상기 제 1 게이트 배선과 상기 제 2 게이트 배선을 전기적으로 접속하는 접속배선을 형성하는 공정과, 각각이 상기 반도체 기판의 표면에 전기적으로 접속하도록, 한쌍의 주전극을 형성하는 주전극 형성공정을 구비하고 있다.
그리고, 이 주전극 형성공정에서는, 상기 한쌍의 주전극의 한쪽이, 상기 상부 주표면에 있어서 상기 제 2 및 제 3 반도체층에 전기적으로 접속하도록 형성되고, 상기 게이트 형성공정에서는, 상기 게이트 전극의 상면이, 상기 홈의 상기 단부 가장자리부에 접하는 부위에 있어서, 상기 상부 주표면과 동일 평면 내지 그것보다 아래쪽에 위치하도록, 상기 게이트 전극이 형성된다.
본 발명에 관한 제 17 국면의 제조방법은, 제 16 국면의 절연 게이트형 반도체장치의 제조방법에 있어서, 상기 홈 형성공정에 앞서, 선택적으로 개구하는 차폐막을 상기 상부 주표면 위에 형성하는 공정과, 상기 상부 주표면에 열산화 처리를 시행하는 것에 의해, 상기 차폐막이 개구하는 영역에 선택적으로, 상기 절연막보다도 두꺼운 후막 절연막을 형성하는 공정을 더 구비하고, 상기 홈 형성공정에서는, 상기 홈이 상기 후막 절연막을 피하여 형성되며, 상기 게이트 형성공정에서는, 상기 제 2 게이트 배선이 상기 후막 절연막 위에 형성된다.
본 발명에 관한 제 18 국면의 제조방법은, 제 16 국면의 절연 게이트형 반도체장치의 제조방법에 있어서, 상기 제 3 반도체 형성공정과 동시에 실행되고, 상기 상부 주표면에 선택적으로 제 1 도전형의 불순물을 도입함으로써, 불순물 농도가 상기 제 1 반도체층보다도 높은 제 1 도전형식의 고농도 반도체층을 상기 반도체기판의 상기 상부 주표면의 부분에 선택적으로 형성하는 공정을 더 구비하고 있다. 그리고, 상기 홈 형성공정에서는, 상기 홈의 상기 단부 가장자리부의 상단부가 상기 고농도 반도체층에 포위되도록 형성된다.
본 발명에 관한 제 19 국면의 제조방법은, 절연 게이트형 반도체장치의 제조방법에 있어서, 상부 주표면과 하부 주표면을 규정하는 동시에 이 상부 주표면에 노출하는 제 1 도전형의 제 1 반도체층을 구비하는 반도체 기판을 준비하는 공정과, 상기 상부 주표면에 선택적으로, 제 2 도전형의 불순물을 도입함으로써, 제 2 도전형의 제 2 반도체층을 상기 제 1 반도체층 중의 상기 상부 주표면의 부분에 선택적으로 형성하는 공정과, 상기 상부 주표면에 선택적으로 제 1 도전형의 불순물을 도입함으로써, 상기 제 1 반도체층보다도 불순물 농도가 높은 제 1 도전형의 제 3 반도체층을 상기 제 2 반도체층 중의 상기 상부 주표면의 부분에 선택적으로 형성하는 제 3 반도체층 형성공정과, 상기 상부 주표면으로부터 선택적으로 에칭을 함으로써, 상기 제 3 및 제 2 반도체층을 관통하여 상기 제 1 반도체층에 이르는 홈을 상기 반도체 기판에 선택적으로 형성하는 홈 형성공정과, 상기 홈의 내벽과 상기 상부 주표면을 덮는 절연막을 형성하는 공정과, 상기 절연막을 덮도록 도전층을 적층하는 공정과, 상기 도전층을 선택적으로 제거함으로써, 상기 절연막을 통해 상기 홈에 매설된 게이트 전극과, 상기 홈의 길이방향의 단부 가장자리부로부터 떨어진 위치에 있어서 상기 게이트 전극 위와 상기 상부 주표면을 덮는 상기 절연막 위에 걸쳐, 상기 게이트 전극에 일체적으로 연속하여 배설된 제 1 게이트 배선과, 상기 홈의 상기 단부 가장자리부로부터 상기 제 1 게이트 배선과는 반대측으로 떨어지고, 상기 상부 주표면 위에 상기 절연막을 통해 배설되는 제 2 게이트 배선과, 상기 절연막을 통해 상기 상부 주표면 위에 상기 홈의 상기 단부 가장자리부로부터 떨어져 배설되고, 상기 제 l 및 제 2 게이트 배선과 일체적으로 연속되어 있는 접속배선을 형성하는 게이트 형성공정과, 각각 상기 반도체 기판의 표면에 전기적으로 접속하도록, 한쌍의 주전극을 형성하는 주전극 형성공정을 구비하고 있다.
그리고, 이 주전극 형성공정에서는, 상기 한쌍의 주전극의 한쪽이, 상기 상부 주표면에 있어서 상기 제 2 및 제 3 반도체층에 전기적으로 접속하도록 형성되고, 상기 게이트 형성공정에서는, 상기 게이트 전극의 상면이, 상기 홈의 상기 단부 가장자리부에 접하는 부위에 있어서, 상기 상부 주표면과 동일 평면 내지 그것보다 아래쪽에 위치하도록, 상기 게이트 전극이 형성된다.
본 발명에 관한 제 20 국면의 제조방법은, 제 19 국면의 절연 게이트형 반도체장치의 제조방법에 있어서, 상기 제 1 및 제 2 게이트 배선을 덮도록 절연층을 적층하는 공정과, 상기 절연층 중에서, 상기 제 1 및 제 2 게이트 배선 위에 선택적으로, 제 1 개구부 및 제 2 개구부를 각각 형성하는 공정과, 상기 절연층 위를 덮는 동시에, 상기 제 1 및 제 2 개구부를 충전함으로써, 상기 제 1 게이트 배선과 상기 제 2 게이트 배선을 전기적으로 접속하는 또 한 개의 접속배선을 형성하는 공정을 더 구비한다.
제 1 국면의 장치에서는, 제 1∼제 3 게이트 배선, 및 게이트 전극의 어느 것도 홈의 길이방향의 단부 가장자리부의 상단부를 덮는 절연막으로부터 떨어져 배설되어 있다. 이 때문에, 게이트 전극 및 게이트 배선에 인가되는 게이트 전압에기인하여, 홈의 상단부를 덮는 절연막에 발생하는 전계의 집중이 완화 내지 해소된다. 이 때문에, 장치의 게이트 내압 및 수율이 향상된다.
제 2 국면의 장치에서는, 제 1 및 제 2 게이트 배선이, 제 1 및 제 2 게이트 배선 위에 형성된 접속배선에 의해 접속된다. 이 때문에, 접속배선과 홈 사이의 서로 대향위치를 정밀도 좋게 정합시킬 필요가 없기 때문에 제조가 용이하다.
제 3 국면의 장치에서는, 홈이 복수의 단위 홈으로 분할되어 있기 때문에, 주전류의 밀도가 높여진다. 또한, 제 1 게이트 배선이, 복수의 단위 홈에 교차하 도록 띠형상으로 배설되어 있어, 복수의 단위 홈의 배열방향으로의 제 l 게이트 배선의 위치 맞춤에 높은 정밀도가 필요로 되지 않기 때문에, 제조가 용이하다.
제 4 국면의 장치에서는, 제 1 개구부가, 띠형상의 제 1 게이트 배선의 길이방향을 따라 띠형상으로 형성되어 있어, 제 1 개구부의 위치에 높은 정밀도가 요구되지 않기 때문에, 제조가 용이하다.
제 5 국면의 장치에서는, 제 1 개구부가, 분산되어 형성되어 있기 때문에, 제 1 개구부를 형성할 때에, 제 1 게이트 배선의 바로 아래에 위치하는 절연막에의 영향을 비교적 억제할 수 있다. 이 때문에, 제 1 게이트 배선의 바로 아래에 위치하는 절연막의 부분에 관해서, 비교적 높은 신뢰성를 얻을 수 있다. 또한, 복수의 단위 홈의 윗쪽을 피하는 것으로, 절연층의 상면에 있어서의 비교적 넓은 평탄부를 선택하여 제 1 개구부가 형성되게 된다. 따라서, 제 1 개구부의 형성이 비교적 용이하다.
제 6 국면의 장치에서는, 제 1 개구부가, 복수의 단위 홈의 윗쪽을 선택하여형성되어 있기 때문에, 제 1 개구부를 형성할 때에, 제 1 게이트 배선의 바로 아래에 위치하는 절연막에의 영향이 없다. 이 때문에, 제 1 게이트 배선의 바로 아래에 위치하는 절연막의 부분에 관해서, 높은 신뢰성를 얻을 수 있다.
제 7 국면의 장치에서는, 제 1 및 제 2 게이트 배선과 동일 재료로 구성되고, 더구나, 제 1 및 제 2 게이트 배선과 일체적으로 연속되어 있는 접속배선으로, 제 1 및 제 2 게이트 배선이 접속되기 때문에, 제 1 및 제 2 게이트 배선 사이의 전기저항이 낮게 억제된다. 이 때문에, 장치의 스위칭 속도를 높일 수 있다.
제 8 국면의 장치에서는, 제 1 및 제 2 게이트 배선이, 다시, 또 하나의 접속배선으로 접속되기 때문에, 제 1 및 제 2 게이트 배선의 사이의 전기저항이 더욱 낮게 억제된다. 이 때문에, 장치의 스위칭 속도를 한층 더 높일 수 있다.
제 9 국면의 장치에서는, 홈이 복수의 단위 홈으로 분할되어 있기 때문에, 주전류의 밀도를 높일 수 있다. 또한, 접속배선이, 상부 주표면 중의 복수의 단위 홈에 끼워진 영역, 즉 게이트 전극에 가까운 영역을 따라 배설되어 있기 때문에, 게이트 전극과 제 2 게이트 배선 사이의 전기저항을 낮게 억제할 수 있다.
제 10 국면의 장치에서는, 제 2 게이트 배선과 반도체 기판 사이에 두께가 큰 후막 절연막이 개재되기 때문에, 제 2 게이트 배선과 반도체 기판 사이의 절연내압이 높게 확보된다.
제 11 국면의 장치에서는, 홈의 단부 가장자리부의 상단부가, 고농도 반도체층에 포위되어 있기 때문에, 이 상단부를 덮는 절연막이 두껍게 형성된다. 또한, 절연막의 약점부인 후막 절연막의 단부 가장자리부의 바로 아래에도 고농도 반도체층이 형성되어 있기 때문에, 이 약점부가 보강된다. 그 결과, 절연막의 신뢰성이 향상된다.
제 12 국면의 장치에서는, 제 2 반도체층의 주위, 및 홈의 단부 가장자리의 하단부를 포위하도록, 제 4 반도체층이 형성되어 있기 때문에, 장치의 내압이 향상된다.
제 13 국면의 장치에서는, 제 2 반도체층이, 제 2 게이트 배선의 바로 아래의 영역까지 연장되어 있기 때문에, 제 4 반도체층을 별개로 설치하는 일 없이, 비교적 높은 내압을 얻을 수 있다.
제 14 국면의 장치에서는, 홈의 단부 가장자리부의 상단부가 고농도 반도체층에 포위되어 있기 때문에, 이 상단부를 덮는 절연막이 두껍게 형성된다. 이 때문에, 절연막의 신뢰성이 향상된다.
제 15 국면의 장치에서는, 고농도 반도체층이, 제 1 게이트 배선의 바로 아래의 영역도 덮도록 형성되어 있기 때문에, 제 1 게이트 배선 위에 절연층의 개구부를 형성할 때에 일어나는 제 1 게이트 배선의 바로 아래의 절연층의 열화가 보상된다. 즉, 절연층의 신뢰성을 높일 수 있다.
제 16 국면의 제조방법에서는, 홈의 상단부를 덮는 절연막에 발생하는 전계의 집중이 완화 내지 해소되는 장치를 종래 주지의 기술의 조합에 의해서 용이하게 제조할 수 있다. 더구나, 제 1 및 제 2 게이트 배선이, 제 1 및 제 2 게이트 배선 위에 형성된 접속배선에 의해 접속되기 때문에, 접속배선과 홈 사이의 상대위치를 정밀도 높게 정합시킬 필요가 없다. 이 때문에, 제조가 특히 용이하다.
제 17 국면의 제조방법에서는, 제 2 게이트 배선과 반도체 기판 사이의 절연내압이 높은 장치를 용이하게 제조가능하다.
제 18 국면의 제조방법에서는, 절연막의 신뢰성이 높은 장치를 용이하게 제조가능하다.
제 19 국면의 제조방법에서는, 홈의 상단부를 덮는 절연막에 발생하는 전계의 집중이 완화 내지 해소되고, 더구나 스위칭 속도가 높은 장치를 종래 주지의 기술의 조합에 의해서 용이하게 제조할 수 있다.
제 20 국면의 제조방법에서는, 스위칭 속도가 더욱 높은 장치를 용이하게 제조가능하다.
본 발명의 목적, 특징, 국면 및 이점은, 이하의 상세한 설명과 첨부도면과 의해 보다 명백해진다.
본 발명은 절연 게이트형 반도체장치 및 그 제조방법에 관한 것으로, 특히, 게이트 내압을 향상시키기 위한 개량에 관한 것이다.
도 1은, 실시예 1의 장치의 정면 단면도이다.
도 2는, 실시예 1의 장치의 평면 단면도이다.
도 3은, 실시예 1의 장치의 평면도이다.
도 4는, 실시예 1의 장치의 정면 단면도이다.
도 5는, 실시예 1의 장치의 측면 단면도이다.
도 6은, 실시예 1의 장치의 확대 정면 단면도이다.
도 7은, 실시예 1의 또 다른 장치예의 평면 단면도이다.
도 8∼도 36은, 실시예 1의 장치의 제조공정도이다.
도 37은, 실시예 2의 장치의 평면도이다.
도 38은, 실시예 2의 장치의 정면 단면도이다.
도 39는, 실시예 2의 장치의 측면 단면도이다.
도 40은, 실시예 2의 또 다른 장치예의 평면도이다.
도 41은, 실시예 3의 장치의 평면도이다.
도 42 및 도 43은, 실시예 3의 장치의 정면 단면도이다.
도 44는, 실시예 3의 또 다른 장치예의 평면도이다.
도 45는, 실시예 4의 장치의 정면 단면도이다.
도 46은, 실시예 5의 장치의 평면도이다.
도 47 및 도 48은, 실시예 5의 장치의 정면 단면도이다.
도 49∼도 60은, 실시예 5의 장치의 제조 공정도이다.
도 61은, 실시예 6의 장치의 평면도이다.
도 62 및 도 63은, 실시예 6의 장치의 정면 단면도이다.
도 64는, 실시예 7의 장치의 정면 단면도이다.
도 65는, 실시예 8의 장치의 평면도이다.
도 66은, 실시예 8의 장치의 정면 단면도이다.
도 67은, 실시예 8의 또 다른 장치예의 평면도이다.
도 68은, 실시예 8의 또 다른 장치예의 정면 단면도이다.
도 69는, 종래의 장치의 평면도이다.
도 70 및 도 71은, 종래의 장치의 정면 단면도이다.
도 72는, 종래의 장치의 확대 정면 단면도이다.
<1. 실시예 1>
먼저, 실시예 1의 반도체장치에 관해 설명한다.
<1-1. 장치의 구성과 동작>
도 2는, 실시예 1의 반도체장치에 구비된 반도체 기판의 상부 주표면을 나타낸 평면 단면도이다. 이 장치(101)는, 다수의 유니트 셀을 갖는 트렌치형 M0SFET으로서 구성되어 있다. 반도체 기판(90)은 상부 주표면과 하부 주표면을 갖는 평판 형태이며, 그 상부 주표면을 따라, 서로 평행하게 배열하도록, 다수의 게이트 홈(트렌치)(6)이 스트라이프 형태로 형성되어 있다. 게이트 홈(6)은, 유니트 셀마다 1개씩 형성되어 있다.
유니트 셀이 배열하는 반도체 기판(90)의 중앙부(도 2에 있어서 점선으로 둘러싸인 영역)는 '셀 영역 CR'으로 칭해진다. 셀 영역 CR의 주위에는, 도시하지 않은 게이트 배선이 배설되어 있다. 이 게이트 배선이 배설된 영역은 '게이트 배선영역 GR'로 칭해진다. 또한, 도 2에 나타낸 평면 단면도는, 실시예 1의 장치(101) 뿐만 아니라, 이하에 서술하는 모든 실시예의 장치에 공통적인 평면 단면도이다.
도 3은, 게이트 배선영역 GR에 있어서 장치(101)의 평면도이다. 또한, 도 1은, 도 2 및 도 3에 나타낸 A-A 절단선에 따른 단면도이며, 도 4는 마찬가지로 B-B절단선에 따른 단면도이다. 더구나, 도 5는, 도 2에 있어서의 C-C 절단선에 따른 단면도이다. 즉, 도 1, 도 3 및 도 4는, 게이트 배선영역 GR에서의 장치(101)의 구조를 나타내고 있고, 도 5는 셀 영역 CR에 있어서의 구조를 나타내고 있다. 이하에서, 이들 도면을 참조하면서, 장치(101)의 구성과 동작에 관해 설명한다.
실리콘을 모재로 하는 반도체 기판(90)에는, 그것의 하부 주표면에 노출하는 평판 형태의 n형 기판층(1)과, 마찬가지로 평판 형태로 n형 기판층(1) 위에 형성된 n형 에피택셜층(2)이 구비되어 있다. 그리고, 반도체 기판(90)의 상부 주표면, 즉 n형 에피택셜층(2)의 표면에는, p형 반도체층(22)과 p웰층(3)이, 각각 선택적으로 형성되어 있다. n형 기판층(1)은 n형 불순물을 고농도로 함유하고 있다. n형 에피택셜층(2)에 있어서의 불순물 농도는, n형 기판층(1)보다도 낮게 설정되어 있다.
p형 반도체층(22)은, 셀 영역 CR의 전체에 걸치도록 형성되어 있다. p웰층(3)은, 게이트 배선영역 GR에 있어서, p형 반도체층(22)을 포위하고, 더구나, p형 반도체층(22)의 측 단부 가장자리부를 포함하도록 형성되어 있다. p형 반도체층(22) 및 p웰층(3)의 어느 것도, n형 에피택셜층(2)보다도 얕은데, 즉, 그것들의 저부가 n형 기판층(1)에는 이르지 않도록 형성되어 있다.
반도체 기판(90)의 상부 주표면에 개구하는 게이트 홈(6)은, p형 반도체층(22)보다는 깊고, n형 에피택셜층(2)보다는 얕게 형성되어 있다. 게이트 배선영역 GR의 p웰층(3)은, 장치의 내압을 높이기 위해 형성되는 것이다. 이 목적을 위하여, p웰층(3)은, p형 반도체층(22)의 측단부 가장자리부를 포함할 수 있도록, p형 반도체층(22)보다도 얕아지지 않도록 형성된다.
더구나, 내압을 향상시키는 데에 있어서, p웰층(3)은, 도 4에 나타낸 것과 같이, p형 반도체층(22)보다도 깊고, 또한, 도 1에 나타낸 것과 같이, 게이트 홈(6)의 길이방향의 단부 가장자리의 하단부 BE를 포함하도록 형성되는 것이 바람직하다. 또한, 게이트 배선영역 GR에서는, 게이트 홈(6)의 길이방향의 단부 가장자리부의 상단부 UE를 포위하도록, n형 반도체층(5)이 반도체 기판(90)의 상부 주표면에 선택적으로 형성되어 있다. n형 반도체층(5)은, n형 에피택셜층(2)보다도 높은 농도로 n형 불순물을 함유한다.
셀 영역 CR에 있어서는, 게이트 홈(6)에 인접하도록, 반도체 기판(90)의 상부 주표면, 즉 p형 반도체층(22)의 표면에, 선택적으로 n형 반도체층(23)이 형성되어 있다. 즉, 셀 영역 CR에서는, 반도체 기판(90)의 상부 주표면의 복수의 게이트 홈(6)에 끼워진 영역에 있어서, n형 반도체층(23)과 p형 반도체층(22)이 선택적으로 노출되어 있다. n형 반도체층(23)은, n형 불순물을 n형 에피택셜층(2)보다도 고농도로 포함하고 있다. 또한, n형 반도체층(23)은, p형 반도체층(22)보다도 얕게 형성되어 있다.
게이트 홈(6)의 내벽에는, 실리콘 산화물로 구성되는 게이트 절연막(8)이 형성되어 있다. 그리고, 게이트 홈(6)에는, 이 게이트 절연막(8)을 통해, 게이트 전극(7)이 매설되어 있다. 게이트 전극(7)은, 불순물이 고농도로 도우프된 폴리실리콘으로 구성되어 있다. 게이트 전극(7)의 상면 및 게이트 홈(6)으로부터 돌출된 게이트 전극(7)의 부분의 표면(도 5)은, 실리콘 산화물로 구성되는 절연막(16)으로 덮여 있다.
더구나, 게이트 홈(6)을 제외한, 반도체 기판(90)의 상부 주표면도, 실리콘 산화물로 구성되는 절연막(17)으로 덮여 있다. 단, 게이트 배선영역 GR에 있어서의 상부 주표면의 일부는, 절연막(17) 대신에, L0C0S 산화막으로서 절연막(17)보다도 두껍게 형성된 절연막(4)에 의해 덮여 있다. 또한, 도 5에 나타낸 것과 같이, 셀 영역 CR에서는, 절연막(17)에는 개구부가 선택적으로 형성되어 있고, 이 개구부를 통하여, 소스 전극(14)이 p형 반도체층(22)과 n형 반도체층(23)의 쌍방에 접속되어 있다.
n형 기판층(1)의 노출면, 즉 반도체 기판(90)의 하부 주표면 위에는, 드레인 전극(15)이 형성되어 있다. 이들 소스 전극(14) 및 드레인 전극(15)을 통하여, 드레인 전류(주전류)가 흐른다. 즉, 소스 전극(14) 및 드레인 전극(15)은, 한쌍의 주전극으로서 기능한다. 한쪽의 소스 전극(14)은, 예를 들면, Al-Si으로 구성되고, 다른 쪽의 드레인 전극(15)은, 예를 들면, Ti/Ni/Au 합금으로 구성된다.
도 5에 나타낸 것과 같이, 게이트 절연막(8)을 통해 게이트 전극(7)에 대향하며, n형 반도체층(23)과 n형 에피택셜층(2)에 끼워진 p형 반도체층(22)의 부분이, 채널영역 CH로서 기능한다. 게이트 전극(7)에 인가되는 전압에 의해서, 주전류의 크기가 제어된다. 즉, 이 장치(101)는, n 채널형의 M0SFET으로 구성되어 있다.
게이트 배선영역 GR에는, 2 종류의 게이트 배선(9, 10)이 배설되어 있다. 이들 게이트 배선(9, 10)은, 게이트 전극(7)과 동일한 재료로 구성되어 있다. 게이트 배선(9)은, 게이트 홈(6)의 열의 길이방향의 단부 가장자리부의 부근에 있어서 게이트 전극(7)의 상면 및 반도체 기판(90)의 상부 주표면에 걸치도록, 게이트 홈(6)의 배열방향을 따라, 그것들의 위에 배설되어 있다. 더구나, 게이트 배선(9)은, 게이트 전극(7)의 열에 일체적으로 연결되어 있다. 또한, 게이트 배선(9)은, 도 3에 나타낸 것과 같이, 바람직하게는, 게이트 전극(7)의 열에 직교하도록, 띠형상으로 형성된다.
도 1에 나타낸 것과 같이, 게이트 배선(9)은, 게이트 홈(6)의 열의 길이방향의 단부 가장자리부의 상단부 UE를 덮지 않도록, 단부 가장자리부로부터 얼마쯤 후퇴한 위치에 배설된다. 더구나, 도 6에 상단부 UE 부근을 확대하여 나타낸 것과 같이, 게이트 전극(7)의 상면의 위치는, 적어도 게이트 홈(6)의 길이방향의 단부 가장자리부 부근에 있어서는, 반도체 기판(90)의 상부 주표면과 동일평면, 내지 그것보다 아래쪽으로 설정되고, 바람직하게는, 도 1에 나타낸 것과 같이, 아래쪽으로 설정된다. 아래쪽으로 설정함으로써, 제조 오차의 영향을 해소하는 것이 가능해진다. 또한, 도 1에 나타낸 것과 같이, 상단부 UE는, 전술한 n형 반도체층(5)으로 포위되어 있다.
반도체 기판(90)의 상부 주표면과 게이트 배선(9)의 사이에는, 절연막(17)이 개재되어 있고, 이 절연막(17)에 의해서, 쌍방의 사이가 전기적으로 절연되어 있다. 게이트 홈(6)의 길이방향의 단부 가장자리부의 연장방향에 위치하는 영역에 있어서, p웰층(3)의 노출면에, 절연막(4)이 형성되어 있다. 그리고, 이 절연막(4) 위에, 게이트 전극(7)의 배열방향을 따르도록, 게이트 배선(10)이 배설되어 있다. 게이트 배선(10)과 p웰층(3)은, 절연막(4)에 의해서, 전기적으로 절연되어 있다. 또한, 게이트 배선(9, 10)의 표면, 즉 측벽 및 상면도, 게이트 전극(7)의 상면을 덮는 절연막(16)과 마찬가지로, 실리콘 산화막으로 구성되는 절연막(18)으로 덮여 있다.
반도체 기판(90), 게이트 전극(7), 게이트 배선(9, 10)의 표면을 덮는, 절연막(17, 4, 16, 18) 위에는, BPSG(붕소와 인을 함유한 실리케이트 글라스)층(11)이 형성되어 있다. BPSG층(11)의 상면은, 실리콘 산화막으로 구성되는 절연막(19)으로 덮여 있다. 절연막(18), BPSG층(11), 및 절연막(19)으로 구성되는 다층 절연체에는, 소스 전극(14)과 반도체 기판(90)의 접속부에 있어서, 개구부가 선택적으로 형성되어 있으며, 그것에 따라, 소스 전극(14)과 반도체 기판(90) 사이의 접속이 실현되고 있다.
상기한 다층 절연체에는, 더구나, 게이트 배선(9)의 상면을 따라 띠형상으로 형성된 개구부(20), 및 게이트 배선(10)의 상면을 따라 띠형상으로 형성된 개구부(21)가 형성되어 있다. 그리고, 이들 개구부(20, 21)의 쌍방을 충전하고, 더구나, 그것들을 서로 연결하도록 다층 절연체 위에, 게이트 배선(13)이 형성되어 있다. 즉, 게이트 배선(13)은, 게이트 배선(9)과 게이트 배선(10)을, 개구부(20, 21)를 통하여 서로 전기적으로 접속하고 있다. 게이트 배선(13)은, 게이트 배선(9, 10)과는 달리, 소스 전극(14)과 동일한 재료로 구성된다. 또한, 게이트 배선(13)과 소스 전극(14)은, 서로 전기적으로 절연되어 있다.
장치(101)를 사용하기 위해서는, 우선, 도시하지 않은 외부전원을 접속함으로써, 소스 전극(14)을 기준으로 양의 전압이 드레인 전극(15)으로 인가된다. 통상적으로는, 외부전원과 예를 들면 드레인 전극(15)의 사이에는, 도시하지 않은 부하가 개재된다. 이 상태에서, 게이트 배선(9, 10, 13)을 통하여 게이트 전극(7)에 인가되는 전압을 조정하는 것에 의해, 주전류의 크기가 제어된다.
소스 전극(14)을 기준으로 하여 소정의 게이트 임계전압을 넘는 양의 게이트 전압을, 게이트 전극(7)으로 인가하는(게이트를 온하는) 것에 의해, p형의 채널영역 CH에, n형의 반전층이 형성된다. 그 결과, 채널영역 CH가 도통상태가 되기 때문에, 드레인 전극(15)으로부터 소스 전극(14)으로 주전류가 흐른다. 즉, 장치(101)는 도통상태가 된다.
다음에, 소스 전극(14)과 게이트 전극(7) 사이에 인가되는 게이트 전압을 제로 또는 음(역 바이어스)의 값으로 되돌리면(게이트를 오프하면), 채널영역 CH에 형성된 반전층은 소멸하고, 채널영역 CH는 원래의 p형의 도전형식으로 복귀한다. 그 결과, 소스 전극(14)과 드레인 전극(15) 사이에는, 주전류가 흐르지 않게 된다. 즉, 장치(101)는 차단상태(오프 상태)가 된다.
장치(101)에서는, 게이트 홈(6)의 상단부 UE가, 게이트 전극(7) 및 게이트 배선(9) 중 어느 것에 의해서도 덮여지지 않는다. 게이트 전극(7)의 상면은, 상단부 UE에 있어서는, 반도체 기판(90)의 상부 주표면보다 윗쪽에는 위치하지 않고, 또한, 게이트 배선(9)은, 상단부 UE에서 떨어져 배설되어 있다. 그리고, 게이트 배선(9)과 게이트 배선(10) 사이의 접속은, BPSG층(11)을 포함하는 다층 절연체 위에 배설된 게이트 배선(13)에 의해서 실현되어 있다. 바꿔 말하면, 종래 장치(150)와는 달리, 게이트 배선은 상단부 UE를 회피하도록 배설되어 있다.
그 결과, 게이트 전극(7), 게이트 배선(9, 10, 13)에 인가되는 게이트 전압에 기인하여, 상단부 UE에 있어서 게이트 절연막(8) 및 절연막(17)에 발생하는 전계의 집중이 완화 내지 해소된다. 이 때문에, 장치(101)의 게이트 내압 및 제품으로서의 수율도 향상된다.
또한, 상단부 UE가 n형 반도체층(5)에 의해서 포위되어 있기 때문에, 상단부 UE에 있어서 게이트 절연막(8) 및 절연막(17)이 두껍게 형성된다. 더구나, 게이트 배선(10)과 p웰층(3) 사이에는, 절연막(17)보다도 두껍게 형성된 절연막(4)이 개재되어 있기 때문에, 게이트 배선(10)과 p웰층(3) 사이의 절연내압이, 충분히 높게 얻을 수 있다. 이것들의 것도 장치의 내압의 향상 및 신뢰성의 향상에 기여하고 있다.
이때, 도 2에는, 게이트 홈(6)의 열이 서로 평행한 띠형상(스트라이프 형태)으로 배열된 예를 나타내었지만, 게이트 배선영역 GR에 있어서의 구조가 도 1∼도 4, 도 6에 나타낸 형태에 있어서, 셀 영역 CR에 있어서의 구조가 도 5에 나타낸 형태이면 좋다. 예컨대, 도 7에 나타낸 것과 같이, 게이트 홈(6)이 격자형(크로스 스트라이프형)으로 배열되어 있어도 된다. 이 장치(101a)에 있어서도, 도 7 중의 A-A 절단선, B-B 절단선 및 C-C 절단선을 따른 단면구조는, 도 1∼도 6에 나타낸 구조와 동일하다.
<1-2. 장치의 제조방법>
도 8∼도 37은, 장치(101)의 바람직한 제조방법을 나타낸 제조공정도이다. 장치(101)를 제조하기 위해서는, 도 8의 공정이 처음으로 실행된다. 도 8의 공정에서는, 우선, 실리콘을 모재로 하여, n형 불순물을 고농도로 포함하는 반도체 기판이 준비된다. 이 반도체 기판이, 전술한 n형 기판층(1)에 해당한다. 다음에, 이 n형 기판층(1)의 상부 주표면 위에, 에피택셜 성장법을 사용하는 것에 의해, n형 에피택셜층(2)이 형성된다. 그 결과, 실리콘을 모재로 하는 평판 형태의 반도체 기판(90)이 완성된다.
계속하여, 도 9의 공정에서는, 우선, 반도체 기판(90)의 상부 주표면 전체에 열산화막(32)이 형성된다. 다음에, 열산화막(32) 중에서, p웰층(3)에 대응하는 부분이 선택적으로 제거된다. 더구나, 제거된 영역에, 새로운 열산화막(31)이 열산화막(32)보다도 얇게 형성된다. 열산화막(32)의 선택적 제거는, 사진제판기술을 사용하여 형성된 레지스트 패턴을 차폐체로 하여, 선택적 에칭을 시행하는 것에 의해 실행된다. 이 기술은 종래에 주지된 기술이다.
계속하여, 패터닝된 열산화막(32)을 차폐체로서 사용하면서, 붕소가 n형 에피택셜층(2)의 표면, 즉, 반도체 기판(90)의 상부 주표면으로 부어진다. 그후, 열처리를 시행하는 것에 의해, 붕소가 확산된다. 그 결과, n형 에피택셜층(2)의 상부 주표면에, p웰층(3)이 선택적으로 형성된다. 또한, 주입공정에 부수하여 확산공정이 실행되는 것은 자명하며, 이하에서는 설명을 생략한다.
다음의 도 10의 공정에서는, 우선, 열산화막(31, 32) 위에, 레지스트층이 적층된다. 그후, 이 레지스트층의 p형 반도체층(22)에 대응하는 영역이 선택적으로 제거되는 것에 의해, 레지스트 패턴(33)이 형성된다. 다음에, 레지스트 패턴(33)을 차폐체로서 사용하면서, 에칭을 시행하는 것에 의해, 열산화막(31, 32)이 선택적으로 제거된다.
계속되는 도 11의 공정에서는, 우선, 반도체 기판(90)의 상부 주표면, 즉, n형 에피택셜층(2)의 표면에 붕소가 주입된다. 그 결과, n형 에피택셜층(2)의 표면에, p웰층(3)과 연결하도록, p형 반도체층(22)이 형성된다. 그후, 레지스트 패턴(33)은 제거된다. 그후, 잔류하는 열산화막(31)은 제거된다.
다음의 도 12의 공정에서는, 우선, 반도체 기판(90)의 상부 주표면 전체에 질화막이 형성된 후, 절연막(4)을 형성해야 할 영역에 있어서, 질화막이 선택적으로 제거된다. 그 결과, 패터닝된 질화막(34)이 형성된다. 이 질화막(34)을 차폐체로서 사용하면서, 열산화 처리를 실행함으로써, 질화막(34)의 개구부에 절연막(4)이 선택적으로 형성된다.
계속하여, 도 13, 도 14 및 도 15에 나타낸 공정이 실행된다. 도 13은, 게이트 배선영역 GR의 A-A 절단선에 따른 단면도이고, 도 14는, 게이트 배선영역 GR의 B-B 절단선에 따른 단면도이다. 또한, 도 15는, 셀 영역 CR의 C-C 절단선에 따른 단면도이다.
이 공정에서는, 우선, 질화막(34)이 제거된 후에, 열산화막(91)이 형성된다. 그 결과, 반도체 기판(90)의 상부 주표면은, 절연막(4)과 열산화막(91)에 의해 덮여진다. 다음에, 절연막(4) 및 열산화막(91)의 상면에, 레지스트층이 적층된 후에, n형 반도체층(23) 및 n형 반도체층(5)에 대응하는 부위에, 개구부가 형성된다. 그리고, 패터닝된 레지스트층(35)을 차폐체로서 사용하면서, 웨트에칭처리를 실행함으로써, 열산화막(91)이 선택적으로 제거된다.
다음에, 절연막(4) 및 패터닝된 열산화막(91)을 차폐체로서 사용하면서, 반도체 기판(90)의 상부 주표면에, 비소가 선택적으로 주입된다. 그 결과, 반도체 기판(90)의 상부 주표면에, n형 반도체층(23, 5)이 선택적으로 형성된다. 그후, 열산화막(91)은 제거된다.
다음의 도 16(A-A 단면), 도 17(B-B 단면) 및 도 18(C-C 단면)의 공정에서는, 중간생성물의 상면 전체에, 예컨대, 열산화막(36) 및 HT0층(37)이 형성된다. 다음에, 열산화막(36) 및 HT0층(37)의 게이트 홈(6)에 대응하는 부위에, 개구부가 선택적으로 형성된다. 이 패터닝된 열산화막(36) 및 HTO층(37)을 차폐체로서 사용하면서, MAG-RIE법을 실행함으로써, 반도체 기판(90)의 상부 주표면에 개구하는 게이트 홈(6)이 형성된다.
게이트 홈(6)은, n형 반도체층(23) 및 n형 반도체층(5)을 관통하도록 형성된다. 따라서, 게이트 홈(6)의 측벽에는, n형 반도체층(23) 및 n형 반도체층(5)이 인접한다. 그후, 열산화막(36) 및 HTO층(37)은 제거된다.
다음의 도 19(A-A 단면), 도 20(B-B 단면) 및 도 21(C-C 단면)의 공정에서는, 열산화 처리가 실행되는 것에 의해, 게이트 홈(6)의 내벽 및 반도체 기판(90)의 상부 주표면의 전체에 걸쳐 열산화막이 형성된다. 즉, 게이트 홈(6)을 덮는 게이트 절연막(8) 및 반도체 기판(90)의 상부 주표면을 덮는 절연막(17)이 형성된다.
계속되는 도 22(A-A 단면), 도 23(B-B 단면) 및 도 24(C-C 단면)의 공정에서는, n형 불순물이 고농도로 도우프된 폴리실리콘층(38)이 중간생성물의 상면 전체에 적층된다. 이 폴리실리콘층(38)은, 게이트 홈(6)을 매립하고, 더구나, 반도체기판(90)의 상부 주표면으로부터의 두께가 일정 이상이 될 때까지 적층된다. 폴리실리콘층(38)의 적층은, 예컨대 CVD법을 사용하는 것에 의해 실행된다.
다음의 도 25(A-A 단면), 도 26(B-B 단면) 및 도 27(C-C 단면)의 공정에서는, 우선, 폴리실리콘층(38)의 상면에 레지스트층이 적층된다. 그후, 이 레지스트층은, 게이트 배선(9) 및 게이트 배선(10)에 대응하는 부위를 제외하고, 선택적으로 제거된다. 그 결과, 레지스트 패턴(39)이 형성된다.
다음의 도 28(A-A 단면), 도 29(B-B 단면) 및 도 30(C-C 단면)의 공정에서는, 레지스트 패턴(39)을 차폐체로서 사용하면서, 폴리실리콘층(38)에 선택적 에칭을 시행하는 것에 의해, 게이트 전극(7) 및 게이트 배선(9, 10)이 형성된다. 이때, 게이트 전극(7)의 상면이, 상단부 UE의 부근에서는, 반도체 기판(90)의 상부 주표면보다도 윗쪽에 위치하지 않도록, 에칭의 제어가 행하여진다.
계속되는 도 31(A-A 단면), 도 32(B-B 단면) 및 도 33(C-C 단면)의 공정에서는, 우선, 게이트 전극(7) 및 게이트 배선(9, 10)의 표면 전체에, 열산화막이 형성된다. 즉, 게이트 전극(7)의 표면을 덮는 절연막(16) 및 게이트 배선(9, 10)의 표면을 덮는 절연막(18)이 예컨대 20∼30nm 정도의 두께로 형성된다. 그후, 절연막(16, 18) 위에, CVD법을 사용하는 것에 의해, BPSG층(11)이 형성된다. 그후, BPSG층(11) 위에, 절연막(19)으로서의 산화막이, CVD법을 사용하는 것에 의해, 예컨대 100nm 정도의 두께로 형성된다. 그 결과, 절연막(16, 17, 18)과, BPSC층(11)과, 절연막(19)에 의해 3층 구조의 다층절연체가 완성된다.
계속되는 도 34(A-A 단면), 도 35(B-B 단면) 및 도 36(C-C 단면)의 공정에서는, 도시하지 않은 레지스트 패턴을 사용하여, 다층절연체에 선택적 에칭이 시행된다. 이 선택적 에칭은, 웨트법과 드라이법을 사용하여 실행된다. 그 결과, 다층절연체에, 개구부(20, 21) 및, 소스 전극(14)과 반도체 기판(90)을 접속하기 위한 개구부가 형성된다.
그후, 다층 절연체에 형성된 각 개구부를 충전하는 동시에, 다층 절연체의 상면을 덮도록, Al-Si층이 적층된다. AlSi층의 적층은, 예컨대 스퍼터링법을 사용하여 실행된다.
계속하여, Al-Si층에 패터닝을 실시하는 것에 의해, 도 1 및 도 3∼도 5에 나타낸 것과 같이, 소스 전극(14) 및 게이트 배선(13)이 형성된다. 그후, n형 기판층(1)의 표면, 즉, 반도체 기판(90)의 하부 주표면에 드레인 전극(15)을 형성함으로써, 장치(101)가 완성된다. 드레인 전극(15)의 형성은, 예컨대, 스퍼터링법을 사용하여, Ti/Ni/Au 합금을 n형 기판층(1)의 표면에 증착함으로써 수행된다.
이상과 같이, 종래 주지의 사진제판기술, 이온주입기술, CVD법, 열산화처리 등의 종래 주지의 기술을 조합하는 것에 의해, 장치(101)를 용이하게 제조하는 것이 가능하다.
<2. 실시예 2>
도 37은, 실시예 2의 장치(102)의 게이트 배선영역 GR에 있어서의 평면도이다. 또한, 도 38및 도 39는, 각각, 도 37에 있어서의 A-A 절단선 및 D-D 절단선에 따른 단면도이다. 또한, 도 37에 있어서 B-B 절단선에 따른 단면도는, 도 4와 동일하게 그려진다. 더구나, 이미 서술한 것 같이, 도 3의 평면 단면도는, 모든 실시예 에 공통이며, 도 37에 나타낸 A-A 절단선 및 B-B 절단선은 도 3의 A-A 절단선 및 B-B 절단선에 각각 해당한다.
이 장치(102)는, BPSG층(11)을 포함하는 다층 절연체 중에서, 게이트 배선(9)의 위에 적층된 부분에 형성된 개구부(40)가, 게이트 홈(6)의 윗쪽의 부위를 피하여 형성되어 있는 점에 있어서, 실시예 1의 장치(101)와는 특징적으로 다르다. 즉, 개구부(40)는, 띠형상의 게이트 배선(9)을 따라, 띠형상으로 형성되는 것은 아니고, 인접하는 게이트 홈(6)에 끼워진 영역마다 드문드문 형성되어 있다. 게이트 배선(13)은, 이 개구부(40)를 통하여 게이트 배선(9)에 접속되어 있다.
도 39에 나타낸 것과 같이, BPSG층(11)의 상면은, 게이트 홈(6)의 윗쪽의 위치에서는 얼마쯤 아래쪽으로 후퇴하고 있다. 즉, BPSG층(11)의 상면에는, 게이트 홈(6)의 배열에 대응하여 주기적인 단차가 나타난다. 게이트 홈(6)의 횡폭은, 예컨대 약 1㎛이며, 이것에 대하여, 게이트 홈(6)의 간격은, 예컨대 약 3㎛으로 게이트 홈(6)의 횡폭보다도 넓게 설정되는 것이 통례이다. 따라서, BPSG층(11)의 평탄부는, 게이트 홈(6)의 윗쪽에 있어서는 좁고, 게이트 홈(6)에 끼워진 영역의 윗쪽에서는 넓게 되어 있다. 개구부(40)는, 이 넓은 평탄부를 선택하여 형성되기 때문에, 개구부(40)를 형성하기 위한 마스터 패턴의 위치 맞춤이 비교적 용이하다.
또한, 개구부(40)를 형성할 때에는, 미세가공을 요하기 때문에, 드라이에칭이 사용된다. 이 때문에, 도 39에 나타낸 것 같이, 게이트 배선(9)의 상면도, 개구부(40)의 부위에 있어서, 얼마쯤 에치백된다. 이것은, 실시예 1의 개구부(20)(도1)의 바로 아래의 게이트 배선(9)에 있어서도 마찬가지이다. 이것은, 그것의 바로 아래에 위치하는 절연막(17)의 신뢰성에도 영향을 준다.
따라서, 게이트 배선(9) 및 절연막(17)의 신뢰성을 확보하는 데에 있어서, 게이트 배선(9) 위에 형성되는 개구부는, 될 수 있는 한 좁은 것이 바람직하다. 장치(102)에서는, 개구부(40)가 국소적으로 설치되고 있고, 장치(l01)와 비교하여, 이 점에서 바람직하다고 말할 수 있다.
이것에 대하여, 실시예 1의 장치(101)에서는, 개구부(20)의 위치를 BPSG층(11)의 상면의 특정한 평탄부에 정합시킬 필요가 없기 때문에, 개구부(20)를 형성하기 위한 마스터 패턴의 위치 맞춤에, 개구부(40)정도로 높은 정밀도가 요구되지 않아, 제조가 용이하다고 하는 이점이 있다. 또한, 개구부(20)의 개구면적이 넓기 때문에, 게이트 배선(13)과 게이트 배선(9) 사이의 접촉저항이 낮으므로, 장치의 스위칭속도에 관해서는, 양호한 결과가 초래된다.
장치(102)를 제조하기 위해서는, 장치(101)의 제조방법 중의 도 34∼도 36의 공정에 있어서, 개구부(20)를 형성하는 대신에, 개구부(40)를 형성하도록, BPSG층(11) 등의 선택적 제거를 실행하면 된다. 그것을 위하여는, 간단히, 개구부(20)를 형성가능한 차폐체로서의 레지스트 패턴을, 개구부(40)를 형성가능한 레지스트 패턴으로 바꿔놓은 것만으로 된다.
도 40은, 실시예 2의 또 다른 장치(102a)의 게이트 배선영역 GR에서의 평면도이다. 이 장치(102a)는, BPSG층(11)을 포함하는 다층 절연체 중에서, 게이트 배선(9) 위에 적층된 부분에 형성되는 개구부(41)가, 게이트 홈(6)의 윗쪽의 부위를선택하여 형성되어 있는 점에서, 장치(102)와는 특징적으로 다르다. 즉, 개구부(41)는, 도 39에 있어서의 BPSG층(11)의 상면 중의 좁은 쪽의 평탄부의 위치에 선택적으로 형성되어 있다.
게이트 홈(6)의 배열방향에 따른 개구부(41)의 개구폭에 제약이 있기 때문에, 드라이에칭에 있어서, 소위 로딩효과(개구폭이 좁으면 에칭속도가 저하하는 현상)를 보상하는 데에 있어서, 도 40에 나타낸 것과 같이, 개구부(41)의 게이트 홈(6)의 길이방향을 따른 개구폭을 길게 설정하는 것이 바람직하다. 그것을 위해서는, 도 40에 나타낸 것과 같이, 게이트 배선(9)의 횡폭을 넓게 설정할 필요가 있다.
장치(102a)에서는, 장치(102)와 마찬가지로, 개구부(41)가 국소적으로 설정되는 것 뿐만 아니라, 절연막(17)의 윗쪽의 부위를 피하여, 게이트 전극(7)의 윗쪽의 부위를 선택하여 설정되기 때문에, 드라이에칭에 수반하는 절연막(17)의 열화를 회피할 수 있다고 하는 이점이 있다.
장치(102a)를 제조하기 위해서는, 장치(101)의 제조방법 중의 도 34∼도 36의 공정에 있어서, 개구부(20)를 형성하는 대신에, 개구부(41)를 형성하도록, BPSG층(11) 등의 선택적 제거를 실행하면 된다. 그것을 위해서는, 간단히, 개구부(20)를 형성가능한 차폐체로서의 레지스트 패턴을, 개구부(41)를 형성가능한 레지스트 패턴으로 바꿔 놓은 것만으로 된다.
<3. 실시예 3>
도 41은, 실시예 3의 장치(103)의 게이트 배선영역 GR에 있어서의 평면도이다. 또한, 도 42 및 도 43은, 각각 도 41에 있어서 A-A 절단선 및 B-B 절단선에 따른 단면도이다. 이 장치(103)는, n형 반도체층(5) 대신에, n형 반도체층(45)이 형성되어 있는 점에서, 실시예 1의 장치(101)와는 특징적으로 다르다.
게이트 홈(6)의 상단부 UE를 포위하도록 형성되어 있는 n형 반도체층(45)은, 절연막(4)과 중첩되는 위치까지 연장되어 있다. 비교적 얇게 형성되는 절연막(17)과, 두껍게 형성되는 절연막(4) 사이의 접속부 LE는, 열응력이 잔류하는 부위이다. 더구나, 접속부 LE에서는, 절연막(17)이, 그것의 평균적인 두께에 비교하여 국소적으로 얇게 마무리되는 경우가 있다. 즉, 접속부 LE는, 절연막(17)으로서의 약점부라고 말할 수 있다. 장치(103)에서는, n형 반도체층(45)이 접속부 LE의 바로 아래도 덮고 있기 때문에, 접속부 LE에서도, 절연막(17)이 두껍게 마무리된다. 즉, 장치(103)는, 절연막(17)에 있어서 약점부를 보강하도록 구성되어 있다.
또한, n형 반도체층(45)은, 도 41 및 도 43에 나타낸 것과 같이, 반도체 기판(90)의 상부 주표면 중의 게이트 배선(9)의 바로 아래에 대응하는 영역 전체를 덮도록, 인접하는 게이트 홈(6) 사이에도, 간극없이 형성되어 있다. 이미 서술한 것 같이, 개구부(20)를 형성하기 위한 드라이에칭 공정은, 절연막(17) 중의 개구부(20)의 바로 아래에 위치하는 부위에 열화를 가져오는 경우가 있다.
그렇지만, 장치(103)에서는, 절연막(17) 중의 게이트 배선(9)의 바로 아래에 해당하는 영역이, n형 반도체층(45)으로 덮어져 있기 때문에, 이 영역에 있어서, 절연막(17)이 두껍게 마무리된다. 이것에 의해, 드라이에칭에 의한 절연막(17)의열화가 보상된다. 또한, 도 41에 나타낸 것과 같이, n형 반도체층(45)은, 바람직하게는, 게이트 홈(6)의 배열방향을 따라서 띠형상으로 형성된다. 이때에는, n형 반도체층(45)을 형성하기 위한 마스크 패턴의 위치 맞춤에 높은 정밀도가 요구되지 않기 때문에, 제조가 용이하게 된다.
장치(103)를 제조하기 위해서는, 장치(101)의 제조방법 중의 도 13∼도 15의 공정에 있어서, n형 반도체층(5)을 형성하는 대신에, n형 반도체층(45)을 형성하 도록, 비소의 선택적 주입을 실행하면 된다. 그것을 위해서는, n형 반도체층(23) 및 n형 반도체층(45)에 대응하는 부위에, 개구부를 갖도록, 레지스트층(35)의 패터닝을 실행하면 된다.
도 44는, 실시예 3의 또 다른 장치(103a)의 게이트 배선영역 GR에 있어서의 평면도이다. 이 장치(103a)는, n형 반도체층(45) 대신에, n형 반도체층(46)이 형성되어 있다. 게이트 홈(6)의 상단부 UE를 포위하도록 형성되어 있는 n형 반도체층(46)은, n형 반도체층(45)과는 달리, 반도체 기판(90)의 상부 주표면 중의 게이트 배선(9)의 바로 아래에 대응하는 영역 전체를 덮도록 형성되어 있지는 않다. 그렇지만, n형 반도체층(46)은, n형 반도체층(45)과 마찬가지로, 접속부 LE의 바로 아래도 덮도록 형성되어 있다. 이 때문에, 장치(103)와 마찬가지로 절연막(17)에 있어서의 약점부가 보강된다.
장치(103a)를 제조하기 위해서는, 장치(101)의 제조방법 중의 도 13∼도 15의 공정에 있어서, n형 반도체층(5)을 형성하는 대신에, n형 반도체층(46)을 형성하도록, 비소의 선택적 주입을 실행하면 된다. 그것을 위해서는, n형 반도체층(23)및 n형 반도체층(46)에 대응하는 부위에, 개구부를 갖도록, 레지스트층(35)의 패터닝을 실행하면 된다.
<4. 실시예 4>
도 45는, 실시예 4의 장치(104)의 게이트 배선영역 GR에 있어서, B-B 절단선(도 2)에 따른 단면도이다. 이 장치(104)는, p웰층(3)이 p형 반도체층(22)과 동일한 깊이에 형성되어 있는 점에서, 실시예 1의 장치(101)와는 특징적으로 다르다. 이 때문에, 게이트 홈(6)의 길이방향의 단부 가장자리의 하단부 BE는, p웰층(3)에 덮어지지 않고, n형 에피택셜층(2)에 직접에 포위된다.
장치의 내압을 높게 유지하는 데에는, 실시예 1의 장치(101)와 같이, 하단부 BE가 p웰층(3)에 덮어지는 것이 바람직하다. 그렇지만, 장치(l04)에서는, p웰층(3)에 있어서의 불순물 농도를, p형 반도체층(22)과 동일하게 설정하는 것이면, p웰층(3)과 n형 반도체층(23)을 동시에 형성하는 것이 가능하여, 제조공정이 간략화된다고 하는 이점이 있다. 이때, p웰층(3)은, p형 반도체층(22)이 p웰층(3)의 영역에까지 간단히 연장되어 형성되어 있는 것과 동일하다. 장치(104)는, 요구되는 내압이 그 정도로 높지 않은 용도에 적합하다.
장치(104)를 제조하기 위해서는, 장치(101)의 제조방법 중의 도 9의 공정을 생략하고, 도 10∼도 11의 공정에서, p형 반도체층(22)을 p웰층(3)의 영역까지 확대하여 형성하면 된다. 그것을 위해서는, 도 10에 있어서의 레지스트층(33)을 p형 반도체층(22)과 p웰층(3)의 쌍방에 대응하는 영역에 선택적으로 개구하도록 형성하면 된다.
<5. 실시예 5>
도 46은, 실시예 5의 장치(105)의 게이트 배선영역 GR에서의 평면도이다. 또한, 도 47 및 도 48은, 각각, 도 46에 있어서의 A-A 절단선 및 B-B 절단선에 따른 단면도이다. 도 46에 나타낸 A-A절단선 및 B-B 절단선은, 도 3의 A-A 절단선 및 B-B 절단선에 각각 해당한다.
이 장치(105)는, BPSG층(11)을 포함하는 다층 절연체의 개구부가 게이트 배선(9) 위에는 설치되지 않고, 게이트 홈(6)을 회피하도록 반도체 기판(90)의 상부 주표면 위에 절연막(17)을 통해 배설된 게이트 배선(93)에 의해서, 게이트 배선(9)과 게이트 배선(10)이 접속되어 있는 점에 있어서, 실시예 1의 장치(101)와는 특징적으로 다르다. 게이트 배선(93)은, 게이트 배선(9, 10)과 동일 재료로 구성되고, 더구나, 게이트 배선(9, 10)과 일체적으로 연속되어 있다. 즉, 게이트 배선(9, 10, 93)은, 일체적으로 연속된 하나의 게이트 배선(42)을 구성하고 있다.
장치(101)에 있어서 게이트 배선(13) 대신에, 게이트 배선(49)이 형성되어 있다. 게이트 배선(49)은, 게이트 배선(13)과 같이, 소스 전극(14)과 동일한 재료로 구성된다. 그리고, 게이트 배선(49)은, 개구부(20)를 통하여, 게이트 배선(10)과 전기적으로 접속되어 있다.
이 장치(104)에 있어서도, 게이트 배선은, 게이트 홈(6)의 상단부 UE를 회피하도록 배설되어 있기 때문에, 게이트 전압의 인가에 기인하여, 상단부 UE에서의게이트 절연막(8) 및 절연막(17)에 발생하는 전계의 집중이 완화 내지 해소된다.
이 때문에, 장치(104)의 내압 및 제품으로서의 수율도 향상된다. 또한, 게이트 배선(9)은, BPSG층(11) 등에 설치된 개구부를 통하여 게이트 배선(10)으로 접속되는 것은 아니고, 게이트 배선(93)을 통하여 게이트 배선(10)으로 일체적으로 연속되어 있기 때문에, 게이트 배선(9)과 게이트 배선(10) 사이의 전기저항이 낮아, 장치의 스위치칭 속도가 향상한다고 하는 이점을 얻을 수 있다. 더구나, 게이트 배선(9)의 윗쪽에 개구부가 형성되지 않기 때문에, 드라이에칭에 수반하는 절연막(17)의 열화를 회피할 수 있다고 하는 이점이 있다.
한편, 이 장치(104)와 비교하면, 실시예 1의 장치(101)에서는, 게이트 배선(93)과 게이트 홈(6) 사이에서, 그것들의 형성에 필요한 마스크 패턴의 위치 맞춤을 필요로 하지 않기 때문에, 제조가 용이하다고 하는 이점이 있다. 또한, 절연막(4)과 절연막(17)의 접속부 LE가, 게이트 배선(93)으로 덮어지지 않기 때문에, 장치의 내압 및 신뢰성이 높아진다고 하는 이점이 있다.
장치(105)를 제조하기 위해서는, 장치(101)의 제조방법 중의 도 8∼도 24의 공정을 실행한 후, 도 49∼도 56의 공정을 실행하면 된다. 도 49(A-A 단면) 및 도 50도(B-B 단면)의 공정에서는, 우선, 폴리실리콘층(38)의 상면에 레지스트층이 적층된다. 그후, 이 레지스트층은, 게이트 배선(42)에 대응하는 부위를 제외하고, 선택적으로 제거된다. 그 결과, 레지스트 패턴(50)이 형성된다.
다음의 도 51(A-A 단면) 및 도 52(B-B 단면)의 공정에서는, 레지스트 패턴(50)을 차폐체로서 사용하면서, 폴리실리콘층(38)에 선택적 에칭을 실시하는것에 의해, 게이트 전극(7) 및 게이트 배선(42)이 형성된다. 이때, 게이트 전극(7)의 상면이, 상단부 UE의 부근에 있어서는, 반도체 기판(90)의 상부 주표면보다도 윗쪽에 위치하지 않도록 에칭의 제어가 행하여진다.
계속되는 도 53(A-A 단면) 및 도 54(B-B 단면)의 공정에서는, 우선, 게이트 전극(7) 및 게이트 배선(42)의 표면 전체에 열산화막이 형성된다. 즉, 게이트 전극(7)의 표면을 덮는 절연막(16) 및 게이트 배선(42)의 표면을 덮는 절연막(18)이, 예컨대 20∼30nm 정도의 두께로 형성된다. 그후, 절연막(16, 18) 위에, CVD법을 사용하는 것에 의해, BPSG층(11)이 형성된다. 그후, BPSG층(11) 위에, 절연막(19)으로서의 산화막이, CVD법을 사용하는 것에 의해, 예컨대 100nm 정도의 두께로 형성된다. 그 결과, 절연막(16, 17, 18)과, BPSG층(11)과, 절연막(19)에 의해, 3층 구조의 다층 절연체가 완성된다.
계속되는 도 55(A-A 단면) 및 도 56(B-B 단면)의 공정에서는, 도시하지 않은 레지스트 패턴을 사용하여, 다층 절연체에 선택적 에칭이 실시된다. 이 선택적 에칭은, 웨트법과 드라이법을 사용하여 실행된다. 그 결과, 다층 절연체에, 개구부(21) 및 소스 전극(14)과 반도체 기판(90)을 접속하기 위한 개구부가 형성된다.
그후, 다층 절연체에 형성된 각 개구부를 충전하는 동시에, 다층 절연체의 상면을 덮도록, A-Si층이 적층된다. Al-Si층의 적층은, 예컨대 스퍼터링법을 사용하여 실행된다.
계속하여, Al-Si층에 패터닝을 실시하는 것에 의해, 도 47 및 도 48에 나타낸 것과 같이, 소스 전극(14) 및 게이트 배선(49)이 형성된다. 그후, n형 기판층(1)의 표면, 즉, 반도체 기판(90)의 하부 주표면에 드레인 전극(15)을 형성함으로써, 장치(105)가 완성된다. 드레인 전극(15)의 형성은, 예컨대, 스퍼터링법을 사용하여, Ti/Ni/Au 합금을 n형 기판층(l)의 표면에 증착함으로써 수행된다.
이상과 같이, 장치(101)의 제조방법과 같이, 종래 주지의 사진제판기술, 이온주입기술, CVD법, 열산화처리 등의 종래 주지의 기술을 조합하는 것에 의해, 장치(105)를 용이하게 제조하는 것이 가능하다.
도 57은, 실시예 5의 또 다른 장치(105a)의 게이트 배선영역 GR에서의 평면도이다. 또한, 도 58은, 도 57에 있어서의 B-B 절단선에 따른 단면도이다. 또한, 도 57의 A-A 절단선에 따른 단면도는, 도 1과 같이 나타낸다.
이 장치(105a)는, 게이트 배선(42)에 포함되는 게이트 배선(9) 위에도, BPSG층(11) 등에 개구부(20)가 설치되어 있고, 게이트 배선(9)과 게이트 배선(10)이, 게이트 배선(93) 뿐만 아니라, 개구부(20, 21)를 충전하는 게이트 배선(13)을 통하여도 접속되어 있는 점에서, 장치(105)와는 특징적으로 다르다. 게이트 배선(9)과 게이트 배선(10)이, 게이트 배선(93)과 게이트 배선(13)의 쌍방의 경로를 통하여 접속되어 있기 때문에, 그것들의 사이의 전기저항이 낮게 억제된다. 그 결과, 장치의 스위칭 속도가 향상된다고 하는 이점을 얻을 수 있다.
장치(105a)를 제조하기 위해서는, 장치(105)의 제조방법 중의 도 53 및 도 54의 공정 후에, 도 59 및 도 60의 공정을 실행하면 된다. 도 59(A-A 단면) 및 도 60(B-B 단면)의 공정에서는, 우선, 도시하지 않은 레지스트 패턴을 사용하여, 다층절연체에 선택적 에칭이 실시된다. 이 선택적 에칭은, 웨트법과 드라이법을 사용하여 실행된다. 그 결과, 다층 절연체에, 개구부(20, 21) 및 소스 전극(14)과 반도체 기판(90)을 접속하기 위한 개구부가 형성된다.
그후, 다층 절연체에 형성된 각 개구부를 충전하는 동시에, 다층 절연체의 상면을 덮도록, Al-Si층이 적층된다. Al-Si층의 적층은, 예컨대 스퍼터링법을 사용하여 실행된다.
계속하여, Al-Si층에 패터닝을 실시하는 것에 의해, 도 58에 나타낸 것과 같이, 소스 전극(14) 및 게이트 배선(13)이 형성된다. 그후, n형 기판층(1)의 표면, 즉, 반도체 기판(90)의 하부 주표면에 드레인 전극(15)을 형성함으로써, 장치(101)가 완성된다. 드레인 전극(15)의 형성은, 예컨대, 스퍼터링법을 사용하여, Ti/Ni/Au 합금을 n형 기판층(1)의 표면에 증착함으로써 수행된다.
<6. 실시예 6>
도 61은, 실시예 6의 장치(106)의 게이트 배선영역 GR에서의 평면도이다. 또한, 도 62 및 도 63은, 각각, 도 61에 있어서 A-A 절단선 및 B-B 절단선에 따른 단면도이다. 이 장치(106)는, 실시예 3의 장치(103)와 같이, n형 반도체층(5) 대신에, n형 반도체층(45)이 형성되어 있는 점에서, 실시예 5의 장치(105)와는 특징적으로 다르다.
장치(106)에서는, n형 반도체층(45)이 접속부 LE의 바로 아래도 덮고 있기 때문에, 절연막(17)과 절연막(4)의 접속부 LE에서도, 절연막(17)이 두껍게 마무리된다. 즉, 장치(106)에서는, 절연막(17)에 있어서의 약점부를 보강한다고 하는 이점이 있다. 장치(106)에서는, 장치(103)와는 달리, 접속부 LE의 위가 게이트 배선(42)에 의해서 덮어져 있기 때문에, n형 반도체층(45)에 의해서 접속부 LE를 보강한다는 것에 의한 이점은, 더 한층 크다.
또한, 장치(103)와 같이, n형 반도체층(45)은, 반도체 기판(90)의 상부 주표면 중의 게이트 배선(9)의 바로 아래에 대응하는 영역 전체를 덮도록 인접하는 게이트 홈(6) 사이에도, 간극없게 형성되어 있다. 이 때문에, 게이트 배선(9)의 바로 아래에 해당하는 영역에 있어서, 드라이에칭에 의한 절연막(17)의 열화가 보상된다고 하는 이점을 얻을 수 있다. 또한, 도 61에 나타낸 것과 같이, n형 반도체층(45)을 게이트 홈(6)의 배열방향을 따라 띠형상으로 형성함으로써, 제조공정에서 마스크패턴의 위치 맞춤을 용이화하는 것이 가능해진다.
장치(106)를 제조하기 위해서는, 장치(101)의 제조방법 중의 도 13∼도 15의 공정에서, n형 반도체층(5)을 형성하는 대신에, n형 반도체층(45)을 형성하도록, 비소의 선택적 주입을 실행하면 된다. 그것을 위해서는, n형 반도체층(23) 및 n형 반도체층(45)에 대응하는 부위에, 개구부를 갖도록, 레지스트층(35)의 패터닝을 실행하면 된다. 또한, 도 8∼도 24의 공정이 완료한 후에, 실시예 5의 도 49∼도 56의 공정을 실행하면 된다.
<7. 실시예 7>
도 64는, 실시예 7의 장치(107)의 게이트 배선영역 GR에서의, B-B 절단선(도2)에 따른 단면도이다. 이 장치(l07)는, 실시예 4의 장치(104)와 같이, p웰층(3)이 p형 반도체층(22)과 동일한 깊이로 형성되어 있는 점에서, 실시예 5의 장치(105)와는 특징적으로 다르다. 이 때문에, 게이트 홈(6)의 길이방향의 단부 가장자리의 하단부 BE는, p웰층(3)에 덮어지지 않고, n형 에피택셜층(2)에 직접적으로 포위된다.
이 장치(107)에 있어서도, 장치(104)와 같은 이점을 얻을 수 있다. 즉, p웰층(3)에 있어서의 불순물 농도를, p형 반도체층(22)과 동일하게 설정하는 것이면, p웰층(3)과 n형 반도체층(23)을, 동시에 형성하는 것이 가능하며, 제조공정이 간략화된다고 하는 이점를 얻을 수 있다.
장치(107)를 제조하기 위해서는, 장치(101)의 제조방법 중의 도 9의 공정을 생략하고, 도 10∼도 11의 공정에서, p형 반도체층(22)을 p웰층(3)의 영역까지 확대하여 형성하면 된다. 그것을 위하여는, 도 10에 있어서의 레지스트층(33)을, p형 반도체층(22)과 p웰층(3)의 쌍방에 대응하는 영역에, 선택적으로 개구하도록 형성하면 된다. 또한, 도 8∼도 24의 공정이 완료한 후에, 실시예 5의 도 49∼도 56의 공정을 실행하면 된다.
<8. 실시예 8>
도 65는, 실시예 8의 장치(108)의 게이트 배선영역 GR에서의 평면도이다. 또한, 도 66은, 도 65에 있어서 A-A 절단선에 따른 단면도이다. 이 장치(108)는, n형 반도체층(5)이 형성되어 있지 않은 점에서, 실시예 1의 장치(101)와는 특징적으로 다르다. n형 반도체층(5)이 형성되지 않기 때문에, 게이트 홈(6)의 상단부 UE에서의 게이트 절연막(8) 및 절연막(17)이 두껍게 형성되는 효과를 얻을 수 있지 않지만, 장치(101)와 같이, 게이트 배선은, 상단부 UE를 회피하도록 배설되어 있다. 이 때문에, 게이트 전압의 인가에 의해서 상단부 UE에서의 게이트 절연막(8) 및 절연막(17)에 발생하는 전계의 집중이 완화 내지 해소되는 효과는 이에 대응하여 얻을 수 있다.
장치(108)를 제조하기 위해서는, 장치(101)의 제조방법 중의 도 13∼도 15의 공정에서, n형 반도체층(23)만을 형성하고, n형 반도체층(5)을 형성하지 않도록, 비소의 선택적 주입을 실행하면 된다. 그것을 위하여는, n형 반도체층(23)에 대응하는 부위에만, 개구부를 갖도록, 레지스트층(35)의 패터닝을 실행하면 된다.
도 67은, 실시예 8의 또 다른 장치(108a)의 게이트 배선영역 GR에서의 평면도이다. 또한, 도 68은, 도 67에 있어서 A-A 절단선에 따른 단면도이다. 이 장치(108a)는, n형 반도체층(5)이 형성되어 있지 않은 점에서, 실시예 5의 장치(105)와 특징적으로 다르다. 이 장치(108a)에서도, 게이트 배선은, 상단부 UE를 회피하도록 배설되어 있기 때문에, 게이트 전압의 인가에 의해서 상단부 UE에서의 게이트 절연막(8) 및 절연막(17)에 발생하는 전계의 집중이 완화 내지 해소되는 효과는 이에 대응하여 얻을 수 있다.
장치(108a)를 제조하기 위해서는, 장치(101)의 제조방법 중의 도 13∼도 15의 공정에서, n형 반도체층(23)만을 형성하고, n형 반도체층(5)을 형성하지 않도록, 비소의 선택적 주입을 실행하면 된다. 그것을 위하여는, n형 반도체층(23)에 대응하는 부위에만, 개구부를 갖도록, 레지스트층(35)의 패터닝을 실행하면 된다.또한, 도 8∼도 24의 공정이 완료한 후에, 실시예 5의 도 49∼도 56의 공정을 실행하면 된다.
<9. 변형예>
(1) 이상의 각 실시예에서는, n채널형의 MOSFET을 예로서 들었지만. 본 발명은, p채널형의 MOSFET에 대하여도 마찬가지로 실시가 가능하며, 더구나 동일한 효과를 발휘한다.
(2) 이상의 각 실시예에서는, 게이트 홈(6)의 횡단면(도 2의 C-C 절단선에 따른 단면)의 형상이, 'U'형으로, 소위 U-M0SFET을 예시하였지만, 본 발명은, 단면형상이 'V'인, 소위 V-MOSFET에 대하여도 동일하게 실시가 가능하다.
(3) 이상의 각 실시예에서는, p웰층(3)이 구비되는 예를 게시하였지만, 본 발명은, 내압은 뒤떨어지지만, p웰층(3)을 구비하지 않은 장치에 대하여도 실시가 가능하다. 이와 같이 구성된 장치에 있어서도, 게이트 배선이, 상단부 UE를 회피하 도록 배설되어 있는 한, 게이트 전압의 인가에 의해서 상단부 UE에서의 게이트 절연막(8) 및 절연막(17)에 발생하는 전계의 집중이 완화 내지 해소되는 효과는 마찬가지로 얻을 수 있다.
(4) 이상의 각 실시예에서는, p웰층(3)과 게이트 배선(10) 사이에, 절연막(17)보다도 두꺼운 절연막(4)이 형성되어 있지만, 본 발명은, 절연막(4)이 형성되지 않고, 절연막(17)에 의해서 p웰층(3)과 게이트 배선(10)의 절연이 유지되도록 구성된 장치에 대하여도 실시가 가능하다. 이와 같이 구성된 장치에 있어서도, 게이트 배선이, 상단부 UE를 회피하도록 배설되어 있는 한, 게이트 전압의 인가에 의해서 상단부 UE에서의 게이트 절연막(8) 및 절연막(17)에 발생하는 전계의 집중이 완화 내지 해소되는 효과는 마찬가지로 얻을 수 있다.
(5) 이상의 각 실시예에서는, 반도체 기판(90)의 두개의 주표면에, 소스 전극(14)과 드레인 전극(15)이, 각각 배설된 예를 나타내었지만, 본 발명은, 게이트 홈(6)이 개구하는 쪽의 주표면에, 소스 전극(14)과 드레인 전극(15)의 쌍방이 접속된 장치에 대하여도 실시가 가능하다.
(6) 이상의 각 실시예에서는 MOSFET을 예로서 들었지만, 본 발명은, IGBT 등 M0SFET 이외의 절연 게이트형 반도체장치에 대하여도 마찬가지로 실시가 가능하다. 예컨대, n형 기판층(1)을 p형의 기판층으로 치환하면, lGBT가 실현된다. 즉, 본 발명은, 절연막을 사이에 끼워 채널영역에 대향하는 게이트 전극이 트렌치에 매설된 절연 게이트형 반도체장치에 일반적으로 실시가능하다.
(7) 이상의 각 실시예에서는, 복수개의 게이트 홈(6)이 열 형태로 배열되는 예를 들었지만, 본 발명은, 단일의 게이트 홈(6)을 갖는 장치에 대하여도 실시가 가능하다.
본 발명은 상세히 설명되었지만, 상기한 설명은, 모든 국면에 있어서, 예로서, 본 발명이 그것에 한정되는 것이 아니다. 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위로부터 벗어나는 일 없이 상정되어 얻는 것으로 해석된다.
Claims (20)
- 절연 게이트형 반도체장치에 있어서,상부 주표면과 하부 주표면을 규정하는 반도체 기판(90)을 구비하고,이 반도체 기판은,상기 상부 주표면에 노출하는 제 1 도전형의 제 1 반도체층(2)과,이 제 1 반도체층 중에서 상기 상부 주표면의 부분에 선택적으로 형성된 제 2 도전형의 제 2 반도체층(22)과,상기 제 2 반도체피부 중에서 상기 상부 주표면의 부분에 선택적으로 형성되고, 상기 제 1 반도체층보다도 불순물 농도가 높은 상기 제 1 도전형의 제 3 반도체층(23)을 구비하고,상기 반도체 기판에는, 상기 상부 주표면에 개구하는 동시에 상기 제 3 및 제 2 반도체층을 관통하여 상기 제 1 반도체층까지 이르는 홈(6)이 형성되어 있으며,상기 장치는,상기 홈의 내벽과 상기 상부 주표면을 덮는 절연막(8, 17, 4)과,상기 절연막을 통해 상기 홈에 매설된 게이트 전극(7)과,상기 홈의 길이방향의 단부 가장자리부로부터 떨어진 위치에 있어서 상기 게이트 전극의 위와, 상기 상부 주표면을 덮는 상기 절연막 위에 걸쳐, 상기 게이트 전극과 동일 재료로 구성되며, 더구나, 상기 게이트 전극에 일체적으로 연속하여 배설된 제 1 게이트 배선(9)과,상기 홈의 상기 단부 가장자리부로부터 상기 제 1 게이트 배선과는 반대측으로 떨어지고, 상기 상부 주표면 위에 상기 절연막을 통해 배설되고, 상기 게이트 전극과 동일 재료로 구성된 제 2 게이트 배선(10)과,상기 제 1 게이트 배선과 상기 제 2 게이트 배선을 전기적으로 접속하는 제 3 게이트 배선(13, 93)과,상기 반도체 기판의 표면에, 각각이 전기적으로 접속된 한쌍의 주전극(14, 15)을 더 구비하고,상기 제 3 게이트 배선은, 상기 홈의 상기 단부 가장자리부에 떨어져 배설되며,상기 한쌍의 주전극의 한쪽(14)은, 상기 상부 주표면에 있어서 상기 제 2 및 제 3 반도체층에 전기적으로 접속되어 있고,상기 게이트 전극의 상면은, 상기 홈의 상기 단부 가장자리부에 접하는 부위에 있어서, 상기 상부 주표면과 동일 평면 내지 그것보다 아래쪽으로 위치하고 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
- 제 1항에 있어서,상기 제 1 및 제 2 게이트 배선을 덮는 동시에, 상기 제 1 및 제 2 게이트 배선 위에, 각각 선택적으로 형성된 제 1 개구부(20, 40, 41) 및 제 2 개구부(21)를 갖는 절연층(11, 18, 19)을 더 구비하고,상기 제 3 게이트 배선은, 상기 절연층 위에 형성되는 동시에, 상기 제 1 및 제 2개구부를 통하여, 상기 제 1 게이트 배선과 상기 제 2 게이트 배선을 전기적으로 접속하는 접속배선(13)을 구비한 것을 특징으로 하는 절연 게이트형 반도체장치.
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- 제 1항에 있어서,상기 제 3 게이트 배선은, 상기 절연막을 통해 상기 상부 주표면 위에 배설되고, 상기 제 1 및 제 2 게이트 배선과 동일 재료로 구성되며, 더구나, 상기 제 1 및 제 2 게이트 배선과 일체적으로 연속되어 있는 접속배선(93)을 구비한 것을 특징으로 하는 절연 게이트형 반도체장치.
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