DE102014222189A1 - Halbleiteranordnung, Verfahren zur Herstellung eines Halbleiterchips - Google Patents

Halbleiteranordnung, Verfahren zur Herstellung eines Halbleiterchips Download PDF

Info

Publication number
DE102014222189A1
DE102014222189A1 DE102014222189.7A DE102014222189A DE102014222189A1 DE 102014222189 A1 DE102014222189 A1 DE 102014222189A1 DE 102014222189 A DE102014222189 A DE 102014222189A DE 102014222189 A1 DE102014222189 A1 DE 102014222189A1
Authority
DE
Germany
Prior art keywords
semiconductor
spring element
main electrode
semiconductor module
control electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102014222189.7A
Other languages
English (en)
Other versions
DE102014222189B4 (de
Inventor
Olaf Hohlfeld
Jürgen Hoegerl
Horst Gröninger
Edward Fuergut
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102014222189.7A priority Critical patent/DE102014222189B4/de
Priority to US14/926,258 priority patent/US9595502B2/en
Publication of DE102014222189A1 publication Critical patent/DE102014222189A1/de
Application granted granted Critical
Publication of DE102014222189B4 publication Critical patent/DE102014222189B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/71Means for bonding not being attached to, or not being formed on, the surface to be connected
    • H01L24/72Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/051Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3185Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Die Bonding (AREA)

Abstract

Es wird eine Halbleiterbaugruppe beschrieben. Gemäß einem Beispiel der Erfindung umfass die Halbleiterbaugruppe einen Halbleiterkörper, wobei der Halbleiterkörper eine Oberseite und eine der Oberseite entgegengesetzte Unterseite aufweist, eine auf der Oberseite angeordnete obere Hauptelektrode, eine auf der Unterseite angeordnete untere Hauptelektrode sowie eine an der Oberseite angeordnete Steuerelektrode, mittels der ein elektrischer Strom zwischen der oberen Hauptelektrode und der unteren Hauptelektrode gesteuert werden kann. Die Halbleiterbaugruppe umfasst weiter ein Federelement zur Druckkontaktierung der Steuerelektrode mit einer von dem Federelement erzeugten Druckkraft, wobei das Federelement elektrisch und mechanisch mit der Steuerelektrode verbunden ist, sodass die Druckkraft unter anderem auf die Halbleiterbaugruppe wirkt.

Description

  • Die Erfindung betrifft das Gebiet der Leistungshalbleitermodule, deren Aufbau und Fertigungsverfahren.
  • Halbleiteranordnungen mit heute auf dem Markt befindlichen Press-Pack-Zellen besitzen einen komplexen Aufbau. Eine Kontaktierung der einzelnen Anschlüsse im Inneren der Zelle, beispielsweise Emitter und Kollektor, Source und Drain oder Anode und Kathode erfordern diesen komplexen Aufbau. Deshalb ist es notwendig, die Konstruktion der Zellen, sowie deren Herstellung stetig zu vereinfachen um eine kostengünstige und prozesssichere Herstellung zu ermöglichen. Üblicherweise werden die Federelemente, mit denen z.B. Steuerelektrodenanschlüsse (Gate-Anschlüsse im Falle von IGBTs), in spezielle Führungen des Press-Pack-Gehäuses eingelegt und durch anschließendes Einlegen der Halbleiterchips unter Druck in ihrer Position und Orientierung fixiert. Derartige Konstruktionen erfordern ein separates Einlegen der Federelemente und bringen eine zusätzliche Fehlerquelle sowie erhöhte Montagekosten mit sich.
  • Die der Erfindung zugrunde liegende Aufgabe besteht darin, ein Leistungshalbleitermodul bereit- und herzustellen, welches einfach im Aufbau ist und eine erleichterte Montage erlaubt. Weiterhin besteht die Aufgabe darin, eine niedrig bauende Halbleiterbaugruppe herzustellen.
  • Es wird eine Halbleiterbaugruppe beschrieben. Gemäß einem Beispiel der Erfindung umfasst die Halbleiterbaugruppe einen Halbleiterkörper, wobei der Halbleiterkörper eine Oberseite und eine der Oberseite entgegengesetzte Unterseite aufweist, eine auf der Oberseite angeordnete obere Hauptelektrode, eine auf der Unterseite angeordnete untere Hauptelektrode sowie eine an der Oberseite angeordnete Steuerelektrode, mittels der ein elektrischer Strom zwischen der oberen Hauptelektrode und der unteren Hauptelektrode gesteuert werden kann. Die Halbleiterbaugruppe umfasst weiter ein Federelement zur Druckkontaktierung der Steuerelektrode mit einer von dem Federelement erzeugten Druckkraft, wobei das Federelement elektrisch und mechanisch mit der Steuerelektrode verbunden ist, sodass die Druckkraft unter anderem auf die Halbleiterbaugruppe wirkt.
  • Des weiteren wird eine Leistungshalbleitermodul beschrieben. Gemäß einem Beispiel der Erfindung weist das Leistungshalbleitermodul einen Gehäuserahmen auf sowie einen einen innerhalb des Gehäuserahmens angeordneten Positionierrahmen und mindestens eine Halbleiterbaugruppe, wobei die einzelnen Halbleiterbaugruppen in korrespondierende Aussparungen des Positionierrahmens eingelegt sind. Mindestens eine Platine ist mittels dem/der Federelement(e) der Halbleiterbaugruppe(n) druckkontaktiert. Das Leistungshalbleitermodul weist schließlich einen oberen und einen unteren Stempel auf, welche die obere und die untere Hauptelektrode kontaktieren und Druck auf die Federelemente ausüben.
  • Die Erfindung wird nachfolgend anhand von den in den Abbildungen dargestellten Beispielen näher erläutert. Die Darstellungen sind nicht zwangsläufig maßstabsgetreu und die Erfindung beschränkt sich nicht nur auf die dargestellten Aspekte. Vielmehr wird Wert darauf gelegt, die der Erfindung zugrunde liegenden Prinzipien darzustellen. In den Abbildungen zeigt:
  • 1 einen Halbleiterchip mit weiteren Teilen zur Herstellung einer Halbleiterbaugruppe;
  • 2 eine Halbleiterbaugruppe mit angebrachtem Federelement gemäß einem Beispiel der Erfindung;
  • 3 eine Halbleiterbaugruppe mit angebrachtem Federelement und einem Abstandszylinder gemäß einem weiteren Beispiel der Erfindung;
  • 4 eine Halbleiterbaugruppe mit angebrachtem Federelement gemäß einem weiteren Beispiel der Erfindung; 5 eine Halbleiterbaugruppe mit angebrachtem Federelement gemäß einem weiteren Beispiel der Erfindung;
  • 6 eine Halbleiterbaugruppe mit angebrachtem Federelement gemäß einem weiteren Beispiel der Erfindung; 7 ein Beispiel eines Moduls mit zwei Halbleiterbaugruppen in einem Press-Pack-Gehäuse.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder ähnliche Komponenten mit jeweils gleicher oder ähnlicher Bedeutung.
  • 1 zeigt einen Halbleiterchip 1, sowie weitere Teile zur Herstellung einer Halbleiterbaugruppe 2, wie sie in 2 dargestellt ist. Der Halbleiterchip 1 umfasst einen Halbleiterkörper 10 aus einem Halbleitergrundmaterial (z.B. Silizium), in dem zur Realisierung eines in den Halbleiterkörper 10 integrierten Leistungshalbleiterbauelements insbesondere p-leitende und n-leitende Halbleiterzonen enthalten sind. Außerdem kann der Halbleiterchip 1 noch beliebig viele elektrisch leitende Schichten aufweisen wie zum Beispiel Metallisierungen, Silizidschichten oder Schichten aus dotiertem polykristallinem Halbleitermaterial (z. B. polykristallines Silizium), aber auch beliebig viele dielektrische Schichten wie beispielsweise Nitridschichten (z. B. Siliziumnitrid) oder Oxidschichten (z. B. Siliziumoxid), oder Passivierungsschichten wie z. B. Imidschichten. Bei dem Halbleitergrundmaterial kann es sich um jedes bekannte zur Herstellung von Halbleiterbauelementen übliche Halbleitergrundmaterial handeln, beispielsweise um beliebige Elementhalbleiter (z. B. Silizium, Germanium), um beliebige Verbindungshalbleiter (z. B. II-VI-Halbleiter wie Zinkselenid oder Cadmiuimsulfid, III-V-Halbleiter wie Galliumphosphid, Galliumnitrid, Galliumarsenid, Indiumphosphid, Indiumantimonid, oder IV-IV-Halbleiter wie Silziumkarbid oder Siliziumgermanium).
  • Der Halbleiterkörper 10 weist eine Oberseite 10t auf, sowie eine der Oberseite entgegengesetzte Unterseite 10b. Die Oberseite 10t ist in einer vertikalen Richtung v von der Unterseite 10b beabstandet, wobei die vertikale Richtung v senkrecht zur Unterseite 10b verläuft. Auf der Oberseite 10t ist eine obere Hauptelektrode 11 angeordnet, auf der Unterseite 10b eine untere Hauptelektrode 12. Ebenfalls auf der Oberseite 10t befindet sich eine Steuerelektrode 13. Weiterhin kann auf die Oberseite 10t eine optionale obere dielektrische Passivierungsschicht 15 aufgebracht sein. Bei dieser Passivierungsschicht 15 kann es sich zum Beispiel um ein Polyimid handeln.
  • Bei der oberen Hauptelektrode 11, der unteren Hauptelektrode 12 und der Steuerelektrode 13 kann es sich beispielsweise um dünne Metallisierungsschichten handeln. Solche Metallisierungsschichten können zum Beispiel bereits während der Herstellung des Halbleiterchips 1 im Waferverbund mit weiteren, identischen Halbleiterchips 1 auf den Halbleiterkörper 10 aufgebracht werden, also noch vor dem Vereinzeln des Wafers zu voneinander unabhängigen Halbleiterchips 1.
  • Wie in 2 dargestellt ist, befindet sich auf der dem Halbleiterkörper 10 abgewandten Seite der oberen Hauptelektrode 11 ein elektrisch leitendes oberes Ausgleichsplättchen 21, das mittels einer oberen Verbindungsschicht 31 stoffschlüssig mit der oberen Hauptelektrode 11 verbunden ist. Entsprechend befindet sich auf der dem Halbleiterkörper 10 abgewandten Seite der unteren Hauptelektrode 12 ein elektrisch leitendes unteres Ausgleichsplättchen 22, das mittels einer unteren Verbindungsschicht 32 stoffschlüssig mit der unteren Hauptelektrode 12 verbunden ist. Auf der Steuerelektrode 13 kann optional noch ein elektrisch leitendes Kontaktstück 23 angebracht sein (siehe auch 5), das mittels der oberen Verbindungsschicht 31 stoffschlüssig und elektrisch leitend mit der Steuerelektrode 13 verbunden ist. Das Kontaktstück 23 kann mit der Steuerelektrode 13 verbunden sein. Alternativ kann das Kontaktstück auch durch Abscheiden/Aufwachsen von Material auf der Steuerelektrode 13 hergestellt werden. Sofern ein derartiges Kontaktstück 23 vorgesehen ist, kann das daneben liegende obere Ausgleichsplättchen 21 eine Aussparung 211 (1) aufweisen, in der das Kontaktstück 23 später platziert wird.
  • Die Ausgleichsplättchen 21 und 22 dienen insbesondere dazu, mechanische Spannungen abzubauen, die auftreten, wenn ein derartiges Ausgleichsplättchen 21, 22 durch eine später erläuterte Kontaktplatte 41 bzw. 42 (z. B. aus Kupfer, siehe 7), die einen vom thermischen Ausdehnungskoeffizienten des Halbleiterkörpers 10 stark unterschiedlichen thermischen Ausdehnungskoeffizienten aufweist, druckkontaktiert wird. Bei fehlendem Ausgleichsplättchen 21, 22 würden die Kontaktplatte 41 und 42 die sehr dünne Hauptelektrode 11 bzw. 12 unmittelbar kontaktieren. Aufgrund der dabei entstehenden thermomechanischen Spannungen können sich die elektrischen Eigenschaften des Halbleiterchips 1 verändern, im ungünstigsten Fall kann der Halbleiterchip 1 auch reißen.
  • Die Ausgleichsplättchen 21 und 22 und – soweit vorhanden – das Kontaktstücke 23 weisen in der vertikalen Richtung v relativ große Dicken d21', d22' bzw. d23' auf, beispielsweise wenigstens 0,5 mm, wenigstens 1 mm, oder wenigstens 1,5 mm. Durch die großen Dicken soll eine Beschädigung der Elektroden 11, 12 und 13 vermieden werden, wenn die Ausgleichsplättchen 21 und 22 und ggf. das Kontaktstücke 23, wie später noch erläutert wird, beschliffen werden.
  • Optional können das obere Ausgleichsplättchen 21 und/oder das untere Ausgleichsplättchen 22 einen linearen thermischen Ausdehungskoeffizienten aufweisen, der signifikant geringer ist als der lineare thermische Ausdehnungskoeffizient der oberen Hauptelektrode 11 und der unteren Hauptelektrode 12, um eine Anpassung des linearen thermischen Ausdehnungskoeffizienten an den geringen linearen thermischen Ausdehnungskoeffizienten des Halbleiterkörpers 10 zu erreichen. Beispielsweise können das obere Ausgleichsplättchen 21 und/oder das untere Ausgleichsplättchen 22 bei einer Temperatur von 20°C einen linearen thermischen Ausdehungskoeffizienten von weniger als 11 ppm/K aufweisen, oder sogar von weniger als 7 ppm/K. Das obere Ausgleichsplättchen 21 und/oder das untere Ausgleichsplättchen 22 können dabei beispielsweise aus einem der folgenden Materialien bestehen oder einen der folgenden Aufbauten aufweisen: Molybdän; ein Metallmatrixkompositmaterial (MMC), beispielsweise AlSiC (Aluminium-Silizium-Karbid); ein Mehrschichtmaterial mit zwei oder mehr Metallschichten, beispielsweise ein Dreischichtmaterial mit der Schichtfolge Kupfer-Molybdän-Kupfer (Cu-Mo-Cu), z. B. mit Schichtdicken im Verhältnis von 1:4:1, was einen Ausdehnungskoeffizienten des Cu-Mo-Cu-Dreischichtmaterials von ca. 7,3 ppm/K ergibt.
  • Die obere Verbindungsschicht 31 kann beispielsweise als beliebige Lotschicht ausgebildet sein, insbesondere auch als Diffusionslotschicht, als gesinterte Schicht, die ein gesintertes Metallpulver (z. B. Silberpulver oder Silberflocken) enthält, oder eine elektrisch leitende Klebeschicht. Unabhängig davon kann auch die untere Verbindungsschicht 32 als beliebige Lotschicht ausgebildet sein, insbesondere auch als Diffusionslotschicht, als gesinterte Schicht, die ein gesintertes Metallpulver (z. B. Silberpulver oder Silberflocken) enthält, oder eine elektrisch leitende Klebeschicht. Die obere Verbindungsschicht 31 und die untere Verbindungsschicht 32 können insbesondere aus demselben Material bestehen, es können aber auch beliebige Kombinationen der für die beiden Schichten genannten Materialen verwendet werden.
  • In 1 sind die Ausgangsmaterialien, die zur Herstellung der oberen Verbindungsschicht 31 bzw. der unteren Verbindungsschicht 32 eingesetzt werden, mit 31' bzw. mit 32' bezeichnet. Damit soll zum Ausdruck gebracht werden, dass die ursprünglichen Verbindungsmittel 31' und 32' nach der Herstellung der Verbindung in veränderter Form vorliegen können.
  • Bei einem als Lot ausgebildeten Ausgangsmaterial 31', 32' (beispielsweise ein Zinn enthaltendes Lot) kann die resultierende Verbindungsschicht 31 bzw. 32 ein Material (z. B. Kupfer) enthalten, das während des Verbindungsprozesses aus der oberen Hauptelektrode 11 bzw. der unteren Hauptelektrode 12 in das Lot eindiffundiert ist und damit einen Bestandteil der fertigen Verbindungsschicht 31 bzw. 32 darstellt. Zur Herstellung der Verbindungen kann das Lot 31', 32' beispielsweise in Form einer Lotpaste auf die Hauptelektroden 11, 12 und/oder auf die Ausgleichsplättchen aufgetragen werden (beispielsweise durch Sieb- oder Schablonendruck). Ebenso kann das Lot 31', 32' aber auch in Form eines vorgefertigten Lotplättchens ("Preform-Lot") zwischen das obere Ausgleichsplättchen 21 und die obere Hauptelektrode 11 bzw. zwischen das untere Ausgleichsplättchen 22 und die untere Hauptelektrode 12 eingelegt werden. In jedem Fall werden die Lotpaste bzw. das/die Lotplättchen zur Herstellung der erläuterten Verbindungen aufgeschmolzen und nachfolgend abgekühlt, so dass zwischen dem oberen Ausgleichsplättchen 21 und der oberen Hauptelektrode 11 bzw. zwischen dem unteren Ausgleichsplättchen 22 und der unteren Hauptelektrode 12 jeweils eine stoffschlüssige Verbindung entsteht.
  • Bei einer als gesinterte Schicht ausgebildeten Verbindungsschicht 31 bzw. 32 kann das dieser zugrunde liegende Ausgangsmaterial 31' bzw. 32' als Paste ausgebildet sein, die ein Metallpulver (z. B. Silberpulver oder Silberflocken) enthält, sowie ein Lösungsmittel. Zur Herstellung der Verbindungen kann die Paste beispielsweise auf die Hauptelektroden 11, 12 und/oder auf die Ausgleichsplättchen 21, 22 aufgetragen werden (beispielsweise durch Sieb- oder Schablonendruck). Eine aus der Paste gebildete Pastenschicht ist dann zwischen der oberen Hauptelektrode 11 und dem oberen Ausgleichsplättchen 21 angeordnet und kontaktiert diese jeweils. Entsprechend ist eine aus der Paste gebildete weitere Pastenschicht zwischen der unteren Hauptelektrode 12 und dem unteren Ausgleichsplättchen 22 angeordnet und kontaktiert diese jeweils. In diesem Zustand werden die Pastenschichten durch Verdunsten des darin enthaltenen Lösungsmittels getrocknet und dann gesintert, wobei das Sintern bei Temperaturen von deutlich unter 250°C erfolgen kann. Durch das Sintern bilden sich aus den beiden Pastenschichten die (elektrisch leitende) obere Verbindungsschicht 31 bzw. die (elektrisch leitende) untere Verbindungsschicht 32.
  • Bei einer als elektrisch leitenden Klebeschicht ausgebildeten Verbindungsschicht 31 bzw. 32 ist das dieser zugrunde liegende Ausgangsmaterial 31' bzw. 32' als elektrisch leitender Kleber ausgebildet. Zur Herstellung der Verbindungen kann der Kleber beispielsweise auf die Hauptelektroden 11, 12 und/oder auf die Ausgleichsplättchen 21, 22 aufgetragen werden (beispielsweise durch Sieb- oder Schablonendruck). Eine aus dem Kleber gebildete obere Klebstoffschicht ist zwischen der oberen Hauptelektrode 11 und dem oberen Ausgleichsplättchen 21 angeordnet und kontaktiert diese jeweils. Durch das nachfolgende Aushärten bildet sich aus der oberen Klebstoffschicht die elektrisch leitende obere Verbindungsschicht 31. Entsprechend ist eine aus einem Kleber gebildete untere Klebstoffschicht zwischen der unteren Hauptelektrode 12 und dem unteren Ausgleichsplättchen 22 angeordnet und kontaktiert diese jeweils. Durch das nachfolgende Aushärten bildet sich aus der unteren Klebstoffschicht die elektrisch leitende untere Verbindungsschicht 32.
  • Sofern ein optionales Kontaktstück 23 vorgesehen ist, kann dieses mittels einer beliebigen der Verbindungstechniken stoffschlüssig mit der Steuerelektrode 13 verbunden werden, wie sie bereits für die Verbindung zwischen dem oberen Ausgleichsplättchen 21 und der oberen Hauptelektrode 11 erläutert wurden, und zwar unabhängig von der für die Verbindung zwischen dem oberen Ausgleichsplättchen 21 und der oberen Hauptelektrode 11 gewählten Verbindungstechnik.
  • Die folgenden 2 bis 6 zeigen unterschiedliche Beispiele der Halbleiterbaugruppe 2 gemäß 1 im zusammengebauten Zustand, wobei der Halbleiterkörper 10 inklusive der Elektroden 11, 12, 13, der Ausgleichsplättchen 21 und 22 und der Passivierungsschicht 15 zumindest teilweise von einer Kunststoffmasse 4 umgeben ist. Die Kunststoffmasse 4 kann mittels verschiedener Enkapsulierungsverfahren geformt werden, die allgemein häufig als „Molding“ bezeichnet werden (z.B. injection molding, compression molding, oder transfer molding). In diesem Zusammenhang wird die Kunststoffmasse 4 häufig auch als Moldmasse bezeichnet. Als Materialien für die Kunststoffmasse kommen sowohl Thermoplaste als auch Duroplaste in Frage, z.B. Epoxid-Harze, Polyimide, Cyanat-basierende Duroplaste, Silikone oder Benzoxazin-Harze). Derartige Molding-Verfahren sind an sich bekannt und werden daher nicht näher erläutert. Im vorliegenden Beispiel können auch eine Vielzahl von Halbleiterbaugruppen 2 nebeneinander liegend auf einmal in Moldmasse 4 eingegossen werden, sodass ein Verbund von Halbleiterbaugruppen 2 entsteht, der im Anschluss wieder vereinzelt werden kann.
  • 2 zeigt ein Beispiel einer Halbleiterbaugruppe 2 gemäß 1 mit integriertem Federelement 13a, welches mit der Steuerelektrode 13 stoffschlüssig und elektrisch leitend verbunden ist. Zugleich ragt das Federelement 13a in unbelastetem Zustand in vertikaler Richtung v aus der Moldmasse 4 zumindest teilweise heraus. Dabei kann die Moldmasse 4 (d.h. das aus der Moldmasse gebildete Gehäuse) im Allgemeinen so ausgeführt werden, dass die Feder in einer Ausnehmung des Gehäuses geführt wird, sodass eine Bewegung der Feder nur entlang einer Richtung (in der Regel entlang der vertikalen Richtung v also normal zur Chip-Oberfläche) geführt wird. Ganz allgemein, Das Federelement ist als Schraubenfeder ausgeführt. Die stoffschlüssige Verbindung zwischen dem Federelement 13a und der Steuerelektrode kann beispielsweise mittels Löten, Kleben oder Ultraschallschweißen (Bonden) erfolgen. An jener Stelle, an der die Feder aus der Moldmasse 4 herausragt, ist in dieser eine Aussparung vorgesehen, in die das Federelement 13a eingeführt werden kann. Das Federelement 13a dient zur Druckkontaktierung der Steuerelektrode, wobei im eingebauten Zustand (d.h. bei wirksamer Druckkontaktierung) eine von dem Federelement erzeugte Druckkraft F auf die Steuerelektrode wirkt. Die Druckkraft wirkt dabei im Wesentlichen normal auf die Oberfläche der Steuerelektrode 13.
  • 3 zeigt ein weiteres Beispiel einer Halbleiterbaugruppe, die im Wesentlichen identisch aufgebaut ist wie im vorherigen Beispiel (2), jedoch zwischen Steuerelektrode 13 und Federelement 13a einen integriertem Abstandszylinder 13‘ aufweist, welcher als Schutzelement fungiert und die Gate-Elektrode 13 vor Beschädigung schützt. Der Abstandszylinder 13‘ kann beispielsweise aus Molybdän oder aus Kupfer gefertigt sein und ist in vertikaler Richtung direkt über der Steuerelektrode 13 angeordnet und mit dieser zumindest teilweise stoffschlüssig verbunden. Der Abstandszylinder 13‘ kann aus dem gleichen Material gebildet sein wie die Ausgleichsplättchen 21, 22. Statt eines Abstandszylinders 13‘ kann auch ein Plättchen mit nicht zylindrischer Form verwendet werden.
  • In 4 ist ein weiteres Beispiels einer Halbleiterbaugruppe 2 dargestellt. Das dargestellte Beispiel ist im Wesentlichen identisch mit den vorherigen Beispielen aus 2 und 3 mit Ausnahme der Ausgestaltung des Federelementes 13b. Im vorliegenden Beispiel besteht das Federelement 13b aus einer gekapselten Feder, welche im Inneren von zwei Hülsenkörpern und koaxial zu diesen angeordnet ist. Die Hülsenkörper sind dabei so ausgeführt, dass die im Durchmesser kleinere Hülse in die im Durchmesser größere Hülse entgegen der Federkraft in axialer Richtung eingeschoben werden kann. Die äußere Mantelfläche der im Durchmesser kleineren Hülse kann an der inneren Mantelfläche der im Durchmesser größeren Hülse gleiten. Die im Durchmesser größere (also die äußere) Hülse ist mit der Steuerelektrode 13 zumindest teilweise stoffschlüssig und elektrisch leitend verbunden. Die im Durchmesser kleinere Hülse des Federelements 13b ragt in unbelastetem Zustand zumindest teilweise aus der Moldmasse 4 heraus, ähnlich wie die Spiralfeder in dem Beispiel aus 2. Die im Durchmesser größere Hülse des Federelements 13b kann ebenfalls (muss jedoch nicht) zumindest teilweise aus der Moldmasse 4 herausragen. Zwischen der Steuerelektrode 13 und dem Federelement 13b kann – ähnlich wie in dem in 3 gezeigten Beispiel – ein Abstandszylinder 13‘.
  • 5 zeigt ein weiteres Beispiel einer Halbleiterbaugruppe 2, bei dem zwischen Steuerelektrode 13 und Federelement 13c ein optionalem Kontaktstück 23 vorgesehen ist. Abgesehen von dem Federelement 13c und dessen Befestigung an der Steuerelektrode 13 ist dieses Beispiel identisch mit den zuvorgeschriebenen (2, 3 und 4). Das Kontaktstück 23 überbrückt die vertikale Distanz zwischen der Steuerelektrode 13 und der Oberfläche der Moldmasse 4. Die (vertikale) Dicke des Kontaktstücks 23 kann im Wesentlcihen gleich sein wie die Dicke der Ausgleichsplättchen 21, 22, welche an den Hauptelektroden 11 und 12 angeordnet sind. An der, der oberen, vom Halbleiterchip 10 abgewandten Seite des Kontaktstücks 23, ist als Federelement eine Schraubenfeder 13c angebracht, welche zumindest teilweise aus der Moldmasse 4 herausragt. Das Kontaktstück 23 ragt im vorliegenden Beispiel nicht über die Moldmasse 4 hinaus. Das Federelement 13c ist zumindest teilweise stoffschlüssig und elektrisch leitend mit der Moldmasse 4 oder dem Kontaktstück 23 verbunden. Elektrisch ist das Federelement 13c über das Kontaktstück 23 mit der Steuerelektrode 13 verbunden. Zwischen Kontaktstück 23 und Steuerelektrode 13 kann eine Verbindungsschicht 31 vorgesehen sein, beispielsweise eine Lotschicht oder eine Klebeschicht.
  • Das in 6 dargestellte Beispiel einer Halbleiterbaugruppe 2 unterscheidet sich von dem vorherigen Beispiel aus 5 lediglich in der Bauform der Feder. An der, der vom Halbleiterchip abgewandten Seite des Kontaktstücks 23, ist eine Schenkelfeder 13d angebracht. Ein Schenkel der Feder 13d ist mit dem Kontaktstück 23 befestigt, beispielsweise mittels Löten oder Ultraschallschweißen. Das Kontaktstück 23 ragt im dargestellten Beispiel nicht über die Moldmasse 4 hinaus und schließt plan mit der Oberfläche der Moldmasse 4 ab. Der dem Kontaktstück 23 zugewandte Schenkel der Schenkelfeder 13d liegt in diesem Fall plan zumindest teilweise auf dem Kontaktstück 23 und/oder der Moldmasse 4 auf. Die Schenkelfeder 13d ist als, im spitzen Winkel, abgekantetes Federblech ausgeführt.
  • Die in dem 2 bis 6 dargestellten Halbleiterbaugruppen 2 mit fest daran angeordnetem Federelement 13a, 13b, 13c, oder 13d können in einfacher Weise in ein sogenanntes Press-Pack-Gehäuse eingebaut werden. Üblicherweise werden zwei oder mehrere Halbleiterbaugruppen in einem Press-Pack-Gehäuse angeordnet. Dabei sind die einzelnen Halbleiterbaugruppen elektrisch parallel geschaltet.
  • Bei dem in 7 dargestellten Beispiel sind zwei Halbleiterbaugruppen 2 in einem Press-Pack-Gehäuse. Das Gehäuse umfasst dabei einem Positionierrahmen 51, in den die Halbleiterbaugruppen 2 nebeneinander eingesetzt sind. Die Federelemente (13a, 13b, 13c, oder 13d, je nach Ausführung der Halbleiterbaugruppen) der einzelnen Halbleiterbaugruppen 2 bilden einen Druckkontakt zwischen einer Hilfsplatine 16 und der jeweiligen Halbleiterbaugruppe. Die Hilfsplatine 16 ist in vertikaler Richtung v an einer den Federelementen 13a, 13b, 13c, 13d zugewandten Seite eines oberen Kupferstempels 41 angeordnet. Die Halbleiterbaugruppen sind zudem mit dem oberen Kupferstempel 41 sowie einem unterem Kupferstempel 42 elektrisch leitend verbunden. Der obere Kupferstempel 41 kontaktiert das obere Ausgleichsplättchen 21 und liegt an diesem zumindest teilweise plan auf. Der untere Kupferstempel 42 kontaktiert das untere Ausgleichsplättchen 22 und liegt an diesem ebenfalls zumindest teilweise plan auf. Die Anordnung wird durch eine Gehäusewand 52 (Gehäuserahmen) von der Umgebung räumlich abgegrenzt. Die Kupferstempel 41, 42 bilden also Boden und Deckel des Gehäuses, das seitlich von dem Gehäuserahmen 52 begrenzt ist.

Claims (14)

  1. Halbleiterbaugruppe (1) umfassend: einen Halbleiterkörper (10), der eine Oberseite und eine der Oberseite entgegengesetzte Unterseite aufweist; eine auf der Oberseite angeordnete obere Hauptelektrode (11); eine auf der Unterseite angeordnete untere Hauptelektrode (12); eine an der Oberseite angeordnete Steuerelektrode (13), mittels der ein elektrischer Strom zwischen der oberen Hauptelektrode (11) und der unteren Hauptelektrode (12) gesteuert werden kann; und ein Federelement (13a, 13b, 13c, 13d) zur Druckkontaktierung der Steuerelektrode mit einer von dem Federelement erzeugten Druckkraft, wobei das Federelement (13a, 13b, 13c, 13d) elektrisch und mechanisch mit der Steuerelektrode verbunden ist, sodass die Druckkraft (F) unter anderem auf die Halbleiterbaugruppe wirkt.
  2. Halbleiterbaugruppe nach Anspruch 1, wobei die Druckkraft (F) direkt oder indirekt auf den Halbleiterkörper (10) wirkt.
  3. Halbleiterbaugruppe nach Anspruch 1, wobei die Druckkraft (F) direkt oder indirekt auf die Steuerelektrode (13) wirkt.
  4. Halbleiterbaugruppe nach einem der Ansprüche 1 bis 3, das weiter aufweist: ein elektrisch leitendes oberes Ausgleichsplättchen (21), das auf der dem Halbleiterkörper (10) abgewandten Seite der oberen Hauptelektrode (11) angeordnet und mittels einer oberen Verbindungsschicht (31) mit der oberen Hauptelektrode (11) stoffschlüssig und elektrisch leitend verbunden ist.
  5. Halbleiterbaugruppe nach einem der Ansprüche 1 bis 4, das weiter aufweist: ein unteres Ausgleichsplättchen (22), das auf der dem Halbleiterkörper (10) abgewandten Seite der unteren Hauptelektrode (12) angeordnet und mittels einer unteren Verbindungsschicht (32) mit der unteren Hauptelektrode (12) stoffschlüssig und elektrisch leitend verbunden ist.
  6. Halbleiterbaugruppe (1) nach einem der Ansprüche 1 bis 5, wobei das Federelement (13a, 13b) direkt und stoffschlüssig mit der Steuerelektrode (13) verbunden ist.
  7. Halbleiterbaugruppe (1) nach einem der Ansprüche 1 bis 6, wobei das Federelement (13a) als Schraubenfeder ausgeführt ist.
  8. Halbleiterbaugruppe (1) nach einem der Ansprüche 1 bis 6, wobei das Federelement (13b) zwei Hülsen aufweist, in denen sich eine Feder befindet, wobei die Hülsen ineinander gleiten und wobei die äußere Mantelfläche der im Durchmesser kleineren Hülse axial an der inneren Mantelfläche der im Durchmesser größeren Hülse gleitet.
  9. Halbleiterbaugruppe (1) nach einem der Ansprüche 1 bis 8, wobei das Federelement (13c, 13d) über ein Kontaktstückes (23) mechanisch und elektrisch leitend mit der Steuerelektrode (13) verbunden ist.
  10. Halbleiterbaugruppe (1) Anspruch 9, das weiter einen Körper aus Moldmasse (4) aufweist, in den der Halbleiterkörper (10) eingebettet ist, wobei das Kontaktstück (23) in einer Aussparung in der Moldmasse (4) angeordnet ist.
  11. Halbleiterbaugruppe (1) nach einem der Ansprüche 1 bis 9, das weiter einen Körper aus Moldmasse (4) aufweist, in den der Halbleiterkörper (10) eingebettet ist.
  12. Halbleiterbaugruppe (1) nach einem der Ansprüche 1 bis 6, wobei das Federelement (13d) als Schenkelfeder ausgebildet ist.
  13. Leistungshalbleitermodul, das folgendes aufweist: einen Gehäuserahmen (52), einen innerhalb des Gehäuserahmens (52) angeordneten Positionierrahmen (51), mindestens eine Halbleiterbaugruppe (2) gemäß einem der Ansprüche 1 bis 8, wobei die einzelnen Halbleiterbaugruppen (2) in korrespondierende Aussparungen des Positionierrahmens (51) eingelegt sind, mindestens eine Platine (16), welche über das/die Federelement(e) der Halbleiterbaugruppe(n) mit diesen druckkontaktiert sind, einen oberen und einen unteren Stempel (41, 42), die die obere und die untere Hauptelektrode kontaktieren und Druck auf die Federelemente ausüben.
  14. Leistungshalbleitermodul, gemäß Anspruch 13, bei dem das/die Federelement(e) die mindestens eine Platine (16) druckkontaktiert/durchkontaktieren, ohne mit dieser stoffschlüssig verbunden zu sein.
DE102014222189.7A 2014-10-30 2014-10-30 Halbleiterbaugruppe und Leistungshalbleitermodul Active DE102014222189B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102014222189.7A DE102014222189B4 (de) 2014-10-30 2014-10-30 Halbleiterbaugruppe und Leistungshalbleitermodul
US14/926,258 US9595502B2 (en) 2014-10-30 2015-10-29 Spring contact for semiconductor chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102014222189.7A DE102014222189B4 (de) 2014-10-30 2014-10-30 Halbleiterbaugruppe und Leistungshalbleitermodul

Publications (2)

Publication Number Publication Date
DE102014222189A1 true DE102014222189A1 (de) 2016-05-04
DE102014222189B4 DE102014222189B4 (de) 2022-06-30

Family

ID=55753722

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014222189.7A Active DE102014222189B4 (de) 2014-10-30 2014-10-30 Halbleiterbaugruppe und Leistungshalbleitermodul

Country Status (2)

Country Link
US (1) US9595502B2 (de)
DE (1) DE102014222189B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016125657A1 (de) * 2016-12-23 2018-06-28 Infineon Technologies Ag Verfahren zur herstellung einer elektronikbaugruppe und elektronikbaugruppe

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11605608B2 (en) 2019-11-11 2023-03-14 Infineon Technologies Austria Ag Preform diffusion soldering
US11798924B2 (en) * 2020-06-16 2023-10-24 Infineon Technologies Ag Batch soldering of different elements in power module
CN112310017B (zh) * 2020-09-30 2022-04-26 东风汽车集团有限公司 一种半导体器件散热结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998015005A1 (de) * 1996-09-30 1998-04-09 Siemens Aktiengesellschaft Mikroelektronisches bauteil in sandwich-bauweise
US5866944A (en) * 1995-06-20 1999-02-02 Kabushiki Kaisha Toshiba Multichip press-contact type semiconductor device
US6452261B1 (en) * 1997-03-26 2002-09-17 Hitachi, Ltd. Flat semiconductor device and power converter employing the same
DE102009017733A1 (de) * 2009-04-11 2010-10-21 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit einer Verbindungseinrichtung und mit als Kontaktfeder ausgebildeten internen Anschlusselementen
US20140262498A1 (en) * 2013-03-13 2014-09-18 U.S.A. As Represented By The Administrator Of The National Aeronautics And Space Administration Interconnect Device and Assemblies Made Therewith

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112008000229B4 (de) * 2007-01-22 2014-10-30 Mitsubishi Electric Corp. Leistungshalbleitervorrichtung
US8236666B2 (en) * 2007-07-17 2012-08-07 Mitsubishi Electric Corporation Semiconductor device and process for producing same
DE102014115909B4 (de) * 2014-10-31 2017-06-01 Infineon Technologies Ag Press-Pack-Zelle und Verfahren zum Betrieb einer Press-Pack-Zelle

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5866944A (en) * 1995-06-20 1999-02-02 Kabushiki Kaisha Toshiba Multichip press-contact type semiconductor device
WO1998015005A1 (de) * 1996-09-30 1998-04-09 Siemens Aktiengesellschaft Mikroelektronisches bauteil in sandwich-bauweise
US6452261B1 (en) * 1997-03-26 2002-09-17 Hitachi, Ltd. Flat semiconductor device and power converter employing the same
DE102009017733A1 (de) * 2009-04-11 2010-10-21 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit einer Verbindungseinrichtung und mit als Kontaktfeder ausgebildeten internen Anschlusselementen
US20140262498A1 (en) * 2013-03-13 2014-09-18 U.S.A. As Represented By The Administrator Of The National Aeronautics And Space Administration Interconnect Device and Assemblies Made Therewith

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016125657A1 (de) * 2016-12-23 2018-06-28 Infineon Technologies Ag Verfahren zur herstellung einer elektronikbaugruppe und elektronikbaugruppe
DE102016125657B4 (de) * 2016-12-23 2020-03-26 Infineon Technologies Ag Verfahren zur herstellung einer elektronikbaugruppe und elektronikbaugruppe

Also Published As

Publication number Publication date
US9595502B2 (en) 2017-03-14
US20160126211A1 (en) 2016-05-05
DE102014222189B4 (de) 2022-06-30

Similar Documents

Publication Publication Date Title
EP1772900B1 (de) Herstellungsverfahren einer Anordnung mit Leistungshalbleiterbauelementen, welches einen Schritt Drucksintern beinhaltet
DE102009032973B4 (de) Leistungshalbleitervorrichtung
DE102014116082A1 (de) Halbleitervorrichtung mit einer spannungskompensierten Chipelelektrode
DE102013216709B4 (de) Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung
DE102012200329B4 (de) Halbleiteranordnung mit einem Heatspreader und Verfahren zur Herstellung einer Halbleiteranordnung
DE102016108060B4 (de) Packungen mit hohlraumbasiertem Merkmal auf Chip-Träger und Verfahren zu ihrer Herstellung
DE102012214901A1 (de) Halbleiteranordnung mit einer Diffusionslotschicht auf einer gesinterten Silberschicht
DE102016104844B4 (de) Verfahren zur Herstellung eines Chipverbunds
DE102012222791A1 (de) Verfahren zur Kontaktierung eines Halbleiters und Halbleiterbauelement mit erhöhter Stabilität gegenüber thermomechanischen Einflüssen
DE102009000587A1 (de) Modul mit einer gesinterten Verbindung zwischen einem Halbleiterchip und einer Kupferoberfläche und Verfahren zur Herstellung eines Moduls mit einer gesinterten Verbindung zwischen einem Halbleiterchip und einer Kupferoberfläche
DE102014115909B4 (de) Press-Pack-Zelle und Verfahren zum Betrieb einer Press-Pack-Zelle
DE102015109186A1 (de) Halbleiteranordnung, Halbleitersystem und Verfahren zur Ausbildung einer Halbleiteranordnung
DE102012202281A1 (de) Halbleiteranordnung für Druckkontaktierung
DE102014222189B4 (de) Halbleiterbaugruppe und Leistungshalbleitermodul
DE102009026480A1 (de) Modul mit einer gesinterten Fügestelle
EP1989741A2 (de) Verfahren zum herstellen von peltier-modulen sowie peltier-modul
DE102012212968A1 (de) Optoelektronisches halbleiterbauteil mit elektrisch isolierendem element
DE102013205138A1 (de) Halbleiterbauelement, Halbleitermodul sowie Verfahren zur Herstellung eines Halbleiterbauelements und eines Halbleitermoduls
DE10221857A1 (de) Verfahren zum Befestigen eines Halbleiterchips in einem Kunststoffgehäusekörper, optoelektronisches Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102013217801B4 (de) Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung
DE112017002198T5 (de) Halbleitereinrichtung
DE102013217802B4 (de) Halbleiteranordnung, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung
DE102010000402A1 (de) Halbleiteranordnung
WO2016062464A1 (de) Elektronische vorrichtung und verfahren zur herstellung einer elektronischen vorrichtung
DE102016103585B4 (de) Verfahren zum Herstellen eines Package mit lötbarem elektrischen Kontakt

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R082 Change of representative

Representative=s name: WESTPHAL, MUSSGNUG & PARTNER PATENTANWAELTE MI, DE

R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative