DE102012106662A1 - Mehrschichtenmetallisierung mit beanspruchungsreduzierender Zwischenschicht - Google Patents

Mehrschichtenmetallisierung mit beanspruchungsreduzierender Zwischenschicht Download PDF

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Jürgen Förster
Manfred Schneegans
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Infineon Technologies AG
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Abstract

Eine Verdrahtungsstruktur (130) für ein Halbleiterbauelement enthält eine Mehrschichtenmetallisierung (132) mit einer Gesamtdicke von mindestens 5 μm und eine in der Mehrschichtenmetallisierung (132) angeordnete Zwischenschicht (134), wobei eine erste Seite der Zwischenschicht (134) an eine Schicht der Mehrschichtenmetallisierung (132) angrenzt und eine zweite gegenüberliegende Seite der Zwischenschicht (134) an eine andere Schicht der Mehrschichtenmetallisierung (132) angrenzt. Die Zwischenschicht (134) enthält mindestens eines von W, WTi, Ta, TaN, TiW und TiN oder ein anderes geeignetes Verbundmetall oder ein Metallsilizid wie etwa WSi, MoSi, TiSi und TaSi.

Description

  • ERFINDUNGSGEBIET
  • Die vorliegende Anmeldung betrifft dicke Verdrahtungsschichten für Halbleiterbauelemente, insbesondere das Reduzieren der durch dicke Verdrahtungsschichten induzierten Spannungen.
  • ALLGEMEINER STAND DER TECHNIK
  • Die als letzte Metallschichten in Leistungshalbleiteranwendungen verwendeten dicken Cu-Filme (z. B. 5 bis 50 μm dick) üben aufgrund der Wärmeausdehnungsfehlanpassung zwischen Cu und Halbleitersubstraten wie etwa Si-Wafern eine starke Zugbeanspruchung aus. Die Zugbeanspruchung ist über einer Raumtemperatur und hinunter bis zu –50°C oder –70°C problematisch, was zu einem starken Waferdurchbiegen führt. Ein durchgebogener Wafer verursacht Unschärfeprobleme für Lithografie-Steppersysteme und beschränkt deshalb den Einsatz zusätzlicher Lithografieprozesse. Außerdem nimmt die Waferdurchbiegung nach dem Waferverdünnen zu. Die weitere Bearbeitung von durchgebogenen Wafern stellt sich als sehr schwierig heraus.
  • Die Dicke herkömmlicher letzter Cu-Metallschichten beträgt in der Regel unter 12 μm, um das oben beschriebene Problem der Waferdurchbiegung zu minimieren. Der Wafer kann signifikant gekühlt werden (z. B. ≤ –70°C), um die Waferdurchbiegung zu reduzieren. Jedoch werden zum Unterstützen fortgeschrittener Bauelementtechnologien dickere Cu-Schichten (z. B. > 20 μm) benötigt. Außerdem geht der Effekt der Waferkältekühlung verloren, wenn der Wafer danach bei Temperaturen > 130°C ausgeheilt wird, weil die ursprüngliche Waferdurchbiegung bei diesen Temperaturen zurückkehrt. Solche erhöhten Temperaturen treten bereits während eines standardmäßigen Vortrocknungsschritts von lithografischen Resists auf.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Hierin beschriebene Ausführungsformen betreffen die Ausbildung einer dicken Metallisierung, die eine oder mehrere Zwischenschichten enthält, was die von der Metallisierung auf das darunterliegende Halbleitersubstrat ausgeübte Zugbeanspruchung reduziert oder eliminiert und die thermomechanische Stabilität erhöht. Die Zwischenschicht kann ein beliebiges leitendes oder halbleitendes Material umfassen, das eine Spannung ausübt, die der von der Metallisierung auf das darunterliegende Halbleitersubstrat bei Raumtemperatur und darüber ausgeübten Spannung mindestens teilweise entgegenwirkt. Beispielsweise üben sowohl Cu als auch Al bei Raumtemperatur und darüber auf Si-Wafer eine Zugbeanspruchung (Ausdehnungsbeanspruchung) aus, und die Zwischenschicht übt eine Druckbeanspruchung aus, die dieser Zugbeanspruchung entgegenwirkt.
  • Gemäß einer Ausführungsform einer Verdrahtungsstruktur für ein Halbleiterbauelement enthält die Verdrahtungsstruktur eine Mehrschichtenmetallisierung mit einer Gesamtdicke von mindestens 5 μm und eine in der Mehrschichtenmetallisierung angeordnete Zwischenschicht, wobei eine erste Seite der Zwischenschicht an eine Schicht der Mehrschichtenmetallisierung angrenzt und eine zweite gegenüberliegende Seite der Zwischenschicht an eine andere Schicht der Mehrschichtenmetallisierung angrenzt. Die Zwischenschicht umfasst mindestens eines von W, WTi, Ta, TaN, TiW, TiN, ein Metallsilizid, WSi, MoSi, TiSi und TaSi.
  • Gemäß einer weiteren Ausführungsform einer Verdrahtungsstruktur für ein Halbleiterbauelement enthält die Verdrahtungsstruktur eine Mehrschichtenmetallisierung mit einer Gesamtdicke von mindestens 5 μm und eine in der Mehrschichtenmetallisierung angeordnete Zwischenschicht, wobei eine erste Seite der Zwischenschicht an einen ersten Abschnitt der Mehrschichtenmetallisierung angrenzt und eine zweite gegenüberliegende Seite der Zwischenschicht an einen anderen Abschnitt der Mehrschichtenmetallisierung angrenzt. Die Zwischenschicht übt eine Spannung aus, die der von der Mehrschichtenmetallisierung bei Raumtemperatur und darüber ausgeübten Spannung mindestens teilweise entgegenwirkt.
  • Gemäß einer Ausführungsform eines Verfahrens zum Herstellen einer Verdrahtungsstruktur für ein Halbleiterbauelement beinhaltet das Verfahren das Ausbilden einer Mehrschichtenmetallisierung über einem auf einem Halbleitersubstrat angeordneten Halbleiterbauelementgebiet. Die Mehrschichtenmetallisierung weist eine Gesamtdicke von mindestens 5 μm auf. Das Verfahren beinhaltet weiterhin das Anordnen einer Zwischenschicht in der Mehrschichtenmetallisierung, wobei eine erste Seite der Zwischenschicht an eine Schicht der Mehrschichtenmetallisierung angrenzt und eine zweite gegenüberliegende Seite der Zwischenschicht an eine andere Schicht der Mehrschichtenmetallisierung angrenzt. Die Zwischenschicht umfasst mindestens eines von W, WTi, Ta, TaN, TiW, TiN, ein Metallsilizid, WSi, MoSi, TiSi und TaSi.
  • Gemäß einer weiteren Ausführungsform eines Verfahrens zum Herstellen einer Verdrahtungsstruktur für ein Halbleiterbauelement beinhaltet das Verfahren das Ausbilden einer Mehrschichtenmetallisierung über einem auf einem Halbleitersubstrat angeordneten Halbleiterbauelementgebiet. Die Mehrschichtenmetallisierung weist eine Gesamtdicke von mindestens 5 μm auf. Das Verfahren beinhaltet weiterhin das Anordnen einer Zwischenschicht in der Mehrschichtenmetallisierung, wobei eine erste Seite der Zwischenschicht an einen ersten Abschnitt der Mehrschichtenmetallisierung angrenzt und eine zweite gegenüberliegende Seite der Zwischenschicht an einen anderen Abschnitt der Mehrschichtenmetallisierung angrenzt. Die Zwischenschicht übt eine Spannung aus, die der von der Mehrschichtenmetallisierung auf das Substrat bei Raumtemperatur und darüber ausgeübten Spannung mindestens teilweise entgegenwirkt.
  • Der Fachmann erkennt bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile.
  • KURZE BESCHREIBUNGEN DER FIGUREN
  • Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen dargestellten Ausführungsformen können kombiniert werden, sofern sie einander nicht ausschließen. Ausführungsformen sind in den Zeichnungen dargestellt und werden in der Beschreibung, die folgt, detailliert beschrieben.
  • 1 zeigt eine schematische Seitenansicht eines Halbleitersubstrats mit einem aktiven Bauelementgebiet und einer über dem aktiven Bauelementgebiet angeordneten Mehrschichtenverdrahtungsstruktur gemäß einer Ausführungsform.
  • 2 zeigt eine schematische Seitenansicht einer Mehrschichtenverdrahtungsstruktur gemäß einer Ausführungsform.
  • 3 zeigt eine schematische Seitenansicht einer Mehrschichtenverdrahtungsstruktur gemäß einer weiteren Ausführungsform.
  • 4 zeigt eine schematische Seitenansicht einer Mehrschichtenverdrahtungsstruktur gemäß noch einer weiteren Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG
  • 1 zeigt eine Ausführungsform eines Halbleitersubstrats 100 nach der Ausbildung eines aktiven Bauelementgebiets 110 auf dem Substrat 100 und einer oder mehrerer über dem Bauelementgebiet 110 angeordneter Verdrahtungsschichten. Bei dem Substrat 100 kann es sich um eine beliebige Art von Halbleitersubstrat handeln, wie etwa einem Wafer, der aus Si, SOI (Silicon On Insulator – Silizium auf Isolator), SiC, GaAs, GaN, Ge, InP usw hergestellt ist. Das Bauelementgebiet 110 kann eine beliebige Art von aktivem Bauelement (z. B. Transistoren, Dioden usw.) und/oder passivem Bauelement (z. B. Kondensatoren, Widerstände, Induktionsspulen usw.) enthalten. Das Bauelementgebiet 110 kann in dem Volumensubstrat 100 (z. B. in einer Muldenstruktur) oder in einer unter Verwendung wohl bekannter Prozesse auf dem Substrat 100 aufgewachsenen Epitaxialschicht 112 ausgebildet werden. Zwischenverbindungen zu dem aktiven Bauelementgebiet 110 werden durch die über dem aktiven Bauelementgebiet 110 angeordneten Verdrahtungsschichten ausgebildet. Beispielsweise ist eine unterste Verdrahtungsschicht 120 über dem aktiven Bauelementgebiet 110 ausgebildet und durch eine z. B. aus einem Dielektrikum hergestellte Isolierschicht 122 von dem Bauelementgebiet 110 getrennt. Es können auch eine oder mehrere zusätzliche (nicht gezeigte) Zwischenverdrahtungsschichten vorgesehen werden, wie durch die gestrichelte Linie angedeutet, und durch jeweilige Isolierschichten 124 voneinander getrennt werden. Die untere(n) Verdrahtungsschicht(en) 122 kann/können aus Cu oder Al bestehen.
  • Die oberste Verdrahtungsstruktur 130 enthält eine Mehrschichtenmetallisierung 132 ohne Dielektrikumsschichten und mit einer Gesamtdicke von mindestens 5 μm, z. B. mindestens 12 μm, z. B. mindestens 20 μm. Die oberste Verdrahtungsstruktur 130 enthält auch eine in der Mehrschichtenmetallisierung 132 angeordnete Zwischenschicht 134, wobei eine erste Seite 136 der Zwischenschicht 134 an einen ersten Abschnitt oder an eine erste Schicht 140 der Mehrschichtenmetallisierung 132 angrenzt und eine zweite gegenüberliegende Seite 138 der Zwischenschicht 134 an einen anderen Abschnitt oder eine andere Schicht 142 der Mehrschichtenmetallisierung 132 angrenzt. Die Zwischenschicht 134 übt eine Spannung aus, die der durch die Mehrschichtenmetallisierung 132 bei Raumtemperatur und darüber auf das darunterliegende Halbleitersubstrat 100 ausgeübten Spannung mindestens teilweise entgegenwirkt. Beispielsweise kann die Mehrschichtenmetallisierung 132 aus Cu oder Al bestehen. Sowohl Cu als auch Al üben eine Zugbeanspruchung (Ausdehnungsbeanspruchung) bei Raumtemperatur und darüber auf Si-Wafer aus, und die Zwischenschicht 134 übt eine Druckbeanspruchung aus, die dieser Zugbeanspruchung entgegenwirkt. Auf diese Weise wird die von der Mehrschichtenmetallisierung 132 ausgeübte Zugbeanspruchung mindestens reduziert oder sogar eliminiert, indem eine oder mehrere Zwischenschichten 134 in die Mehrschichtenmetallisierung 132 aufgenommen werden. Dies ermöglicht den Einsatz nachfolgender Lithografieprozesse, die aufgrund von durch das Substratdurchbiegen verursachten Unschärfeproblemen schwierig zu verwenden wären. Durch entsprechende Wahl der Menge, Zusammensetzung und Dicke der Zwischenschichten 134 kann die auf das Halbleitersubstrat 100 durch die oberste Verdrahtungsstruktur 130 ausgeübte Nettobeanspruchung, falls gewünscht, statt zu einer Zugbeanspruchung zu einer Druckbeanspruchung werden. Für einen Si-Wafer (Substrat) und eine Cu-Mehrschichtenmetallisierung 132 umfasst die Zwischenschicht 134 bevorzugt WTi. Andere zusammendrückbare Materialien, die mindestens teilweise leitend sind und eine Druckbeanspruchung ausüben, können stattdessen für die Zwischenschicht 134 verwendet werden, wie z. B. W, WTi, Ta, TaN, TiW und TiN oder ein anderes geeignetes Verbundmaterial oder ein Metallsilizid wie etwa WSi, MoSi, TiSi und TaSi.
  • Die oberste Verdrahtungsstruktur 130 kann auch eine untere Schicht 144 enthalten, auf der die Mehrschichtenmetallisierung 132 angeordnet ist. Die untere Schicht 144 ist durch einen Abschnitt oder eine oder mehrere Schichten 140 der Mehrschichtenmetallisierung 132 von der Zwischenschicht 134 beabstandet. Bei einer Ausführungsform besitzt die untere Schicht 144 die gleiche Zusammensetzung wie die Zwischenschicht 134.
  • 2 zeigt die oberste Verdrahtungsstruktur 130 ausführlicher. Gemäß dieser Ausführungsform ist eine einzelne Zwischenschicht 134 in der Mehrschichtenmetallisierung 132 angeordnet. Die einzelne Zwischenschicht 134 weist eine Dicke (TIL) von zwischen 20 nm und 500 nm auf, falls sie aus WTi hergestellt ist, die untere Schicht 144 weist eine Dicke (TLL) von mindestens 200 nm auf und die Mehrschichtenmetallisierung 132 ist gemäß dieser Ausführungsform mindestens 5 μm dick. Beispielsweise kann die WTi-Zwischenschicht 134 etwa 150 nm dick sein und die untere Schicht 144 etwa 300 nm dick sein und ebenfalls aus WTi bestehen. Der Abschnitt oder die Schicht 140 der Mehrschichtenmetallisierung 132, der oder die zwischen der Bodenseite 136 der Zwischenschicht 134 und der unteren Schicht 144 angeordnet ist, kann mindestens 1 μm dick sein, z. B. etwa 2,5 μm dick (TC1). Der Abschnitt oder die Schicht 142 der Mehrschichtenmetallisierung 132, der oder die auf der Oberseite 138 der Zwischenschicht 134 angeordnet ist, kann die gleiche Dicke (TC2) wie die untere Schicht 140 aufweisen, z. B. etwa 2,5 μm.
  • Die Mehrschichtenmetallisierung 132 kann unter Verwendung eines Prozesses der physikalischen Abscheidung aus der Dampfphase (PVD – Physical Vapor Deposition) oder eines Elektroplattierungsprozesses ausgebildet werden. Bei PVD werden zum Abscheiden der Mehrschichtenmetallisierung 132 und Ausbilden der Zwischenschicht 134 innerhalb der Metallisierung 132 eine Anlage und Vakuum verwendet. Die PVD-Anlage kann verschiedene Targets in einer Kammer oder eine Kammer pro Target aufweisen, d. h. eine sogenannte Clusteranlage. Das Elektroplattieren ist eine schwierigere Prozessoption wegen der Zwischenschichtausbildung, ist aber immer noch eine machbare Alternative zu PVD.
  • 3 zeigt eine weitere Ausführungsform der obersten Verdrahtungsstruktur 130. Gemäß dieser Ausführungsform sind drei Zwischenschichten 134 in der Mehrschichtenmetallisierung 132 angeordnet. Die Mehrschichtenmetallisierung 132 weist als solche vier verschiedene Cu-Schichten 200, 202, 204, 206 auf, wobei benachbarte Schichten durch eine der Zwischenschichten 134 getrennt sind. Bei einer Ausführungsform besteht jede Zwischenschicht 134 aus WTi und ist etwa 50 nm dick (TIL1-3), und die untere Schicht 144 ist etwa 300 nm dick (TLL) und besteht ebenfalls aus WTi. Jede Schicht 200, 202, 204, 206 der Mehrschichtenmetallisierung 132 ist etwa 1,25 μm dick (TCu-1-1). Eine oder mehrere der Zwischenschichten 134 können jedoch unterschiedliche Dicken aufweisen. Eine oder mehrere Schichten 200, 202, 204, 206 der Mehrschichtenmetallisierung 132 können gleichermaßen unterschiedliche Dicken aufweisen. In jedem Fall sind die Dicke der Zwischenschichten 134 und die Dicke der Metallisierungsschichten 200, 202, 204, 206 so gewählt, dass sie den gewünschten Beanspruchungskompensationseffekt liefern, z. B. eine reduzierte Zugüberbeanspruchung auf das darunterliegende Halbeitersubstrat (in 3 nicht gezeigt) oder sogar eine Nettodruckbeanspruchung, die auf das Substrat ausgeübt wird. Die Mehrschichtenmetallisierung 132 kann durch einen PVD- oder Elektroplattierungsprozess wie oben beschrieben ausgebildet werden.
  • 4 zeigt noch eine weitere Ausführungsform der obersten Verdrahtungsstruktur 130. Die in 4 gezeigte Ausführungsform ist ähnlich der in 3 gezeigten, wobei aber die Zwischenschichten 134 dicker sind. Gemäß dieser Ausführungsform umfasst jede Zwischenschicht 134 WTi und ist etwa 150 nm dick (TIL1-3), und die untere Schicht 144 ist etwa 300 nm dick (TLL) und besteht ebenfalls aus WTi. Jede Schicht 200, 202, 204, 206 der Mehrschichtenmetallisierung 132 ist etwa 1,25 μm dick (TCu-1-4). Eine oder mehrere der Zwischenschichten 134 können unterschiedliche Dicken aufweisen, wie eine oder mehrere der Metallisierungsschichten 200, 202, 204, 206.
  • Allgemein können eine oder mehrere der Spannung entgegenwirkende Zwischenschichten 134 in der Mehrschichtenmetallisierung 132 der Verdrahtungsstruktur 130 angeordnet sein. Beispielsweise können eine, zwei, drei, vier oder mehr Zwischenschichten 134 von der gleichen oder einer anderen Dicke in der Mehrschichtenmetallisierung 132 angeordnet sein. Die Zwischenschichten 134 üben eine Druckbeanspruchung aus. Für eine Cu-Metallisierung 132 haften die Zwischenschichten 134 geeigneterweise an Cu. Bevorzugt reagiert oder reagieren die Zwischenschicht(en) 134 nur nahe den Grenzflächen mit Cu. Gesputtertes WTi erfüllt solche Anforderungen. Beispielsweise legiert Cu nicht aus der Mehrschichtenmetallisierung 132 in eine aus WTi bestehende Zwischenschicht 134 und gleichermaßen legiert W nicht aus der WTi-Zwischenschicht 134 in die Mehrschichtenmetallisierung 132. Außerdem übt WTi eine Druckbeanspruchung aus und haftet gut an Cu. Andere Materialien, die elektrisch leiten und eine Druckbeanspruchung ausüben, wie etwa W, Ta, TaN, TiW und TiN oder andere geeignete Verbundmetalle oder ein Metallsilizid wie etwa WSi, MoSi, TiSi und TaSi, können anstelle von WTi für die Zwischenschicht 134 verwendet werden. Die Dicken der Zwischenschicht oder Zwischenschichten 134 liegen bevorzugt im Bereich von 50 bis 500 nm für WTi. Für die Dicke der Mehrschichtenmetallisierung 132 gibt es keine theoretische Begrenzung, nur praktische Begrenzungen. Als solches kann die Mehrschichtenmetallisierung 132 für Hochleistungsanwendungen relativ dick sein (z. B. > 5 μm, z. B. > 12 μm, z. B. > 20 μm). Die Verdrahtungsstruktur 130 mit der Mehrschichtenmetallisierung 132 und der einen oder den mehreren Zwischenschichten 134 wie hierin beschrieben ergibt eine Mehrebenenstruktur mit Sequenzen aus mehreren Cu/Al- und einer Spannung entgegenwirkenden Schichten. Die letzte Metallschicht 142, 206 der Mehrschichtenmetallisierung 132 enthält Cu für eine Cu-Metallisierung und Al für eine Al-Metallisierung und kann für Zwischenverbindungen wie etwa Drahtbonden verwendet werden.
  • Das Halbleitersubstrat 100 kann nach dem Ausbilden der Mehrschichtenmetallisierung 132 und der Zwischenschicht(en) 134 ausgeheilt werden. Der Ausheilprozess (engl.: annealing process) wird durchgeführt, um z. B. Cu in der Mehrschichtenmetallisierung 132 zu stabilisieren, und kann 400°C erreichen oder überschreiten. Nach dem Ausheilprozess wird im Vergleich zu vor dem Ausheilen weniger Zugbeanspruchung oder sogar eine Druckbeanspruchung auf das Substrat 100 ausgeübt, wenn die hierin beschriebene Zwischenschicht oder die hierin beschriebenen Zwischenschichten 134 in die Mehrschichtenmetallisierung 132 eingebettet sind. Nach dem Ausheilprozess ist die Waferdurchbiegung reduziert oder sogar umgekehrt. Eine finale Waferdurchbiegung kann z. B. vom Zugtyp (konkav), keine Durchbiegung oder vom Drucktyp (konvex) sein. Durch Segmentieren der dicken Mehrschichtenmetallisierung 132 in mehrere durch einer Spannung entgegenwirkende Zwischenschichten 134 getrennte dünnere Schichten 140, 142, 200, 202, 204, 206 nimmt die Elastizität bei höheren Temperaturen zu und korreliert mit einer höheren thermomechanischen Stabilität. Ähnliche Eigenschaften gelten auch für eine dicke Aluminiummetallisierung.
  • Räumlich relative Ausdrücke wie etwa ”unter”, ”darunter”, ”unterer”, ”über”, ”oberer” und dergleichen werden zur Vereinfachung der Beschreibung verwendet, um die Positionierung von einem Element relativ zu einem zweiten Element zu erläutern. Diese Ausdrücke sollen verschiedene Orientierungen des Bauelements zusätzlich zu verschiedenen Orientierungen außer den in den Figuren gezeigten umfassen. Weiterhin werden auch Ausdrücke wie etwa ”erster”, ”zweiter” und dergleichen zum Beschreiben verschiedener Elemente, Regionen, Sektionen usw. verwendet und sollen ebenfalls nicht beschränken. Durch die Beschreibung hinweg beziehen sich gleiche Ausdrücke auf gleiche Elemente.
  • Die Terme ”haben”, ”enthalten”, ”mit”, ”umfassen” und dergleichen, wie sie hierin verwendet werden, sind offene Ausdrücke, die die Anwesenheit angegebener Elemente oder Merkmale anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel ”ein”, ”eine/eines” und ”der/die/das” sollen den Plural sowie den Singular beinhalten, sofern der Kontext nicht deutlich etwas anderes angibt.
  • Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen Ausführungsformen miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Wenngleich spezifische Ausführungsformen hierin dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen eingesetzt werden kann, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll alle Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken. Deshalb soll die vorliegende Erfindung nur durch die Ansprüche und ihre Äquivalente eingeschränkt sein.

Claims (27)

  1. Verdrahtungsstruktur (130) für ein Halbleiterbauelement, wobei die Verdrahtungsstruktur Folgendes umfasst: eine Mehrschichtenmetallisierung (132) mit einer Gesamtdicke von mindestens 5 μm und eine in der Mehrschichtenmetallisierung (132) angeordnete Zwischenschicht (134), wobei eine erste Seite der Zwischenschicht (134) an eine Schicht der Mehrschichtenmetallisierung (132) angrenzt und eine zweite gegenüberliegende Seite der Zwischenschicht (134) an eine andere Schicht der Mehrschichtenmetallisierung (132) angrenzt, wobei die Zwischenschicht (134) W, WTi, Ta, TaN, TiW, TiN, ein Metallsilizid, WSi, MoSi, TiSi und/oder TaSi umfasst.
  2. Verdrahtungsstruktur nach Anspruch 1, weiterhin umfassend eine untere Schicht (144), auf der die Mehrschichtenmetallisierung (132) angeordnet ist, wobei die untere Schicht (144) durch einen Abschnitt (140) der Mehrschichtenmetallisierung (132) von der Zwischenschicht (134) beabstandet ist.
  3. Verdrahtungsstruktur nach Anspruch 1 oder 2, weiterhin umfassend mindestens eine in der Mehrschichtenmetallisierung (132) angeordnete zusätzliche Zwischenschicht, so dass jede Zwischenschicht (134) durch eine Schicht (200, 202, 204, 206) der Mehrschichtenmetallisierung (132) von den anderen Zwischenschichten beabstandet ist, wobei jede zusätzliche Zwischenschicht W, WTi, Ta, TaN, TiW, TiN, ein Metallsilizid, WSi, MoSi, TiSi, und/oder TaSi umfasst.
  4. Verdrahtungsstruktur nach Anspruch 3, wobei mindestens zwei der Zwischenschichten (134) unterschiedliche Dicken aufweisen.
  5. Verdrahtungsstruktur nach Anspruch 3 oder 4, wobei die Mehrschichtenmetallisierung (132) eine Dicke von mindestens 1 μm zwischen benachbarten der Zwischenschichten (134) aufweist.
  6. Verdrahtungsstruktur nach einem der vorhergehenden Ansprüche, wobei die Zwischenschicht (134) mindestens 20 nm dick ist und WTi umfasst.
  7. Verdrahtungsstruktur nach einem der vorhergehenden Ansprüche, wobei die Zwischenschicht (134) zwischen 20 nm und 500 nm dick ist und WTi umfasst.
  8. Verdrahtungsstruktur nach einem der vorhergehenden Ansprüche, wobei die Mehrschichtenmetallisierung (132) Cu umfasst.
  9. Verdrahtungsstruktur (130) für ein Halbleiterbauelement, wobei die Verdrahtungsstruktur Folgendes umfasst: eine Mehrschichtenmetallisierung (132) mit einer Gesamtdicke von mindestens 5 μm und eine in der Mehrschichtenmetallisierung (132) angeordnete Zwischenschicht (134), wobei eine erste Seite der Zwischenschicht (134) an einen ersten Abschnitt (140, 142) der Mehrschichtenmetallisierung (132) angrenzt und eine zweite gegenüberliegende Seite der Zwischenschicht (134) an einen anderen Abschnitt (142, 140) der Mehrschichtenmetallisierung (132) angrenzt, wobei die Zwischenschicht (134) eine Spannung ausübt, die der von der Mehrschichtenmetallisierung (132) bei Raumtemperatur und darüber ausgeübten Spannung mindestens teilweise entgegenwirkt.
  10. Verdrahtungsstruktur nach Anspruch 9, wobei die Zwischenschicht (134) mindestens 20 nm dick ist.
  11. Verdrahtungsstruktur nach Anspruch 9 oder 10, wobei die Zwischenschicht (134) WTi umfasst.
  12. Verdrahtungsstruktur nach Anspruch 10, wobei die Zwischenschicht (134) zwischen 20 nm und 500 nm dick ist.
  13. Verdrahtungsstruktur nach Anspruch 12, wobei die Zwischenschicht (134) WTi umfasst.
  14. Verdrahtungsstruktur nach einem der Ansprüche 9 bis 13, weiterhin umfassend mindestens eine in der Mehrschichtenmetallisierung (132) angeordnete zusätzliche Zwischenschicht (134), so dass jede Zwischenschicht (134) von den anderen Zwischenschichten (134) durch eine Schicht (200, 202, 204, 206) der Mehrschichtenmetallisierung (132) beabstandet ist, wobei jede zusätzliche Zwischenschicht (134) eine Spannung ausübt, die der von der Mehrschichtenmetallisierung (132) bei Raumtemperatur und darüber ausgeübten Spannung mindestens teilweise entgegenwirkt.
  15. Verdrahtungsstruktur nach Anspruch 14, wobei die Mehrschichtenmetallisierung (132) eine Dicke von mindestens 1 μm zwischen benachbarten der Zwischenschichten (134) aufweist.
  16. Verfahren zum Herstellen einer Verdrahtungsstruktur (130) für ein Halbleiterbauelement, wobei das Verfahren Folgendes umfasst: Ausbilden einer Mehrschichtenmetallisierung (132) über einem auf einem Halbleitersubstrat (100) angeordneten Halbleiterbauelementgebiet (110), wobei die Mehrschichtenmetallisierung (132) eine Gesamtdicke von mindestens 5 μm aufweist; und Anordnen einer Zwischenschicht (134) in der Mehrschichtenmetallisierung (132), wobei eine erste Seite der Zwischenschicht (134) an eine Schicht der Mehrschichtenmetallisierung (132) angrenzt und eine zweite gegenüberliegende Seite der Zwischenschicht (134) an eine andere Schicht der Mehrschichtenmetallisierung (132) angrenzt, wobei die Zwischenschicht (134) W, WTi, Ta, TaN, TiW, TiN, ein Metallsilizid, WSi, MoSi, TiSi und/oder TaSi umfasst.
  17. Verfahren nach Anspruch 16, wobei die Mehrschichtenmetallisierung (132) Cu umfasst und unter Verwendung eines Prozesses der physikalischen Abscheidung aus der Dampfphase ausgebildet wird.
  18. Verfahren nach Anspruch 16, wobei die Mehrschichtenmetallisierung (132) Cu umfasst und unter Verwendung eines Elektroplattierungsprozesses ausgebildet wird.
  19. Verfahren nach einem der Ansprüche 16 bis 18, weiterhin umfassend das Ausheilen des Halbleitersubstrats (100) nach dem Ausbilden der Zwischenschicht (134) und der Mehrschichtenmetallisierung (132), wobei nach dem Ausheilen eine geringere Zugbeanspruchung auf das Halbleitersubstrat (100) als vor dem Ausheilen ausgeübt wird.
  20. Verfahren nach einem der Ansprüche 16 bis 19, umfassend das Anordnen der Zwischenschicht (134) in der Mehrschichtenmetallisierung (132) ohne Legieren von Cu in die Zwischenschicht (134) von der Mehrschichtenmetallisierung (132) und ohne Legieren von W in die Mehrschichtenmetallisierung (132) von der Zwischenschicht (134).
  21. Verfahren nach einem der Ansprüche 16 bis 20, weiterhin umfassend das Ausbilden einer unteren Schicht (144) über dem Halbleiterbauelementgebiet (110), auf dem die Mehrschichtenmetallisierung (132) angeordnet ist, wobei die untere Schicht (144) die gleiche Zusammensetzung wie die Zwischenschicht (134) aufweist.
  22. Verfahren nach einem der Ansprüche 16 bis 20, weiterhin umfassend das Anordnen mindestens einer zusätzlichen Zwischenschicht (134) in der Mehrschichtenmetallisierung (132), so dass jede Zwischenschicht (134) durch eine Schicht (200, 202, 204, 206) der Mehrschichtenmetallisierung (132) von den anderen Zwischenschichten (134) beabstandet ist, wobei jede zusätzliche Zwischenschicht (134) W, WTi, Ta, TaN, TiW, TiN, ein Metallsilizid, WSi, MoSi, TiSi, und/oder TaSi umfasst.
  23. Verfahren zum Herstellen einer Verdrahtungsstruktur (130) für ein Halbleiterbauelement, wobei das Verfahren Folgendes umfasst: Ausbilden einer Mehrschichtenmetallisierung (132) über einem auf einem Halbleitersubstrat (100) angeordneten Halbleiterbauelementgebiet (110), wobei die Mehrschichtenmetallisierung (132) eine Gesamtdicke von mindestens 5 μm aufweist; und Anordnen einer Zwischenschicht (134) in der Mehrschichtenmetallisierung (132), wobei eine erste Seite der Zwischenschicht (134) an einen ersten Abschnitt (140, 142) der Mehrschichtenmetallisierung (132) angrenzt und eine zweite gegenüberliegende Seite der Zwischenschicht (134) an einen anderen Abschnitt (142, 140) der Mehrschichtenmetallisierung (132) angrenzt, wobei die Zwischenschicht (134) eine Spannung ausübt, die der von der Mehrschichtenmetallisierung (132) auf das Halbleitersubstrat (100) bei Raumtemperatur und darüber ausgeübten Spannung mindestens teilweise entgegenwirkt.
  24. Verfahren nach Anspruch 23, weiterhin umfassend das Ausheilen des Halbleitersubstrats (100) nach dem Ausbilden der Zwischenschicht (134) und der Mehrschichtenmetallisierung (132), wobei nach dem Ausheilen eine geringere Zugbeanspruchung auf das Halbleitersubstrat (100) als vor dem Ausheilen ausgeübt wird.
  25. Verfahren nach Anspruch 23 oder 24, umfassend das Anordnen der Zwischenschicht (134) in der Mehrschichtenmetallisierung (132) ohne Legieren von Cu in die Zwischenschicht (134) von der Mehrschichtenmetallisierung (132) und ohne Legieren von W in die Mehrschichtenmetallisierung (132) von der Zwischenschicht (134).
  26. Verfahren nach einem der Ansprüche 23 bis 25, weiterhin umfassend das Ausbilden einer unteren Schicht (144) über dem Halbleiterbauelementgebiet (110), auf dem die Mehrschichtenmetallisierung (132) angeordnet ist.
  27. Verfahren der Ansprüche 23 bis 26, weiterhin umfassend das Anordnen mindestens einer zusätzlichen Zwischenschicht (134) in der Mehrschichtenmetallisierung (132), so dass jede Zwischenschicht (134) durch eine Schicht (200, 202, 204, 206) der Mehrschichtenmetallisierung (132) von den anderen Zwischenschichten (134) beabstandet ist, wobei jede zusätzliche Zwischenschicht (134) eine Spannung ausübt, die der von der Mehrschichtenmetallisierung (132) auf das Halbleitersubstrat (100) bei Raumtemperatur und darüber ausgeübten Spannung mindestens teilweise entgegenwirkt.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014116082A1 (de) * 2014-11-04 2016-05-04 Infineon Technologies Ag Halbleitervorrichtung mit einer spannungskompensierten Chipelelektrode

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104064511B (zh) * 2013-03-19 2017-03-29 上海华虹宏力半导体制造有限公司 硅片接触孔工艺方法
US9368436B2 (en) * 2014-08-04 2016-06-14 Infineon Technologies Ag Source down semiconductor devices and methods of formation thereof
US9640419B2 (en) 2014-08-04 2017-05-02 Infineon Technologies Ag Carrier system for processing semiconductor substrates, and methods thereof
DE102015100671B4 (de) 2015-01-19 2022-01-20 Infineon Technologies Ag Bauelement mit einem Halbleiterchip, der eine Dicing-Kante und eine Schutzstruktur umfasst
US10490550B1 (en) 2016-02-19 2019-11-26 United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Larger-area integrated electrical metallization dielectric structures with stress-managed unit cells for more capable extreme environment semiconductor electronics
CN106430078A (zh) * 2016-08-18 2017-02-22 上海华虹宏力半导体制造有限公司 半导体结构以及半导体结构的形成方法
US10304782B2 (en) * 2017-08-25 2019-05-28 Infineon Technologies Ag Compressive interlayer having a defined crack-stop edge extension
CN107611018A (zh) * 2017-09-26 2018-01-19 上海华虹宏力半导体制造有限公司 一种改善晶圆应力的方法和晶圆结构

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253109B2 (en) * 1997-11-26 2007-08-07 Applied Materials, Inc. Method of depositing a tantalum nitride/tantalum diffusion barrier layer system
US6288449B1 (en) * 1998-12-22 2001-09-11 Agere Systems Guardian Corp. Barrier for copper metallization
US6727177B1 (en) * 2001-10-18 2004-04-27 Lsi Logic Corporation Multi-step process for forming a barrier film for use in copper layer formation
US7112507B2 (en) * 2003-11-24 2006-09-26 Infineon Technologies Ag MIM capacitor structure and method of fabrication
DE102004036140A1 (de) * 2004-07-26 2006-03-23 Infineon Technologies Ag Halbleiterbauelement
CN100428414C (zh) * 2005-04-15 2008-10-22 中芯国际集成电路制造(上海)有限公司 形成低应力多层金属化结构和无铅焊料端电极的方法
US7737560B2 (en) 2006-05-18 2010-06-15 Infineon Technologies Austria Ag Metallization layer for a power semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014116082A1 (de) * 2014-11-04 2016-05-04 Infineon Technologies Ag Halbleitervorrichtung mit einer spannungskompensierten Chipelelektrode
DE102014116082A8 (de) * 2014-11-04 2016-06-23 Infineon Technologies Ag Halbleitervorrichtung mit einer spannungskompensierten Chipelektrode

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