DE112020003567B4 - Verfahren für einen back-end-of-line-kompatiblen chipintegrierten metall-isolator-metall-entkopplungskondensator - Google Patents

Verfahren für einen back-end-of-line-kompatiblen chipintegrierten metall-isolator-metall-entkopplungskondensator Download PDF

Info

Publication number
DE112020003567B4
DE112020003567B4 DE112020003567.0T DE112020003567T DE112020003567B4 DE 112020003567 B4 DE112020003567 B4 DE 112020003567B4 DE 112020003567 T DE112020003567 T DE 112020003567T DE 112020003567 B4 DE112020003567 B4 DE 112020003567B4
Authority
DE
Germany
Prior art keywords
layer
dielectric material
insulator
metal
insulator layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112020003567.0T
Other languages
English (en)
Other versions
DE112020003567T5 (de
Inventor
Paul Jamison
Takashi Ando
John Massey
Eduard Cartier
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE112020003567T5 publication Critical patent/DE112020003567T5/de
Application granted granted Critical
Publication of DE112020003567B4 publication Critical patent/DE112020003567B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

Verfahren (600) zur Erzeugung einer Halbleitervorrichtung (100), wobei das Verfahren (600) aufweist:Bilden (602) einer unteren Elektrodenschicht (104);Bilden (604 ) einer Isolatorschicht (102) auf einer Oberfläche der unteren Elektrodenschicht, wobei die Isolatorschicht (102) ein amorphes dielektrisches Material aufweist;Wärmebehandeln (606) der Isolatorschicht (102), so dass das amorphe dielektrische Material einen Übergang in die kubische Phase durchläuft, wodurch ein dielektrisches Material in der kubischen Phase erzeugt wird; undBilden (608) einer oberen Elektrodenschicht (302) auf einer Oberfläche des dielektrischen Materials der Isolatorschicht in der kubischen Phase.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft allgemein Fertigungsverfahren und resultierende Strukturen für Halbleitervorrichtungen und insbesondere einen BEOL-kompatiblen (BEOL: back end of line, zweite Stufe der IC-Fertigung) chipintegrierten Metall-Isolator-Metall-Entkopplungskondensator.
  • Hochentwickelte CMOS-Technologien (CMOS: complementary metal-oxide semiconductor, komplementärer Metalloxidhalbleiter) verbinden schnellere Transistorschaltgeschwindigkeiten mit höheren Vorrichtungsdichten auf dem Halbleiter-Wafer. Aufgrund einer großen Anzahl an „simultanen“ Schaltvorgängen in der Schaltung innerhalb einer kurzen Zeitspanne können große Stromspitzen auftreten, die erhebliche Stromwiderstandsabfälle und Rauschen über das Stromversorgungsnetz verursachen können. Spannungsschwankungen und Stromversorgungsrauschen können die Signalintegrität, Geschwindigkeit und Zuverlässigkeit dieser Vorrichtungen beeinträchtigen. Zur Abschwächung eines Hochfrequenzrauschens bei Hochgeschwindigkeits-Halbleitertechnologien sind chipintegrierte Metall-Isolator-Metall-Entkopplungskondensatoren (MIMCAPs: metal-insulator-metal decoupling capacitors) gängig geworden. Der MIMCAP kann Spannungsschwankungen und Rauschen durch ein Anlegen von Ladungen an das Stromversorgungsnetz und ein Minimieren der Ausbreitung des Rauschens kompensieren.
  • In diesem Kontext sind bereits Dokumente veröffentlicht worden. Beispielsweise ist im Dokument CN 108 257 942 A eine Halbleiterstruktur beschrieben, die eine erste Metallschicht auf einem Substrat, eine erste Sperrschicht auf der ersten Metallschicht, eine mittlere dielektrische Schicht auf der ersten Sperrschicht, eine zweite Sperrschicht auf der mittleren dielektrischen Schicht und eine zweite Metallschicht auf der zweiten Sperrschicht aufweist. Außerdem ist aus dem Dokument US 2012 / 0 156 854 A1 ein Herstellungsverfahren für einen ähnlichen Halbleiterstapel wie z.B. für einen Kondensator oder eine DRAM-Zelle einbekannt.
  • Anhaltende Fortschritte hinsichtlich der Vorrichtungsgeschwindigkeit und -dichte erhöhen die Nachfrage nach einer höheren MIMCAP-Kapazität bei gleichzeitigem Niedrighalten des Verluststroms. Ein Verfahren zum Erzielen dieser erhöhten Kapazitanz ohne eine Erhöhung des Verluststroms ist die Erhöhung der relativen dielektrischen Konstante (k) des in der MIM-Struktur als Isolator verwendeten Materials (z.B. Hafniumoxid (HfO2) und weitere Dielektrika mit hohem k-Wert).
  • ZUSAMMENFASSUNG
  • Die oben genannte Aufgabe wird durch die Gegenständer der unabhängigen Ansprüche gelöst.
  • Weitere Ausführungsformen ergeben sich aus den jeweils abhängigen Ansprüchen, deren technische Merkmale und Vorteile durch die Techniken der vorliegenden Erfindung realisiert werden. Ausführungsformen und Aspekte der Erfindung sind hier im Einzelnen beschrieben und werden als Teil des beanspruchten Gegenstands betrachtet. Zum besseren Verständnis wird auf die genaue Beschreibung und die Zeichnungen verwiesen.
  • Figurenliste
  • Die hier beschriebenen Besonderheiten der ausschließlichen Rechte werden im Besonderen ausgeführt und in den Ansprüchen am Ende der Beschreibung ausdrücklich beansprucht. Die vorstehenden und weitere Merkmale und Vorteile der Ausführungsformen der Erfindung werden anhand der folgenden genauen Beschreibung in Verbindung mit den beiliegenden Zeichnungen ersichtlich, wobei:
    • 1 eine Schnittansicht einer Halbleiterstruktur nach einer anfänglichen Folge von Verarbeitungsvorgängen gemäß einer oder mehreren Ausführungsformen der Erfindung darstellt;
    • 2 eine Schnittansicht der Halbleiterstruktur nach zusätzlichen Verarbeitungsvorgängen gemäß einer oder mehreren Ausführungsformen der Erfindung darstellt;
    • 3 eine Schnittansicht der Halbleiterstruktur nach zusätzlichen Verarbeitungsvorgängen gemäß einer oder mehreren Ausführungsformen der Erfindung darstellt;
    • 4 den Phasenübergang von amorphem ZrO2 zu kubischem ZrO2 nach einer Wärmebehandlung gemäß einer oder mehreren Ausführungsformen der Erfindung darstellt;
    • 5 den berechneten Wert der relativen dielektrischen Konstante (k) einer 5,5 nm dicken ZrO2-Schicht auf TiN mit einem Annealing mit 400 Grad Celsius gemäß einer oder mehreren Ausführungsformen der Erfindung darstellt;
    • 6 ein Ablaufdiagramm darstellt, das ein Verfahren gemäß einer oder mehreren Ausführungsformen der Erfindung aufzeigt; und
    • 7 ein Ablaufdiagramm darstellt, das ein Verfahren gemäß einer oder mehreren Ausführungsformen der Erfindung aufzeigt.
  • Die hier dargestellten Diagramme dienen Veranschaulichungszwecken. Es sind zahlreiche Varianten zu dem Diagramm bzw. den darin beschriebenen Verfahrensschritten möglich, ohne dass von dem Grundgedanken der Erfindung abgewichen würde. So können beispielsweise die Vorgänge in einer anderen Reihenfolge ausgeführt werden, oder es können Vorgänge hinzugefügt, weggelassen oder modifiziert werden.
  • In den beiliegenden Figuren und der folgenden genauen Beschreibung der beschriebenen Ausführungsformen der Erfindung sind die unterschiedlichen in den Figuren dargestellten Elemente mit zwei- oder dreistelligen Bezugszeichen versehen. Mit wenigen Ausnahmen entspricht (entsprechen) die Stelle(n) jedes Bezugszeichens ganz links der Figur, in der das Element zuerst dargestellt ist.
  • GENAUE BESCHREIBUNG
  • Es versteht sich vorab, dass Ausführungsformen der Erfindung, obwohl beispielhafte Ausführungsformen der Erfindung in Verbindung mit einer bestimmten Transistorarchitektur beschrieben sind, nicht auf die in dieser Beschreibung beschriebenen spezifischen Transistorarchitekturen oder Materialien beschränkt sind. Vielmehr sind Ausführungsformen der vorliegenden Erfindung zur Implementierung in Verbindung mit jedem anderen gegenwärtig bekannten oder künftig entwickelten Typ von Transistorarchitektur oder Materialien geeignet.
  • Der Kürze halber können die Fertigung von Halbleitervorrichtungen und integrierten Schaltungen (IC: integrated circuit) betreffende herkömmliche Techniken hier im Einzelnen beschrieben sein, müssen dies aber nicht. Darüber hinaus können die unterschiedlichen hier beschriebenen Aufgaben und Verfahrensschritte in eine umfassendere Prozedur oder einen umfassenderen Prozess mit zusätzlichen Schritten oder Funktionalitäten eingebunden sein, die hier nicht im Einzelnen beschrieben sind. Insbesondere sind unterschiedliche Schritte der Herstellung von Halbleitervorrichtungen und halbleiterbasierten ICs allgemein bekannt, und daher werden der Kürze halber zahlreiche herkömmliche Schritte hier nur kurz erwähnt oder vollständig weggelassen, ohne die allgemein bekannten Einzelheiten zu den Prozessen auszuführen.
  • Wird nun eine Übersicht über die Technologien betrachtet, die spezifischer relevant für Aspekte der vorliegenden Erfindung sind, verbleibt, obwohl Hafniumoxid (HfO2) und weitere Gatterdielektrika mit hohem k-Wert erfolgreich in MIMCAP-Anwendungen integriert wurden, ein erheblicher Unterschied hinsichtlich des Wärmebudgets von dielektrischen Gatteranwendungen und MIMCAP-Anwendungen, dem diese Dielektrika nach der Aufbringung ausgesetzt sind. Das Gatterdielektrikum, das vor jeder Metallisierung aufgebracht wird, wird im Vergleich zu der Isolatorschicht eines Entkopplungs-MIMCAP, die normalerweise in der BEOL zwischen Verdrahtungsebenen platziert wird und dem begrenzten BEOL-Wärmebudget ausgesetzt ist, typischerweise einem relativ hohen Wärmebudget ausgesetzt.
  • Da das Wärmebudget nach der Aufbringung die Kristallstruktur eines Materials beeinflusst und unterschiedliche Kristallphasen des gleichen Materials dramatisch unterschiedliche dielektrische Konstanten aufweisen können, kann die tatsächliche dielektrische Konstante eines bestimmten Materials „mit hohem k-Wert“ abhängig davon erhebliche Unterschiede aufweisen, ob es als Gatterdielektrikum oder als MIM-Isolator verwendet wird. So bieten beispielsweise herkömmliche MIMCAPs auf HfO2-Basis oder auf der Basis eines anderen Dielektrikums mit hohem k-Wert (z.B. Al2O3/HfO2/Al2O3- oder HfO2/Al2O3/HfO2-Stapel) typischerweise einen Isolator-k-Wert, der auf einen Bereich von etwa 18 bis 21 beschränkt ist.
  • Wird nun eine Übersicht über Aspekte der vorliegenden Erfindung betrachtet, beheben eine oder mehrere Ausführungsformen der Erfindung die vorstehend beschriebenen Nachteile des Stands der Technik durch die Bereitstellung einer neuartigen MIM-Struktur, die einen TiN/kubisches ZrO2/TiN-Stapel aufweist, der zur Umwandlung von amorphem ZrO2 in ZrO2 in der kubischen Phase vor der Erzeugung der oberen TiN-Schicht (der oberen Elektrode) wärmebehandelt wird. Die Wärmebehandlung kann das Einbringen einer Wärmebehandlungsschicht (z.B. einer ALD-Metalldeckschicht) und/oder eines BEOL-kompatiblen thermischen Annealing (z.B. eines Annealing bei einer Temperatur von etwa 400 bis 450 Grad Celsius) vor der Aufbringung der oberen TiN-Elektrode durch PVD aufweisen.
  • Die Erfinder haben festgestellt, dass ZrO2, das nominell die gleiche oder eine geringere dielektrische Konstante als HfO2 aufweist, erheblich zu einer verbesserten Leistung eines MIMCAP beitragen kann, wenn es vor der vollständigen Aufbringung der Elektrode einem sorgfältig gewählten Wärmekontingent ausgesetzt wird. Dieses Ergebnis wird durch die Bildung der kubischen Phase von ZrO2 (mit dem höchsten k-Wert) aus dem amorphen Zustand nach der Aufbringung bei einer BEOL-kompatiblen Temperatur von weniger als 500 Grad Celsius hervorgebracht. Das wärmebehandelte kubische ZrO2 kann einen k-Wert von 29 - 31 erreichen, der den k-Wert von 18 - 21 bei Weitem übersteigt, den die Verwendung von unbehandeltem HfO2 oder ZrO2 bietet. Erfolgt hingegen nach (statt vor) der Erzeugung der oberen Elektrode eine Wärmebehandlung, ist zum Erzielen der gleichen Verbesserung der Kapazitanz eine höhere Temperatur erforderlich, und der Verluststrom der letztendlichen Vorrichtung wird beeinträchtigt. Obwohl HfO2 einem analogen Übergang in die kubische Phase unterzogen werden kann, tritt dieser Phasenübergang darüber hinaus bei HfO2 bis zu höheren Temperaturen nicht auf, die für eine BEOL-Verarbeitung nicht geeignet sind (z.B. höher als ca. 500 Grad Celsius). Anders ausgedrückt ist die hier vorgestellte neuartige TiN/kubisches ZrO2/TiN-MIM-Struktur eine BEOL-kompatible MIM-Struktur, die hervorragend für gegenwärtige und künftige chipintegrierte Entkopplungskondensatoranwendungen geeignet ist.
  • Wird nun eine genauere Beschreibung der Aspekte der vorliegenden Erfindung betrachtet, zeigen die 1 - 3 Schnittansichten einer Halbleiterstruktur 100 nach dem Ausführen von Fertigungsvorgängen gemäß Ausführungsformen der Erfindung zur Erzeugung einer endgültigen Halbleitervorrichtung. Bei einigen Ausführungsformen der Erfindung die kann endgültige Halbleitervorrichtung ein chipintegrierter Metall-Isolator-Metall-Entkopplungskondensator sein. Obwohl zur Erleichterung der Darstellung ein einzelner MIMCAP gezeigt ist, versteht sich, dass eine beliebige Anzahl an MIMCAPs auf diese Weise erzeugt werden kann. Bei einigen Ausführungsformen der Erfindung werden mehrere MIMCAPs auf einem (nicht gezeigten) Substrat erzeugt.
  • Das Substrat kann jedes geeignete Substratmaterial wie beispielsweise monokristallines Si, SiGe, SiC, III-V-Verbindungshalbleiter, II-VI-Verbindungshalbleiter oder einen Halbleiter auf einem Isolator (SOI, semiconductoron-insulator) aufweisen. Bei einigen Ausführungsformen der Erfindung weist das Substrat eine eingebettete Oxidschicht auf. Bei einigen Ausführungsformen der vorliegenden Erfindung weist das Substrat FEOL-Vorrichtungen (FEOL: front-end-of-line, erste Stufe der IC-Fertigung) und eine oder mehrere BEOL-Verbindungsschichten (in einem Zwischenschichtdielektrikum ausgebildete Metallleitungen und/oder Durchkontaktierungen) auf. Bei einigen Ausführungsformen der Erfindung ist jeder MIMCAP unter Verwendung eines auf dem Substrat ausgebildeten Zwischenschichtdielektrikums elektrisch isoliert.
  • Bei der in 1 gezeigten Ausführungsform der Erfindung weist die Halbleiterstruktur 100 eine auf einer (gelegentlich als unterer Plattenkontakt oder untere Metallschicht bezeichneten) unteren Elektrode 104 ausgebildete (gelegentlich als dielektrische Schicht bezeichnete) Isolatorschicht 102 auf. Die untere Elektrode 104 kann unter Verwendung bekannter Metallisierungstechniken erzeugt werden. Bei einigen Ausführungsformen der Erfindung wird die untere Elektrode 104 unter Verwendung von chemischer Gasphasenabscheidung (CVD, chemical vapor deposition), plasmaunterstützter CVD (PECVD, plasma enhanced chemical vapor deposition), chemischer Gasphasenabscheidung unter Ultrahochvakuum (UHVCVD, ultrahigh vacuum chemical vapor deposition), schneller thermischer chemischer Gasphasenabscheidung (RTCVD, rapid thermal chemical vapor deposition), metallorganischer chemischer Gasphasenabscheidung (MOCVD, metalorganic chemical vapor deposition), chemischer Gasphasenabscheidung bei Niederdruck (LPCVD, low-pressure chemical vapor deposition), CVD bei Verarbeitung mit begrenzter Reaktion (LRPCVD limited reaction processing chemical vapor deposition), Atomlagenabscheidung (ALD, atomic layer deposition), physikalischer Gasphasenabscheidung (PVD, physical vapor deposition), chemischer Lösungsabscheidung oder eines anderen ähnlichen Prozesses über ein (nicht gezeigtes) Substrat aufgebracht.
  • Bei einigen Ausführungsformen der Erfindung wird ein (nicht gezeigtes) Substrat oder Zwischenschichtdielektrikum mit Vertiefungen bemustert, und die untere Elektrode 104 wird in der Vertiefung gebildet oder aufgebracht. Bei einigen Ausführungsformen der Erfindung erfolgt eine Überfüllung der Vertiefungen durch die untere Elektrode 104, wodurch Überfrachtungen erzeugt werden, die beispielsweise unter Verwendung von CMP planarisiert werden können. Bei einigen Ausführungsformen der Erfindung wird die untere Elektrode 104 in einer Stärke von 5 bis 25 nm, beispielsweise 10 nm erzeugt, obwohl andere Stärken innerhalb des vorgesehenen Umfangs der Erfindung liegen.
  • Die untere Elektrode 104 kann aus jedem geeigneten leitenden Material wie beispielsweise Metall (z.B. Wolfram, Titan, Tantal, Ruthenium, Zirkonium, Kobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber, Gold), einem leitenden metallischen Verbundmaterial (z.B. Tantalnitrid, Titannitrid, Tantalcarbid, Titancarbid, Titan-Aluminiumcarbid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Kobaltsilicid, Nickelsilicid), Kohlenstoffnanoröhren, leitfähigem Kohlenstoff, Graphen oder jeder geeigneten Kombination dieser Materialien erzeugt werden. Das leitfähige Material kann ferner Dotierstoffe aufweisen, die bei oder nach der Aufbringung integriert werden. Bei einigen Ausführungsformen der Erfindung ist die untere Elektrode 104 aus TiN. Bei einigen Ausführungsformen der Erfindung ist die untere Elektrode 104 aus unter Verwendung einer PVD (beispielsweise durch Sputtern) abgeschiedenem TiN.
  • Die Isolatorschicht 102 ist eine auf einer Oberfläche der unteren Elektrode 104 ausgebildete dielektrische Schicht. Die Isolatorschicht 102 kann ein dielektrisches Material mit einer dielektrischen Konstante sein, die größer als 3,9 ist. Nicht einschränkende Beispiele geeigneter Materialien für das dielektrische Material schließen Oxide, Nitride, Oxynitride, Silikate (z.B. Metallsilikate), Aluminate, Titanate, Nitride oder jede Kombination dieser ein. Bei einigen Ausführungsformen der Erfindung kann die Isolatorschicht 102 ein dielektrisches Material mit hohem k-Wert sein, das eine dielektrische Konstante aufweist, die größer als 7,0 ist. Beispiele von Materialien mit hohem k-Wert (mit einer dielektrischen Konstante, die größer als 7,0 ist) schließen Metalloxide wie Hafniumoxid, Hafnium-Siliciumoxid, Hafnium-Siliciumoxynitrid, Lanthanoxid, Lanthan-Aluminiumoxid, Zirkoniumoxid, Zirkonium-Siliciumoxid, Zirkonium-Siliciumoxynitrid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Barium-Titanoxid, Strontium-Titanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid und Blei-Zinkniobat ein, sind jedoch nicht darauf beschränkt. Das Material mit hohem k-Wert kann ferner Dotierstoffe wie beispielsweise Lanthan und Aluminium aufweisen.
  • Die Isolatorschicht 102 kann durch geeignete Abscheidungsprozesse, beispielsweise CVD, PECVD, ALD, Aufdampfen, PVD, chemische Lösungsabscheidung oder andere ähnliche Prozesse erzeugt werden. Die Stärke der Isolatorschicht 102 kann abhängig von dem Abscheidungsprozess sowie der Zusammensetzung und Anzahl der verwendeten dielektrischen Materialien mit hohem k-Wert unterschiedlich sein. Die Isolatorschicht 102 kann eine Stärke in einem Bereich von etwa 0,5 bis etwa 20 nm aufweisen, obwohl andere Stärken innerhalb des vorgesehenen Umfangs der Erfindung liegen. Bei einigen Ausführungsformen der Erfindung ist die Isolatorschicht 102 unter Verwendung von ALD aufgebrachtes amorphes Zirkoniumdioxid.
  • 2 stellt eine Schnittansicht der Halbleiterstruktur 100 nach einem Verarbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Wie in 2 dargestellt, wird die Halbleiterstruktur 100 für den Übergang des amorphen Isolatormaterials in die kubische Phase (z.B. von amorphem ZrO2 in kubisches ZrO2) einer BEOL-kompatiblen Wärmebehandlung unterzogen. Bei einigen Ausführungsformen der Erfindung weist die Wärmebehandlung ein Annealing bei einer Temperatur von weniger als 500 Grad Celsius auf. Bei einigen Ausführungsformen der Erfindung weist die Wärmebehandlung das Aufbringen einer Wärmebehandlungsschicht 202 auf eine Oberfläche der Isolatorschicht 102 auf. Bei einigen Ausführungsformen der Erfindung weist die Wärmebehandlung sowohl ein Annealing (thermisches Ausheilen) als auch das Aufbringen der Wärmebehandlungsschicht 202 auf.
  • Bei Ausführungsformen, bei denen die Wärmebehandlung ein Anneanling aufweist, kann das Annealing ein Ofen-Annealing unter Verwendung eines Trägergases bei einer Temperatur von etwa 400 bis 450 Grad Celsius sein. Bei einigen Ausführungsformen der Erfindung kann die Annealing-Zeit abhängig von der Stärke der Isolatorschicht 102 für die spezifische Anwendung 10 Sekunden, 30 Sekunden, 1 Minute, 2 Minuten, 10 Minuten, eine Stunde oder zwei Stunden betragen. Wie in Bezug auf 4 erläutert, kann die Annealing-Zeit entsprechend der Stärke der Isolatorschicht 102 gewählt werden, um sicherzustellen, dass das amorphe ZrO2 einen Phasenübergang zu kubischem ZrO2 durchläuft.
  • Bei Ausführungsformen, bei denen die Wärmebehandlung das Aufbringen einer Wärmebehandlungsschicht 202 aufweist, kann die Wärmebehandlungsschicht 202 beispielsweise ein Metalldeckmaterial aufweisen. Das Metalldeckmaterial kann beispielsweise Metall (z.B. Wolfram, Titan, Tantal, Ruthenium, Zirkonium, Kobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber, Gold), ein leitendes metallisches Verbundmaterial (z.B. Tantalnitrid, Titannitrid, Tantalcarbid, Titancarbid, Titan-Aluminiumcarbid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Kobaltsilicid, Nickelsilicid), Kohlenstoffnanoröhren, leitfähigen Kohlenstoff, Graphen oder jede geeignete Kombination dieser Materialien aufweisen. Das leitfähige Material kann ferner Dotierstoffe aufweisen, die bei oder nach der Aufbringung integriert werden.
  • Bei einigen Ausführungsformen der Erfindung ist die Wärmebehandlungsschicht 202 unter Verwendung von ALD bei einer Temperatur von 400 bis 450 Grad Celsius aufgebrachtes TiN. Die Verwendung von ALD-TiN anstelle eines einfachen Ofen-Annealing ist aus mehreren Gründen attraktiv. ALD-TiN kann leicht nach dem Aufbringen der Isolatorschicht 102 mit hohem k-Wert aufgebracht werden, ohne das Vacuum zu unterbrechen, wodurch eine Quelle von Defekten ausgeschlossen wird, durch die sich der Verlust erhöhen und die Zuverlässigkeit verringern können. Ebenso ist ALD eine weniger energieaufwendige Abscheidungstechnik als PVD und kann eine Vermischung reduzieren, wenn mehrschichtige Dielektrika erforderlich sein sollten.
  • 3 stellt eine Schnittansicht der Halbleiterstruktur 100 nach einem Verarbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Wie in 3 dargestellt, kann eine obere Elektrode 302 auf einer Oberfläche der Wärmebehandlungsschicht 202 (falls vorhanden) oder (wenn keine Wärmebehandlungsschicht 202 vorhanden ist) direkt auf einer Oberfläche der Isolatorschicht 102 ausgebildet sein. Die obere Elektrode 302 kann unter Verwendung bekannter Metallisierungstechniken erzeugt werden. Bei einigen Ausführungsformen der Erfindung wird die obere Elektrode 302 unter Verwendung von CVD, PECVD, UHVCVD, RTCVD, MOCVD, LPCVD, LRPCVD, ALD, PVD, chemischer Lösungsabscheidung oder eines anderen ähnlichen Prozesses aufgebracht.
  • Die obere Elektrode 302 kann aus jedem geeigneten leitenden Material wie beispielsweise Metall (z.B. Wolfram, Titan, Tantal, Ruthenium, Zirkonium, Kobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber, Gold), einem leitenden metallischen Verbundmaterial (z.B. Tantalnitrid, Titannitrid, Tantalcarbid, Titancarbid, Titan-Aluminiumcarbid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Kobaltsilicid, Nickelsilicid), Kohlenstoffnanoröhren, leitfähigem Kohlenstoff, Graphen oder jeder geeigneten Kombination dieser Materialien erzeugt werden. Das leitfähige Material kann ferner Dotierstoffe aufweisen, die bei oder nach der Aufbringung integriert werden. Bei einigen Ausführungsformen der Erfindung ist die obere Elektrode 302 aus TiN. Bei einigen Ausführungsformen der Erfindung ist die obere Elektrode 302 aus unter Verwendung von PVD (beispielsweise durch Sputtern) aufgebrachtem TiN. Die obere Elektrode 302 kann auf ähnliche Weise wie die untere Elektrode 104 erzeugt werden. Die obere Elektrode 302 kann in einer gleichen oder einer anderen Stärke als die untere Elektrode 104 erzeugt werden.
  • 4 stellt den Phasenübergang von amorphem ZrO2 zu kubischem ZrO2 nach einer Wärmebehandlung gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Wie in 4 dargestellt, kann ZrO2 bei BEOL-kompatiblen Temperaturen von weniger als oder etwa gleich 400 Grad Celsius zu der kubischen Phase mit höherem k-Wert kristallisieren. 4 zeigt die Entwicklung der kubischen Phase bei einer Erhöhung der Annealing-Dauer einer ZrO2-Schicht von 5,5 nm bei 400 Grad Celsius von 30 s auf 10 Minuten. Die Spitzen bei 35, 42 und 52 sind die Signatur der unteren TiN-Elektrode und verändern sich mit den Annealing-Vorgängen nicht; doch die Spitzen bei 30,2 und 50,3 Grad, deren Entwicklung bei einer Erhöhung der Annealing-Dauer zu sehen ist, entsprechen den Ebenen (111) und (220) der kubischen Phase von ZrO2. Ohne durch die Theorie gebunden sein zu wollen, wird erwartet, dass diese beiden Ebenen entsprechend dem Pulverdiffraktionsmuster (l/lo = 100 bei der Ebene (111) und l/lo = 59 bei der Ebene (220)) die Spitzen mit der höchsten Intensität aufweisen. Die Intensität der Spitzen (111) und (220) in Bezug auf die der unteren Elektrode steigt zwischen 30 sec und 2 Minuten erheblich an, mit einigem an zusätzlichem Anstieg zwischen 2 Minuten und 10 Minuten.
  • 5 stellt den berechneten Wert der relativen dielektrischen Konstante (k) einer 5,5 nm starken ZrO2-Schicht auf TiN bei einem Annealing mit 400 Grad Celsius dar. Wie in 6 gezeigt, weist die ZrO2-Schicht die Eigenschaft auf, bei Temperaturen, die relativ niedriger sind als für HfO2 typisch, zu ihrer kubischen Phase mit hohem k-Wert zu kristallisieren. Vorteilhafterweise kann die kubische Phase von ZrO2 nach etwa 30 Sekunden einen Wert der dielektrischen Konstante erreichen, der größer als 27 ist. Nach etwa 2 Stunden wird ein Wert der dielektrischen Konstante von etwa 35 (etwa 34,7) erzielt. Somit kann der vorliegende kubische MIMCAP auf ZrO2-Basis mit einer relativ starken Schicht mit hohem k-Wert eine hohe Kapazitanz erzielen, wodurch der Verluststrom gering gehalten wird, und dies bei gleichzeitiger Beibehaltung BEOL-kompatibler Temperaturen.
  • 6 stellt ein Ablaufdiagramm 600 dar, das ein Verfahren zur Erzeugung einer Halbleitervorrichtung gemäß einer oder mehreren Ausführungsformen der Erfindung darstellt. Wie in Block 602 gezeigt, wird eine untere Elektrodenschicht erzeugt. Bei einigen Ausführungsformen der Erfindung weist die untere Elektrodenschicht Titannitrid auf. Bei einigen Ausführungsformen der Erfindung wird die untere Elektrodenschicht unter Verwendung von PVD aufgebracht.
  • In Block 604 wird eine Isolatorschicht auf einer Oberfläche der unteren Elektrodenschicht gebildet. Die Isolatorschicht kann ein amorphes dielektrisches Material aufweisen. Bei einigen Ausführungsformen der Erfindung weist die Isolatorschicht Zirkoniumdioxid auf, das amorphe dielektrische Material weist amorphes Zirkoniumdioxid auf, und das dielektrische Material in der kubischen Phase weist kubisches Zirkoniumdioxid auf.
  • In Block 606 wird die Isolatorschicht dergestalt wärmebehandelt, dass das amorphe dielektrische Material einen Übergang in die kubische Phase durchläuft, wodurch ein dielektrisches Material in der kubischen Phase erzeugt wird. Bei einigen Ausführungsformen der Erfindung weist das dielektrische Material in der kubischen Phase eine dielektrische Konstante von etwa 28 bis etwa 35 auf.
  • Bei einigen Ausführungsformen der Erfindung weist die Wärmebehandlung der Isolatorschicht vor Erzeugung der oberen Elektrode ein Ofen-Annealing bei einer Temperatur von etwa 400 Grad Celsius bis etwa 450 Grad Celsius auf. Bei einigen Ausführungsformen der Erfindung weist das Ofen-Annealing eine Annelaing-Dauer von etwa 10 Sekunden, 30 Sekunden, 1 Minute, 2 Minuten, 10 Minuten, 1 Stunde oder 2 Stunden auf.
  • Bei einigen Ausführungsformen der Erfindung weist die Wärmebehandlung der Isolatorschicht die Erzeugung einer Wärmebehandlungsschicht auf einer Oberfläche des amorphen dielektrischen Materials der Isolatorschicht auf. Bei einigen Ausführungsformen der Erfindung weist die Wärmebehandlungsschicht Titannitrid auf. Bei einigen Ausführungsformen der Erfindung wird das Titannitrid unter Verwendung einer Atomlagenabscheidung bei einer Zyklustemperatur von etwa 400 Grad Celsius bis etwa 450 Grad Celsius aufgebracht.
  • In Block 608 wird eine obere Elektrodenschicht auf einer Oberfläche des dielektrischen Materials der Isolatorschicht in der kubischen Phase erzeugt. Die obere Elektrodenschicht kann auf ähnliche Weise wie die untere Elektrodenschicht erzeugt werden.
  • 7 stellt ein Ablaufdiagramm 700 dar, das ein Verfahren zur Erzeugung einer Halbleitervorrichtung gemäß einer oder mehreren Ausführungsformen der Erfindung darstellt. Wie in Block 702 gezeigt, wird ein Metall-Isolator-Metall-Teilstapel gebildet. Der Metall-Isolator-Metall-Teilstapel weist eine untere Elektrodenschicht und eine Isolatorschicht auf. Die Isolatorschicht weist ein amorphes dielektrisches Material auf. Bei einigen Ausführungsformen der Erfindung weist die untere Elektrodenschicht Titannitrid auf. Bei einigen Ausführungsformen der Erfindung wird die untere Elektrodenschicht unter Verwendung von PVD aufgebracht.
  • In Block 704 wird der Metall-Isolator-Metall-Teilstapel dergestalt wärmebehandelt, dass das amorphe dielektrische Material einen Übergang in die kubische Phase durchläuft, wodurch ein dielektrisches Material in der kubischen Phase erzeugt wird. Bei einigen Ausführungsformen der Erfindung weist die Isolatorschicht Zirkoniumdioxid auf, das amorphe dielektrische Material weist amorphes Zirkoniumdioxid auf, und das dielektrische Material in der kubischen Phase weist kubisches Zirkoniumdioxid auf. Bei einigen Ausführungsformen der Erfindung weist das dielektrische Material in der kubischen Phase eine dielektrische Konstante von etwa 28 bis etwa 35 auf.
  • In Block 706 wird eine obere Elektrodenschicht auf einer Oberfläche des Metall-Isolator-Metall-Teilstapels erzeugt, wodurch ein fertiggestellter Metall-Isolator-Metall-Stapel gebildet wird.
  • Das hier beschriebene Verfahren und resultierende Strukturen können bei der Fertigung von IC-Chips verwendet werden. Die resultierenden IC-Chips können von dem Hersteller in Roh-Wafer-Form (d.h. als einzelner Wafer mit mehreren Chips ohne Gehäuse), als freiliegender Die oder in einer Form mit Gehäuse vertrieben werden. In dem zuletzt genannten Fall ist der Chip in einem Ein-Chip-Gehäuse (wie einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen Träger höherer Ordnung befestigt werden) oder in einem Mehr-Chip-Gehäuse (wie einem Keramikträger, der entweder Oberflächenverbindungsleitungen oder eingebettete Verbindungsleitungen oder beides aufweist) montiert. In jedem Fall wird der Chip dann als Teil entweder (a) eines Zwischenprodukts wie einer Hauptplatine oder (b) eines Endprodukts mit weiteren Chips, diskreten Schaltelementen und/oder weiteren Signalverarbeitungsvorrichtungen integriert. Das Endprodukt kann jedes Produkt sein, das IC-Chips aufweist, angefangen bei Spielzeug und weiteren einfachen Anwendungen bis zu hochentwickelten Computerprodukten mit einem Bildschirm, einer Tastatur oder einer anderen Eingabevorrichtung und einem zentralen Prozessor.
  • Unterschiedliche Ausführungsformen der vorliegenden Erfindung sind hier unter Bezugnahme auf die zugehörigen Zeichnungen beschriebenen. Alternative Ausführungsformen können gestaltet werden, ohne vom Umfang dieser Erfindung abzuweichen. Obwohl in der folgenden Beschreibung und in den Zeichnungen unterschiedliche Verbindungen und Positionsbeziehungen (z.B. über, unter, neben, etc.) zwischen Elementen angegeben sind, ist für Fachleute zu erkennen, dass viele der hier beschriebenen Positionsbeziehungen ausrichtungsunabhängig sind, wenn die beschriebene Funktionalität auch dann erhalten bleibt, wenn die Ausrichtung verändert wird. Diese Verbindungen und/oder Positionsbeziehungen können, sofern nichts anderes angegeben ist, direkt oder indirekt sein, und die vorliegende Erfindung ist in dieser Hinsicht nicht als einschränkend gedacht. Ähnlich beschreiben der Begriff „gekoppelt“ und Varianten desselben einen Kommunikationspfad zwischen zwei Elementen und implizieren keine direkte Verbindung zwischen den Elementen ohne zwischen ihnen liegende Elemente/Verbindungen. Sämtliche dieser Varianten werden als Teil der Beschreibung betrachtet. Dementsprechend kann eine Kopplung von Einheiten entweder eine direkte oder eine indirekte Kopplung bezeichnen, und eine Positionsbeziehung zwischen Einheiten kann eine direkte oder eine indirekte Positionsbeziehung sein. Als ein Beispiel einer indirekten Positionsbeziehung schließen in der vorliegenden Beschreibung Bezugnahmen auf die Erzeugung einer Schicht „A“ über einer Schicht „B“ Situationen ein, in denen sich eine oder mehrere Zwischenschichten (z.B. eine Schicht „C“) zwischen Schicht „A“ und Schicht „B“ befinden, solange die relevanten Merkmale und Funktionalitäten der Schicht „A“ und der Schicht „B“ durch die Zwischenschicht(en) nicht erheblich verändert werden.
  • Die folgenden Definitionen und Abkürzungen sind zur Interpretation der Ansprüche und der Beschreibung zu verwenden. Im hier verwendeten Sinne sollen die Begriffe „aufweisen“, „weist auf“, „einschließen“, „schließt ein“, „umfassen“, „umfasst“, „enthalten“ oder „enthält“ oder jede andere Variante dieser ein nicht exklusives Einschließen abdecken. So sind beispielsweise eine Zusammensetzung, ein Gemisch, ein Prozess, ein Verfahren, ein Erzeugnis oder eine Vorrichtung, die eine Liste von Elementen aufweisen, nicht notwendigerweise auf nur diese Elemente beschränkt, sondern können weitere Elemente aufweisen, die nicht ausdrücklich aufgeführt oder einer derartigen Zusammensetzung, einem derartigen Gemisch, einem derartigen Prozess, einem derartigen Verfahren, einem derartigen Erzeugnis oder einer derartigen Vorrichtung inhärent sind.
  • Zusätzlich wird der Begriff „beispielhaft“ hier in der Bedeutung „als Beispiel, Einzelfall oder Veranschaulichung dienend“ verwendet. Eine hier als „beispielhaft“ beschriebene Ausführungsform oder Konstruktion ist nicht notwendigerweise als gegenüber anderen Ausführungsformen oder Konstruktionen bevorzugt oder vorteilhaft aufzufassen. Die Begriffe „mindestens ein“ und „ein oder mehrere“ sind als jede ganzzahlige Anzahl einschließend zu verstehen, die größer oder gleich eins ist, d.h. eins, zwei, drei, vier, etc. Der Begriff „mehrere“ ist als jede ganzzahlige Anzahl einschließend zu verstehen, die größer oder gleich zwei ist, d.h. zwei, drei, vier, fünf, etc. Der Begriff „Verbindung“ kann eine indirekte „Verbindung“ und eine direkte „Verbindung“ einschließen.
  • Bezugnahmen auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“, etc. in der Beschreibung zeigen auf, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft aufweisen kann; es kann jedoch jede Ausführungsform das besondere Merkmal, die Struktur oder die Eigenschaft aufweisen oder auch nicht aufweisen. Darüber hinaus beziehen sich derartige Formulierungen nicht notwendigerweise auf die gleiche Ausführungsform. Ferner wird, wenn ein bestimmtes Merkmal, eine Struktur oder eine Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, vorausgesetzt, dass die Auswirkungen eines derartigen Merkmals, einer Struktur oder einer Eigenschaft in Verbindung mit anderen Ausführungsformen unabhängig davon, ob sie explizit beschrieben sind oder nicht, innerhalb des Fachwissens von Fachleuten liegen.
  • Für die Zwecke der Beschreibung beziehen sich die Begriffe „obere“, „untere“, „rechts“, „links“, „vertikal“, „horizontal“, „oberste“, „unterste“ und ihre Ableitungen nachstehend auf die beschrieben Strukturen und Verfahren entsprechend ihrer Ausrichtung in den Zeichnungen der Figuren. Die Begriffe „überlagern“ „über“, „darüber“, „auf ... angeordnet“ oder „über ... angeordnet“ bedeuten, dass ein erstes Element wie eine erste Struktur auf einem zweiten Element wie einer zweiten Struktur vorhanden ist, wobei dazwischenliegende Elemente wie eine Verbindungsstruktur zwischen dem ersten Element und dem zweiten Element vorhanden sein können. Der Begriff „direkter Kontakt“ bedeutet, dass ein erstes Element wie eine erste Struktur und ein zweites Element wie eine zweite Struktur an der Grenzfläche der beiden Elemente ohne irgendwelche dazwischenliegenden leitenden, isolierenden oder Halbleiterschichten verbunden sind.
  • Räumlich relative Begriffe, z.B. „unterhalb“, „unter“, „untere“, „über“, „obere“ und dergleichen, werden hier zur Erleichterung der Beschreibung zur Beschreibung der Beziehung eines Elements oder Merkmals zu einem andren Element (andern Elementen) oder einem andren Merkmal (andren Merkmalen) verwendet, wie sie in den Figuren dargestellt sind. Es versteht sich, dass die räumlich relativen Begriffe zusätzlich zu der in den Figuren dargestellten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder im Betrieb einschließen sollen. So wären beispielsweise bei einem Umdrehen der Vorrichtung in den Figuren als „unter“ oder „unterhalb“ anderer Elemente oder Merkmale beschriebene Elemente dann „über“ den anderen Elementen oder Merkmalen angeordnet. Somit kann der Begriff „unter“ eine Ausrichtung sowohl oberhalb als auch unterhalb einschließen. Die Vorrichtung kann anderweitig ausgerichtet (z.B. um 90 Grad oder in andere Ausrichtungen gedreht) werden, und die hier verwendeten räumlich relativen Beschreibungen sind entsprechend zu interpretieren.
  • Die Begriffe „etwa“, „im Wesentlichen“, „ca.“ und Varianten dieser sollen den entsprechend den zum Zeitpunkt der Einreichung der Anmeldung verfügbaren Arbeitsmitteln mit einer Messung der speziellen Größe einhergehenden Grad an Abweichung einbeziehen. So kann beispielsweise „etwa“ einen Bereich von ±8 % oder 5 % oder 2 % eines angegebenen Werts einschließen.
  • Die Formulierung „selektiv in Bezug auf“ wie beispielsweise „ein in Bezug auf ein zweites Element selektives erstes Element“ bedeutet, dass das erste Element geätzt sein und das zweite Element als Ätzbarriere fungieren kann.
  • Der Begriff „konform“ (z.B. eine konforme Schicht oder eine konforme Aufbringung) bedeutet, dass die Stärke der Schicht auf sämtlichen Oberflächen im Wesentlichen übereinstimmt oder dass die Abweichung der Stärke weniger als 15% der Nennstärke der Schicht beträgt.
  • Die Begriffe „epitaxiales Wachstum und/oder epitaxiale Abscheidung“ und „epitaxial erzeugt und/oder gewachsen“ bezeichnen das Wachstum eines Halbleitermaterials (eines kristallinen Materials) auf einer Abscheidungsfläche eines andren Halbleitermaterials (eines kristallinen Materials), wobei das wachsende Halbleitermaterial (die kristalline Deckschicht) im Wesentlichen die gleichen kristallinen Merkmale wie das Halbleitermaterial der Abscheidungsfläche (das Keimmaterial) aufweist. Bei einem epitaxialen Abscheidungsprozess können die von den Quellengasen bereitgestellten chemischen Reaktanten gesteuert werden, und die Systemparameter können so eingestellt werden, dass die abgeschiedenen Atome mit ausreichend Energie, um sich so auf der Oberfläche zu bewegen, dass die abgeschiedenen Atome sich selbst an der Kristallanordnung der Atome der Abscheidungsfläche ausrichten, auf der Abscheidungsfläche des Halbleitersubstrats eintreffen. Ein epitaxial gewachsenes Halbleitermaterial kann im Wesentlichen die gleichen kristallinen Eigenschaften wie die Abscheidungsfläche aufweisen, auf der das epitaxial gewachsene Material gebildet wird. So kann beispielsweise ein auf eine kristalline Oberfläche mit einer {100}-Orientierung abgeschiedenes epitaxial gewachsenes Halbleitermaterial eine {100}-Orientierung annehmen. Bei einigen Ausführungsformen der Erfindung können epitaxiale Wachstums- und/oder Abscheidungsprozesse in Bezug auf die Entstehung auf einer Halbleiteroberfläche selektiv sein und Material auf freiliegenden Oberflächen wie Siliciumdioxid- oder Siliciumnitridoberflächen ablagern, müssen dies aber nicht.
  • Wie hier bereits angemerkt, können der Kürze halber die Fertigung von Halbleitervorrichtungen und integrierten Schaltungen (ICs) betreffende herkömmliche Techniken hier im Einzelnen beschrieben sein, müssen dies jedoch nicht. Als Hintergrund erfolgt nun jedoch eine allgemeinere Beschreibung der Fertigungsprozesse für Halbleitervorrichtungen, die zur Implementierung einer oder mehrerer Ausführungsformen der vorliegenden Erfindung genutzt werden können. Obwohl spezifische zur Implementierung einer oder mehrerer Ausführungsformen der vorliegenden Erfindung verwendete Fertigungsvorgänge einzeln bekannt sein können, ist die beschriebene Kombination von Verfahrensschritten und/oder resultierenden Strukturen gemäß der der vorliegenden Erfindung einzigartig. Somit nutzt die in Verbindung mit der Fertigung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung beschriebene einzigartige Kombination der Verfahrensschritte eine Vielzahl von einzeln bekannten physikalischen und chemischen Prozessen, die an einem Halbleitersubstrat (z.B. einem Siliciumsubstrat) ausgeführt werden und von denen einige in den unmittelbar folgenden Absätzen beschrieben sind.
  • Im Allgemeinen fallen die unterschiedlichen zur Erzeugung eines Mikrochip, der in eine IC eingesetzt wird, verwendeten Prozesse in vier allgemeine Kategorien, nämlich die Schichtaufbringung, die Entfernung/das Ätzen, die Halbleiterdotierung und die Mustererzeugung/Lithographie. Eine Aufbringung ist jeder Prozess, bei dem durch Wachstum, Beschichtung oder anderweitig ein Material auf den Wafer übertragen wird. Verfügbare Technologien schließen unter anderem eine physikalische Gasphasenabscheidung (PVD), eine chemische Gasphasenabscheidung (CVD), eine elektrochemische Abscheidung (ECD), eine Molekularstrahlepitaxie (MBE, molecular beam epitaxy) und in jüngerer Zeit eine Atomlagenabscheidung (ALD) ein. Eine Entfernung/ein Ätzen ist jeder Prozess, durch den Material von dem Wafer entfernt wird. Beispiele schließen (entweder Nass- oder Trocken-) Ätzprozesse, chemischmechanisches Planarisieren (CMP, chemical-mechanical planarization) und dergleichen ein. Reaktives lonenätzen (RIE, reactive ion etching) ist beispielsweise ein Typ von Trockenätzen, bei dem chemisch reaktives Plasma zur Entfernung eines Materials wie eines maskierten Musters eines Halbleitermaterials durch Freilegen des Materials gegenüber einem Bombardement mit Ionen verwendet wird, das Teile des Materials von der freiliegenden Oberfläche entfernt. Das Plasma wird typischerweise unter geringem Druck (in einem Vakuum) von einem elektromagnetischen Feld erzeugt. Halbleiterdotierung ist die Modifikation elektrischer Eigenschaften durch Dotierung von beispielsweise Transistor-Sources und -Drains, im Allgemeinen durch Diffusion und/oder Ionenimplantation. Auf diese Dotierungsprozesse folgen ein Ofen-Annealing oder ein rasches thermisches Tempern (RTA, rapid thermal annealing). Das Annealing dient der Aktivierung der implantierten Dotierstoffe. Schichten sowohl aus Leitern (z.B. Polysilicium, Aluminium, Kupfer, etc.) und Isolatoren (z.B. unterschiedlichen Formen von Siliciumdioxid, Siliciumnitrid, etc.) werden zum Verbinden und Isolieren von Transistoren und ihren Komponenten verwendet. Eine selektive Dotierung von unterschiedlichen Bereichen des Halbleitersubstrats ermöglicht eine Veränderung der Leitfähigkeit des Substrats durch das Anlegen einer Spannung. Durch die Erzeugung von Strukturen dieser unterschiedlichen Komponenten können zur Erzeugung der komplexen Schaltkreise einer modernen mikroelektronischen Vorrichtung Millionen von Transistoren hergestellt und miteinander verdrahtet werden. Halbleiterlithographie ist die Erzeugung dreidimensionaler Reliefbilder oder -muster auf dem Halbleitersubstrat für die nachfolgende Übertragung des Musters auf das Substrat. Bei der Halbleiterlithographie werden die Muster durch ein als Fotoresist bezeichnetes lichtempfindliches Polymer erzeugt. Zur Erzeugung der komplexen Strukturen, die einen Transistor bilden, und der vielen Drähte, die die Millionen von Transistoren einer Schaltung verbinden, werden Lithographie- und Ätzmusterübertragungsschritte mehrfach wiederholt. Jedes auf den Wafer gedruckte Muster wird an den zuvor erzeugten Mustern ausgerichtet, und zur Erzeugung der endgültigen Vorrichtung werden die Leiter, Isolatoren und selektiv dotierten Bereiche langsam aufgebaut.
  • Das Ablaufdiagramm und die Blockdiagramme in den Figuren zeigen mögliche Implementationen der Fertigungs- und/oder Betriebsverfahren gemäß unterschiedlichen Ausführungsformen der vorliegenden Erfindung. Verschiedene Funktionen/Verfahrensschritte des Verfahrens sind in dem Ablaufdiagramm durch Blöcke dargestellt. Bei einigen alternativen Implementationen können die in den Blöcken aufgeführten Funktionen in anderer als der in den Figuren angegebenen Reihenfolge auftauchen. So können abhängig von der damit verbundenen Funktionalität beispielsweise zwei als aufeinanderfolgend gezeigte Blöcke tatsächlich im Wesentlichen gleichzeitig ausgeführt werden, oder die Blöcke können gelegentlich in umgekehrter Reihenfolge ausgeführt werden.

Claims (11)

  1. Verfahren (600) zur Erzeugung einer Halbleitervorrichtung (100), wobei das Verfahren (600) aufweist: Bilden (602) einer unteren Elektrodenschicht (104); Bilden (604 ) einer Isolatorschicht (102) auf einer Oberfläche der unteren Elektrodenschicht, wobei die Isolatorschicht (102) ein amorphes dielektrisches Material aufweist; Wärmebehandeln (606) der Isolatorschicht (102), so dass das amorphe dielektrische Material einen Übergang in die kubische Phase durchläuft, wodurch ein dielektrisches Material in der kubischen Phase erzeugt wird; und Bilden (608) einer oberen Elektrodenschicht (302) auf einer Oberfläche des dielektrischen Materials der Isolatorschicht in der kubischen Phase.
  2. Verfahren nach Anspruch 1, wobei die Wärmebehandlung (606) der Isolatorschicht (102) ein Annealing der Isolatorschicht bei einer Temperatur, die innerhalb eines Bereichs von etwa 400 Grad Celsius bis etwa 450 Grad Celsius liegt, vor dem Bilden der oberen Elektrode (302) aufweist.
  3. Verfahren (600) nach Anspruch 2, wobei das Annealing der Isolatorschicht (102) eine Annealing-Dauer aufweist, die aus der Gruppe, bestehend aus etwa 10 Sekunden, etwa 30 Sekunden, etwa 1 Minute, etwa 2 Minuten, etwa 10 Minuten, etwa 1 Stunde und etwa 2 Stunden, ausgewählt ist.
  4. Verfahren (600) nach Anspruch 1, wobei die Wärmebehandlung der Isolatorschicht (102) die Erzeugung einer Wärmebehandlungsschicht (202) auf einer Oberfläche des amorphen dielektrischen Materials der Isolatorschicht (102) aufweist.
  5. Verfahren (600) nach Anspruch 4, wobei die Wärmebehandlungsschicht (202) Titannitrid aufweist.
  6. Verfahren (600) nach Anspruch 5, wobei das Titannitrid unter Verwendung einer Atomlagenabscheidung bei einer Zyklustemperatur innerhalb eines Bereichs von etwa 400 Grad Celsius bis etwa 450 Grad Celsius aufgebracht wird.
  7. Verfahren (600) nach Anspruch 1, wobei die Isolatorschicht (102) Zirkoniumdioxid aufweist, das amorphe dielektrische Material amorphes Zirkoniumdioxid aufweist, und das dielektrische Material in der kubischen Phase kubisches Zirkoniumdioxid aufweist.
  8. Verfahren (600) nach Anspruch 1, wobei das dielektrische Material in der kubischen Phase eine relative dielektrische Konstante innerhalb eines Bereichs von etwa 28 bis etwa 35 aufweist.
  9. Verfahren (700) zur Erzeugung einer Halbleitervorrichtung, wobei das Verfahren (700) aufweist: Bilden (702) eines Metall-Isolator-Metall-Teilstapels, der eine untere Elektrodenschicht (104) und eine Isolatorschicht (102) aufweist, wobei die Isolatorschicht (102) ein amorphes dielektrisches Material aufweist; Wärmebehandeln (704) des Metall-Isolator-Metall-Teilstapels, sodass das amorphe dielektrische Material einen Übergang in die kubische Phase durchläuft, wodurch ein dielektrisches Material in der kubischen Phase erzeugt wird; und Bilden (706) einer oberen Elektrodenschicht (302) auf einer Oberfläche des Metall-Isolator-Metall-Teilstapels, wodurch ein fertiggestellter Metall-Isolator-Metall-Stapel gebildet wird.
  10. Verfahren (700) nach Anspruch 9, wobei die Isolatorschicht (102) Zirkoniumdioxid aufweist, das amorphe dielektrische Material amorphes Zirkoniumdioxid aufweist und das dielektrische Material in der kubischen Phase kubisches Zirkoniumdioxid aufweist.
  11. Verfahren (700) nach Anspruch 9, wobei das dielektrische Material in der kubischen Phase eine relative dielektrische Konstante innerhalb eines Bereichs von etwa 28 bis etwa 35 aufweist.
DE112020003567.0T 2019-07-24 2020-07-20 Verfahren für einen back-end-of-line-kompatiblen chipintegrierten metall-isolator-metall-entkopplungskondensator Active DE112020003567B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/520,808 US11038013B2 (en) 2019-07-24 2019-07-24 Back-end-of-line compatible metal-insulator-metal on-chip decoupling capacitor
US16/520,808 2019-07-24
PCT/IB2020/056801 WO2021014334A1 (en) 2019-07-24 2020-07-20 Back-end-of-line compatible metal-insulator-metal on-chip decoupling capacitor

Publications (2)

Publication Number Publication Date
DE112020003567T5 DE112020003567T5 (de) 2022-04-21
DE112020003567B4 true DE112020003567B4 (de) 2023-08-24

Family

ID=74190699

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112020003567.0T Active DE112020003567B4 (de) 2019-07-24 2020-07-20 Verfahren für einen back-end-of-line-kompatiblen chipintegrierten metall-isolator-metall-entkopplungskondensator

Country Status (6)

Country Link
US (2) US11038013B2 (de)
JP (1) JP2022541537A (de)
CN (1) CN114207779B9 (de)
DE (1) DE112020003567B4 (de)
GB (1) GB2600602B (de)
WO (1) WO2021014334A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11038013B2 (en) 2019-07-24 2021-06-15 International Business Machines Corporation Back-end-of-line compatible metal-insulator-metal on-chip decoupling capacitor
US20220310776A1 (en) * 2021-03-23 2022-09-29 Applied Materials, Inc. Integrated platform for tin pvd and high-k ald for beol mim capacitor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120156854A1 (en) 2010-12-16 2012-06-21 Hanhong Chen Method of forming stacked metal oxide layers
CN108257942A (zh) 2016-12-28 2018-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6730573B1 (en) 2002-11-01 2004-05-04 Chartered Semiconductor Manufacturing Ltd. MIM and metal resistor formation at CU beol using only one extra mask
US6940117B2 (en) 2002-12-03 2005-09-06 International Business Machines Corporation Prevention of Ta2O5 mim cap shorting in the beol anneal cycles
US7361950B2 (en) 2005-09-12 2008-04-22 International Business Machines Corporation Integration of a MIM capacitor with a plate formed in a well region and with a high-k dielectric
EP2434531B1 (de) * 2010-09-28 2019-12-04 IMEC vzw Herstelllungsverfahren für einen Metall-Isolator-Metall-Kondensator
CN104364860B (zh) 2012-05-29 2017-05-24 松下知识产权经营株式会社 薄膜电容器
JP5858385B2 (ja) 2012-08-07 2016-02-10 住友化学株式会社 圧電体素子、圧電体デバイス及びその製造方法
JP2014229680A (ja) * 2013-05-21 2014-12-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
US20150146341A1 (en) 2013-11-27 2015-05-28 GlobalFoundries, Inc. ALD dielectric films with leakage-reducing impurity layers
US9722011B2 (en) 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Film scheme for MIM device
US9881738B2 (en) 2015-08-05 2018-01-30 Globalfoundries Inc. Capacitor structures with embedded electrodes and fabrication methods thereof
US9761655B1 (en) 2016-06-20 2017-09-12 International Business Machines Corporation Stacked planar capacitors with scaled EOT
US10008558B1 (en) * 2017-01-05 2018-06-26 International Business Machines Corporation Advanced metal insulator metal capacitor
US20180240861A1 (en) 2017-02-23 2018-08-23 International Business Machines Corporation Multilayer dielectric for metal-insulator-metal capacitor (mimcap) capacitance and leakage improvement
KR101936795B1 (ko) 2017-03-31 2019-01-11 (주)알엔알랩 레이저를 이용한 간접 가열 방법
US10453913B2 (en) 2017-04-26 2019-10-22 Samsung Electronics Co., Ltd. Capacitor, semiconductor device and methods of manufacturing the capacitor and the semiconductor device
US11107919B2 (en) 2017-08-31 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including ferroelectric layer having columnar-shaped crystals
US11038013B2 (en) 2019-07-24 2021-06-15 International Business Machines Corporation Back-end-of-line compatible metal-insulator-metal on-chip decoupling capacitor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120156854A1 (en) 2010-12-16 2012-06-21 Hanhong Chen Method of forming stacked metal oxide layers
CN108257942A (zh) 2016-12-28 2018-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN114207779B (zh) 2023-08-29
US20210193793A1 (en) 2021-06-24
GB2600602B (en) 2022-11-02
JP2022541537A (ja) 2022-09-26
CN114207779A (zh) 2022-03-18
WO2021014334A1 (en) 2021-01-28
US20210028274A1 (en) 2021-01-28
GB202201258D0 (en) 2022-03-16
DE112020003567T5 (de) 2022-04-21
GB2600602A (en) 2022-05-04
US11038013B2 (en) 2021-06-15
CN114207779B9 (zh) 2023-09-22
US11594596B2 (en) 2023-02-28

Similar Documents

Publication Publication Date Title
DE102012219171B4 (de) Verfahren zum Bilden einer dreidimensionalen (3D) integrierten Schaltung und entsprechend gebildete dreidimensionale (3D) integrierte Schaltung
DE112011102446B4 (de) 3D-Durchkontaktierungskondensator mit einer potentialfreien leitfähigen Platte für eine verbesserte Zuverlässigkeit
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE102017117845B4 (de) Verfahren zum Bilden einer Anordnung nichtflüchtiger Speicherzellen, Verfahren zum Bilden eines auf einem übergangsfreien Feldeffekttransistor basierenden nichtflüchtigen Speichers und eine auf einem übergangsfreien Feldeffekttransistor basierende nichtflüchtige Speicherstruktur
DE112016005805T5 (de) Variable gate-längen für vertikale transistoren
DE4119920C2 (de) Halbleitereinrichtung und Verfahren zu deren Herstellung
DE102005014619A1 (de) Integriertes Schaltkreisbauelement mit Gatestruktur und zugehöriges Herstellungsverfahren
DE112020000199T5 (de) Transistorkanal mit Vertikal gestapelten Nanoschichten, die durch finnenförmige Brückenzonen verbunden sind
DE112020003567B4 (de) Verfahren für einen back-end-of-line-kompatiblen chipintegrierten metall-isolator-metall-entkopplungskondensator
DE112011101181T5 (de) Steuerung der Ferroelektrizität in dielektrischen Dünnschichten durch prozessinduzierte monoaxiale Spannungen
DE102010040058A1 (de) Polysiliziumwiderstände, die in einem Halbleiterbauelement mit Metallgateelektrodenstrukturen mit großem ε hergestellt sind
DE102006059002A1 (de) Verfahren zum Herstellen einer integrierten Schaltung auf einem Halbleitersubstrat
DE112020000212T5 (de) Transistorkanal mit vertikal gestapelten Nanoschichten, die durch finnenförmige Brückenzonen verbunden sind
DE102021130399A1 (de) Multi-schwellenspannung für nanosheet
DE102012223653B4 (de) Herstellung von Transistoreinheiten mit V-Nut-Source/Drain-Zone
DE3780907T2 (de) Dotierter halbleiterdurchkontakt zum kontaktieren.
DE112020003222T5 (de) Zwischenverbindungsanordnung mit vollständig ausgerichteten durchkontakten
DE102018222424B4 (de) Mikrowellen-ausheizen von flowable oxides mit einfangschichten und integrierte schaltunsstruktur
DE102011080439B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102020135008A1 (de) Halbleitervorrichtung und verfahren zum herstellen dafür
DE102015213530B4 (de) Verfahren zur Herstellung eines eingebetteten Kondensators
WO2011051500A1 (de) Verfahren zur herstellung von halbleiterscheiben für die integration von silizium-bauelementen mit hemts sowie eine entsprechende halbleiterschichtanordnung
DE102015206175A1 (de) Halbleiterbauelement mit Dünnschicht-Widerstand
DE102021127166A1 (de) Mim-kondensatorstrukturen
DE112021006050T5 (de) Zwischenverbindungen aus einem topologischen halbmetall

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R084 Declaration of willingness to licence
R020 Patent grant now final