CN114207779A - 后段制程兼容的金属-绝缘体-金属的片上解耦电容器 - Google Patents

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Abstract

后段制程(BEOL)兼容金属‑绝缘体‑金属的片上解耦电容器(MMCAP)。该BEOL兼容处理包括在形成顶部电极(302)之前用于在MIM堆叠的绝缘体层(102)中引入非晶体到立方体的相变的热处理。形成底部电极层(104)，并且在底部电极层(104)的表面上形成绝缘体层(102)。绝缘体层(102)可以包括非晶电介质材料。热处理绝缘体层(102)，使得非晶电介质材料经历立方相变，从而形成立方相电介质材料。在绝缘体层(102)的立方相电介质材料的表面上形成顶部电极层(302)。

Description

后段制程兼容的金属-绝缘体-金属的片上解耦电容器
背景技术
本发明总体上涉及用于半导体器件的制造方法和所得结构，并且更具体地涉及后段制程(BEOL)兼容的金属-绝缘体-金属片上解耦电容器。
先进的互补金属氧化物半导体(CMOS)技术将更快的晶体管切换速度与更高的器件密度集成在半导体晶片上。大电流尖峰可能由于在短时间段内电路中的大量“同时”开关事件而发生，这可能引起供电网络上的相当大的电流-电阻下降和噪声。电压波动和电源噪声会影响这些设备的信号完整性、速度和可靠性。为了减轻高速半导体技术中的高频噪声，片上金属-绝缘体-金属解耦电容器(MMCAP)已经变得普遍。MIMCAP可以通过向供电网络传递电荷并最小化噪声传播来补偿电压波动和噪声。
器件速度和密度的持续进步推动了对增加的MIMCAP电容，而同时保持低的漏电流的要求。在不增加漏电流的情况下实现这种增加的电容的一种方法是增加用作MIM结构中的绝缘体的材料(例如，氧化铪(HfO2)和其他高k电介质)的相对介电常数(k)。
发明内容
本发明的实施例涉及一种用于形成后段制程(BEOL)兼容的片上MMCAP的方法。该BEOL兼容处理包括用于在形成顶部电极之前在MIM堆叠的绝缘体层中引起非晶体到立方体的相变的热处理。该方法的非限制性示例包括形成底部电极层以及在该底部电极层的表面上形成绝缘体层。绝缘体层可以包括非晶电介质材料。热处理绝缘体层，使得非晶电介质材料经历立方相变，从而形成立方相电介质材料。在绝缘体层的立方相电介质材料的表面上形成顶部电极层。
本发明的实施例涉及一种用于形成后段制程(BEOL)兼容的片上MMCAP的方法。该BEOL兼容处理包括用于在形成顶部电极之前在MIM堆叠的绝缘体层中引起非晶体到立方体的相变的热处理。该方法的非限制性示例包括形成具有底部电极层和绝缘体层的部分金属-绝缘体-金属堆叠。绝缘体层包括非晶电介质材料。对部分金属-绝缘体-金属堆叠进行热处理，使得非晶电介质材料经历立方相变，从而形成立方相电介质材料。在部分金属-绝缘体-金属堆叠的表面上形成顶部电极层，由此限定完成的金属-绝缘体-金属堆叠。
本发明的实施例涉及一种半导体结构。半导体结构的非限制性示例包括底部电极层和在底部电极层的表面上的绝缘体层。绝缘体层包括立方相电介质材料。顶部电极层被定位在绝缘体层的立方相电介质材料的表面上。
本发明的实施例涉及一种半导体结构。该半导体器件的非限制性示例包括底部电极层和在该底部电极层的表面上的绝缘体层。绝缘体层包括立方相电介质材料。热处理层形成在绝缘体层的表面上。在热处理层的表面上形成顶部电极层。
通过本发明的技术实现了附加的技术特征和益处。在本文中详细描述了本发明的实施例和各方面，并且这些实施例和方面被认为是所要求保护的主题的一部分。为了更好的理解，参考具体实施方式和附图。
附图说明
在本说明书的结论处的权利要求书中特别指出并且清楚地要求保护在此描述的独占权的细节。从以下结合附图进行的详细描述中，本发明的实施例的前述和其他特征和优点将变得显而易见，在附图中：
图1描绘了根据本发明的一个或多个实施例在初始组的处理操作之后的半导体结构的横截面视图；
图2描绘了根据本发明的一个或多个实施例的附加处理操作之后的半导体结构的横截面视图；
图3描绘了根据本发明的一个或多个实施例的附加处理操作之后的半导体结构的横截面视图；
图4描绘了根据本发明的一个或多个实施例在热处理之后无定形ZrO2到立方形ZrO2的相变；
图5描绘了根据本发明的一个或多个实施例，在400摄氏度退火期间，TiN上的55A厚的ZrO2膜的相对介电常数(k)的计算值；
图6描绘了说明根据本发明的一个或多个实施例的方法的流程图；以及
图7描绘了说明根据本发明的一个或多个实施例的方法的流程图。
在此描绘的这些图是说明性的。在不偏离本发明的精神的情况下，可以对这里所描述的图或操作有许多变化。例如，可以以不同的顺序执行动作，或者可以添加、删除或修改动作。
在附图和本发明所描述的实施例的以下详细说明中，附图中所展示的不同元件配备有两个或三位数的参考标号。除了少数例外，每个参考标号的最左边的数字对应于首先示出了其元件的附图。
具体实施方式
提前理解的是，尽管结合特定晶体管架构描述了本发明的举例实施例，但本发明的实施例不限于本说明书中描述的特定晶体管架构或材料。相反，本发明的实施例能够结合现在已知的或以后开发的任何其他类型的晶体管架构或材料来实施。
为了简洁起见，在此可以详细描述或可以不详细描述与半导体器件和集成电路(IC)制造相关的常规技术。此外，本文描述的各种任务和过程步骤可以并入具有本文未详细描述的附加步骤或功能的更全面的程序或过程中。特别地，半导体器件和基于半导体的IC的制造中的各步骤是公知的，因此，为了简洁起见，许多常规步骤将仅在本文中简要提及，或将完全省略，而不提供公知的工艺细节。
现在转向与本发明的各方面更具体地相关的技术的概述，虽然氧化铪(HfO2)和其他高k栅极电介质已经被成功地结合在MIMCAP应用内，但是在沉积之后这些电介质暴露于的栅极电介质应用和MIMCAP应用的热预算方面仍然存在显著差异。在任何金属化之前沉积的栅极电介质通常将暴露于与解耦MMCAP的绝缘体层相比相对高的热预算，解耦MMCAP通常位于后段制程(BEOL)中的布线层之间并且经受有限的BEOL热预算。
因为沉积之后的热预算将影响材料的晶体结构，并且相同材料的不同晶相可以具有显著不同的介电常数，所以特定“高k”材料的实际介电常数可以根据其是用作栅极电介质还是用作MIM绝缘体而显著变化。例如，常规的基于HfO2的或其他基于MIMCAP的高k电介质通常提供被限制在从约18至21的范围的绝缘体k值(例如，Al2O3/HfO2/Al2O3或HfO2/Al2O3/HfO2堆叠)。
现在转到本发明各方面的概述，本发明的一个或多个实施例通过提供一种新颖的MIM结构解决了现有技术的上述缺点，该MIM结构包括TiN/立方ZrO2/TiN堆叠，该堆叠是在形成顶部TiN层(顶部电极)之前将无定形ZrO2转化为立方相ZrO2热处理的。热处理可以包括在通过PVD沉积顶部TiN电极之前引入热处理层(例如，ALD金属覆盖层)和/或BEOL兼容的热退火(例如，在大约400至450摄氏度的温度下的退火)。
发明人已经发现，当在完全电极沉积之前经受精心选择的热预算时，具有标称上与HfO2相同或更低的介电常数的ZrO2可以对MIMCAP贡献显著改进的性能。这种效果是通过在小于500摄氏度的BEOL兼容温度下从刚沉积的非晶态形成ZrO2的立方(最高k)相来驱动的。热处理的立方ZrO2可以获得29-31的k值，远远超过使用未处理的HfO2或ZrO2提供的18-21k值。相反，当在形成顶部电极之后(而不是在形成顶部电极之前)进行热处理时，需要更高的温度以获得相同的电容改善，并且损害最终器件的漏电流。此外，虽然HfO2可以经历类似的立方相变，但是对于HfO2直到不适合于BEOL处理的较高温度(例如，高于约500摄氏度)才发生该相变。换言之，在此呈现的新颖的TiN/立方ZrO2/TiN MIM结构是BEOL兼容的MIM结构，该结构独特地适合于当前和将来的片上解耦电容器应用。
现在转到本发明各方面的更详细描述，图1-3描绘了根据本发明的实施例已经执行制造操作以形成最终半导体器件之后的半导体结构100的横截面视图。在本发明的一些实施例中，最终的半导体器件可以是金属-绝缘体-金属的片上解耦电容器。虽然为了便于说明示出为单个MMCAP，但是应理解的是，可以以这种方式形成任何数量的MMCAP。在本发明的一些实施例中，在基底(未示出)上形成多个MMCAP。
衬底可以包括任何适合的衬底材料，例如像单晶Si、SiGe、SiC、III-V化合物半导体、II-VI化合物半导体、或绝缘体上半导体(SOI)。在本发明的一些实施例中，衬底包括掩埋氧化物层。在本发明的一些实施例中，衬底包括前段制程(FEOL)器件和一个或多个BEOL互连层(形成在层间电介质中的金属线和/或通孔)。在本发明的一些实施例中，每个MMCAP使用形成在衬底上的层间电介质电隔离。
在图1所示的本发明的实施例中，半导体结构100包括在底部电极104(有时被称为底板触点或金属层)上形成的绝缘体层102(有时被称为电介质层)。可以使用已知的金属化技术来形成底部电极104。在本发明的一些实施例中，使用化学气相沉积(CVD)、等离子体增强CVD(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、有限反应处理CVD(LRPCVD)、原子层沉积(ALD)、物理气相沉积(PVD)、化学溶液沉积或其他类似工艺将底部电极104沉积在衬底(未示出)上。
在本发明的一些实施例中，衬底或层间电介质(未示出)被图案化有沟槽，并且底部电极104被形成或沉积在沟槽中。在本发明的一些实施例中，将底部电极104过填充到沟槽中，从而形成可以使用例如CMP来平面化的覆盖层。在本发明的一些实施例中，底部电极104形成为5至25nm的厚度，例如10nm，但是其他厚度也在本发明的预期范围内。
底部电极104可以由任何适合的导电材料制成，例如像金属(例如，钨、钛、钽、钌、锆、钴、铜、铝、铅、铂、锡、银、金)、导电金属化合物材料(例如，氮化钽、氮化钛、碳化钽、碳化钛、碳化钛铝、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍)、碳纳米管、导电碳、石墨烯、或这些材料的任何适合的组合。导电材料可进一步包括在沉积期间或之后并入的掺杂剂。在本发明的一些实施例中，底部电极104是TiN。在本发明的一些实施例中，底部电极104是使用PVD(例如，溅射)沉积的TiN。
绝缘体层102是在底部电极104的表面上形成的电介质层。绝缘体层102可以是具有大于3.9的介电常数的电介质材料。用于电介质材料的合适材料的非限制性示例包括氧化物、氮化物、氧氮化物、硅酸盐(例如，金属硅酸盐)、铝酸盐、钛酸盐、氮化物或其任何组合。在本发明的一些实施例中，绝缘体层102可以是具有大于7.0的介电常数的高k电介质材料。高k材料(具有大于7.0的介电常数)的实例包括但不限于金属氧化物，如氧化铪、氧化硅铪、氧氮化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧氮化硅锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、以及铌酸铅锌。高k材料还可以包括诸如镧和铝之类的掺杂剂。
绝缘体层102可以通过合适的沉积工艺形成，例如，CVD、PECVD、ALD、蒸发、PVD、化学溶液沉积或其他类似工艺。绝缘体层102的厚度可以根据沉积工艺以及所使用的高k电介质材料的成分和数量而变化。绝缘体层102可以具有在从约0.5nm至约20nm范围内的厚度，但是其他厚度也在本发明的预期范围内。在本发明的一些实施例中，绝缘体层102是使用ALD沉积的无定形二氧化锆。
图2描绘了根据本发明的一个或多个实施例的在处理操作之后的半导体结构100的横截面视图。如图2所示，半导体结构100经受BEOL兼容的热处理以将非晶绝缘体材料转换成立方相(例如，非晶ZrO2至立方ZrO2)。在本发明的一些实施例中，热处理包括在小于500摄氏度的温度下的退火。在本发明的一些实施例中，热处理包括在绝缘体层102的表面上沉积热处理层202。在本发明的一些实施例中，热处理包括热处理层202的退火和沉积两者。
在热处理包括退火的实施例中，退火可以是在约400至450摄氏度的温度下使用载气的炉退火。在本发明的一些实施例中，根据特定应用的绝缘体层102的厚度，退火时间可以是10秒、30秒、1分钟、2分钟、10分钟、一小时或两小时。如关于图4所讨论的，可以基于绝缘体层102的厚度来选择退火时间，以确保无定形Zr02经历相变为立方ZrO2。
在热处理包括沉积热处理层202的实施例中，热处理层202可以包括例如金属覆盖材料。金属覆盖材料可包括例如金属(例如，钨、钛、钽、钌、锆、钴、铜、铝、铅、铂、锡、银、金)、导电金属化合物材料(例如，氮化钽、氮化钛、碳化钽、碳化钛、碳化钛铝、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍)、碳纳米管、导电碳、石墨烯或这些材料的任何合适的组合。导电材料可进一步包括在沉积期间或之后并入的掺杂剂。
在本发明的一些实施例中，热处理层202是使用ALD在400至450摄氏度的温度下沉积的TiN。由于几个原因，使用ALD TiN代替简单的炉退火是有吸引力的。ALD TiN可以在绝缘体层102的高k沉积之后容易地沉积，而不破坏真空，从而消除可能增加泄漏并且降低可靠性的缺陷源。此外，ALD是比PVD更少能量的沉积技术，并且如果需要多层电介质，ALD可以减少混合。
图3描绘了根据本发明的一个或多个实施例的在处理操作之后的半导体结构100的横截面视图。如图3所示，顶部电极302可以形成在热处理层202的表面上(如果存在)或直接形成在绝缘体层102的表面上(当不存在热处理层202时)。顶部电极302可以使用已知的金属化技术来形成。在本发明的一些实施例中，使用CVD、PECVD、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、PVD、化学溶液沉积或其他类似工艺来沉积顶部电极302。
顶部电极302可以由任何适合的导电材料制成，例如像金属(例如，钨、钛、钽、钌、锆、钴、铜、铝、铅、铂、锡、银、金)、导电金属化合物材料(例如，氮化钽、氮化钛、碳化钽、碳化钛、碳化钛铝、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍)、碳纳米管、导电碳、石墨烯或这些材料的任何适合的组合。导电材料可进一步包括在沉积期间或之后并入的掺杂剂。在本发明的一些实施例中，顶部电极302是TiN。在本发明的一些实施例中，顶部电极302是使用PVD(例如，溅射)沉积的TiN。顶部电极302可以与底部电极104类似的方式形成。顶部电极302可以形成为与底部电极104相同或不同的厚度。
图4描绘了根据本发明的一个或多个实施例在热处理之后无定形ZrO2到立方形ZrO2的相变。如图4所示，ZrO2可以在小于或等于约400摄氏度的BEOL相容温度下结晶成较高k立方相。图4显示了随着55A ZrO2膜在400摄氏度下的退火时间从30秒增加至10分钟，立方相的发展。在35、42和52处的峰是底部TiN电极的特征并且不随着退火而改变；但是，看到随着退火时间增加而发展的在30.2和50.3度处的峰与ZrO2立方相的(111)和(220)平面匹配。不希望受理论束缚，预期这两个平面基于粉末衍射图案(对于(111)平面为I/Io＝100并且对于(220)平面为I/Io＝59)具有最高强度峰。(111)和(220)峰的强度相对于底部电极的强度在30秒与2分钟之间显著增加，其中一些额外增加在2分钟与10分钟之间。
图5描绘了在400摄氏度退火期间在TiN上的55A厚的ZrO2膜的相对介电常数(k)的计算值。如图6所示，ZrO2层具有在相对低于HfO2典型的温度下结晶成其高k立方相的性质。有利地，该立方相ZrO2在约30秒后可以达到大于27的介电常数值。在约2小时之后实现约35(约34.7)的介电常数值。因此，本发明的基于立方ZrO2 MMCAP可以实现具有相对厚的高k层的高电容，同时保持低的漏电流，全部同时保持BEOL兼容温度。
图6描绘了说明了根据本发明的一个或多个实施例的用于形成半导体器件的方法的流程图600。如框602所示，形成底部电极层。在本发明的一些实施例中，底部电极层包括氮化钛。在本发明的一些实施例中，使用PVD沉积底部电极层。
在框604处，在底部电极层的表面上形成绝缘体层。绝缘体层可以包括非晶电介质材料。在本发明的一些实施例中，绝缘体层包括二氧化锆，无定形电介质材料包括无定形二氧化锆，并且立方相电介质材料包括立方二氧化锆。
在框606处，热处理绝缘体层，使得非晶电介质材料经历立方相变，由此形成立方相电介质材料。在本发明的一些实施例中，立方相电介质材料包括约28至约35的介电常数。
在本发明的一些实施例中，热处理绝缘体层包括在形成顶部电极之前在约400摄氏度至约450摄氏度的温度下的炉退火。在本发明的一些实施例中，炉退火包括约10秒、30秒、1分钟、2分钟、10分钟、1小时或2小时的退火时间。
在本发明的一些实施例中，热处理绝缘体层包括在绝缘体层的非晶态电介质材料的表面上形成热处理层。在本发明的一些实施例中，热处理层包括氮化钛。在本发明的一些实施例中，使用原子层沉积在约400摄氏度至约450摄氏度的循环温度下沉积氮化钛。
在框608，在绝缘体层的立方相电介质材料的表面上形成顶部电极层。顶部电极层可以与底部电极层类似的方式形成。
图7示出了说明根据本发明的一个或多个实施例的用于形成半导体器件的方法的流程图700。如框702所示，形成部分金属-绝缘体-金属堆叠。部分金属-绝缘体-金属堆叠包括底部电极层和绝缘体层。绝缘体层包括非晶电介质材料。在本发明的一些实施例中，底部电极层包括氮化钛。在本发明的一些实施例中，使用PVD沉积底部电极层。
在框704处，对部分金属-绝缘体-金属堆叠进行热处理，使得非晶电介质材料经历立方相变，由此形成立方相电介质材料。在本发明的一些实施例中，绝缘体层包括二氧化锆，无定形电介质材料包括无定形二氧化锆，并且立方相电介质材料包括立方二氧化锆。在本发明的一些实施例中，立方相电介质材料包括约28至约35的介电常数。
在框706处，在该部分金属-绝缘体-金属堆叠的表面上形成顶部电极层，由此限定完成的金属-绝缘体-金属堆叠。
在此描述的方法和所得结构可以用于制造IC芯片。所得到的IC芯片可以由制造者以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)、作为裸片或者以封装形式分布。在后一种情况下，芯片安装在单芯片封装(诸如塑料载体，具有固定至母板或其他更高级载体的引线)或多芯片封装(诸如具有或两个表面互连或掩埋互连的陶瓷载体)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理装置集成，作为(a)中间产品(诸如母板)或(b)最终产品的一部分。最终产品可以是包括IC芯片的任何产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备和中央处理器的高级计算机产品。
在此参考相关附图描述本发明的不同实施例。在不背离本发明的范围的情况下，可设计替代实施例。虽然在以下描述和附图中阐述了元件之间的不同连接和位置关系(例如，上方、下方、相邻等)，但是本领域技术人员将认识到，在此描述的许多位置关系在所描述的功能被维持时(即使取向被改变)是取向无关的。除非另有规定，否则这些连接和/或位置关系可以是直接或间接的，并且本发明在此方面并示意图是限制性的。类似地，术语“耦接”及其变型描述了在两个元件之间具有通信路径并且不暗示元件之间的在它们之间没有中间元件/连接的直接连接。所有这些变型被认为是说明书的一部分。因此，实体的连接可以指直接的或间接的连接，并且实体之间的位置关系可以是直接的或间接的位置关系。作为间接位置关系的实例，在本说明书中提及在层“B”上形成层“A”包括其中一个或多个中间层(例如，层“C”)在层“A”和层“B”之间的情况，只要中间层基本上不改变层“A”和层“B”的相关特征和功能。
以下定义和缩写将用于解释权利要求书和说明书。如在此使用的，术语“(现在时)包括”、“(进行时)包括”、“(现在时)包含”、“(进行时)包含”、“(现在时)具有”、“(进行时)具有”、“(现在时)含有”或“(进行时)含有”或其任何其他变体旨在涵盖非排他性的包括。例如，包含一系列要素的组合物、混合物、工艺、方法、物品或设备不必仅限于那些要素，而是可以包括未明确列出的或这种组合物、混合物、工艺、方法、物品或设备固有的其他要素。
此外，术语“示例性”在本文中用于意指“用作示例、实例或例证”。本文中描述为“示例性”的任何实施方式或设计不一定被解释为优于或优于其他实施方式或设计。术语“至少一个”和“一个或多个”应理解为包括大于或等于一的任何整数，即。一个、两个、三个、四个等。术语“多个”应理解为包括大于或等于二的任何整数，即。两个、三个、四个、五个等。术语“连接”可包括间接“连接”和直接“连接”。
说明书中对“一个实施例”、“实施例”、“举例实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但每个实施例可以包括或可以不包括该特定特征、结构或特性。此外，这样的短语不一定指相同的实施方式。进一步，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，认定结合其他实施例影响这样的特征、结构或特性在本领域技术人员的知识范围内。
出于下文描述的目的，术语“上”、“下”、“右”、“左”、“竖直”、“水平”、“顶部”、“底部”及其派生词将涉及如图中定向的所描述的结构和方法。术语“覆盖”、“顶部”、“在顶部”、“定位在...上”或“定位在...顶部”是指第一元件(如第一结构)存在于第二元件(如第二结构)上，其中插入元件(如界面结构)可以存在于第一元件与第二元件之间。术语“直接接触”是指诸如第一结构的第一元件和诸如第二结构的第二元件在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下连接。
为了便于描述，在本文中使用例如“在......之下”、“在......下方”、“下部”、“在......上方”、“上部”等的空间相对术语来描述如图中所示的一个元件或特征与其他元件或特征的关系。应当理解的是，空间相对术语旨在包括除图中所描绘的方位之外的使用或操作中的设备的不同方位。例如，如果图中的设备被翻转，则被描述为在其他元件或特征“下方”或“之下”的元件将被定向为在其他元件或特征“上方”。因此，术语“下方”可以包括上方和下方两个方位。装置可以其他方式定向(例如，旋转90度或在其他定向)，并且本文中使用的空间相对描述符应相应地解释。
术语“约”、“基本上”、“大致”及其变体旨在包括与基于在提交申请时可用的设备的具体量的测量相关联的误差程度。例如，“约”可以包括给定值的±8％或5％、或2％的范围。
短语“选择性地到”，例如像“第一元件选择性地到第二元件”是指该第一元件可以被蚀刻并且该第二元件可以充当蚀刻止挡件。
术语“共形的”(例如，共形层或共形沉积)是指该层的厚度在所有表面上是基本上相同的，或该厚度变化小于该层的标称厚度的15％。
术语“外延生长和/或沉积”和“外延形成和/或生长”意指在另一种半导体材料(晶体材料)的沉积表面上生长半导体材料(晶体材料)，其中，生长的半导体材料(晶体覆盖层)具有与沉积表面(籽晶材料)的半导体材料基本上相同的晶体特性。在外延沉积工艺中，可以控制由源气体提供的化学反应物，并且可以设置系统参数，使得沉积原子以足够的能量到达半导体衬底的沉积表面以在表面上四处移动，使得沉积原子自身定向至沉积表面的原子的晶体布置。外延生长的半导体材料可以具有与在其上形成外延生长的材料的沉积表面基本上相同的晶体特性。例如，沉积在{100}取向的晶体表面上的外延生长的半导体材料可以具有{100}取向。在本发明的一些实施例中，外延生长和/或沉积工艺可以选择性到形成在半导体表面上，并且可以在或可以不在暴露表面(例如二氧化硅或氮化硅表面)上沉积材料。
如在此之前所指出的，为了简洁起见，在此可以详细描述或可以不详细描述与半导体器件和集成电路(IC)制造相关的常规技术。然而，通过背景技术，现在将提供可用于实施本发明的一个或多个实施例的半导体器件制造工艺的更一般描述。尽管用于实施本发明的一个或多个实施例的特定制造操作可以单独地已知，但所描述的操作的组合和/或本发明的所得结构是独特的。由此，结合根据本发明的半导体器件的制造所描述的操作的独特组合利用在半导体(例如，硅)衬底上执行的各种单独已知的物理和化学工艺，其中一些在以下段落中描述。
一般而言，用于形成将被封装成IC的微芯片的不同工艺属于四个一般类别，即，膜沉积、去除/蚀刻、半导体掺杂和图案化/光刻。沉积是将材料生长、涂覆或以其他方式转移到晶片上的任何工艺。可用的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)以及最近的原子层沉积(ALD)等。去除/蚀刻是从晶片去除材料的任何工艺。实例包括蚀刻工艺(湿法或干法)、化学机械平坦化(CMP)等。例如，反应离子蚀刻(RIE)是一种干式蚀刻，其通过将材料暴露于离子的轰击使用化学反应等离子体来去除材料，诸如半导体材料的掩模图案，所述离子从暴露的表面去除材料的部分。等离子体通常在低压(真空)下通过电磁场产生。半导体掺杂是通过掺杂(例如，晶体管源极和漏极)通常通过扩散和/或通过离子注入来改变电性质。这些掺杂工艺之后是炉退火或快速热退火(RTA)。退火用于活化注入的掺杂剂。导体(例如，多晶硅、铝、铜等)和绝缘体(例如，各种形式的二氧化硅、氮化硅等)的膜用于连接和隔离晶体管及其部件。半导体衬底的各个区域的选择性掺杂允许衬底的导电性随着电压的施加而改变。通过创建这些不同部件的结构，数百万个晶体管可以被构建并且被布线在一起以形成现代微电子器件的复杂电路。半导体光刻是在半导体衬底上形成三维浮雕图像或图案以用于随后将图案转移到衬底。在半导体光刻中，图案由被称为光致抗蚀剂的光敏聚合物形成。为了构建构成晶体管的复杂结构和连接电路的数百万晶体管的许多导线，光刻和蚀刻图案转移步骤重复多次。将印刷在晶片上的每个图案与先前形成的图案对准，并且缓慢地建立导体、绝缘体和选择性掺杂区以形成最终器件。
附图中的流程图和框图展示了根据本发明的不同实施例的制造和/或操作方法的可能实现方式。在流程图中由方框表示该方法的不同功能/操作。在一些备选实现中，框中标注的功能可以不按照图中标注的顺序发生。例如，取决于所涉及的功能，连续示出的两个块实际上可以基本上同时执行，或者这些块有时可以以相反的顺序执行。
已经出于说明的目的呈现了本发明的各个实施例的描述，但并不旨在是详尽的或限于所描述的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对本领域普通技术人员将是显而易见的。本文使用的术语被选择来最好地解释实施例的原理、实际应用或优于市场中发现的技术的技术改进，或者使得本领域普通技术人员能够理解本文描述的实施例。

Claims (25)

1.一种用于形成半导体器件的方法，所述方法包括：
形成底部电极层；
在所述底部电极层的表面上形成绝缘体层，所述绝缘体层包括非晶电介质材料；
热处理所述绝缘体层，使得所述非晶电介质材料经历立方相变，从而形成立方相电介质材料；以及
在所述绝缘体层的所述立方相电介质材料的表面上形成顶部电极层。
2.根据权利要求1所述的方法，其中，热处理所述绝缘体层包括：在形成所述顶部电极之前在从约400摄氏度至约450摄氏度的范围内的温度下对所述绝缘体层退火。
3.根据权利要求2所述的方法，其中，对所述绝缘体层进行退火包括从由以下构成的组中选择的退火时间：约10秒、约30秒、约1分钟、约2分钟、约10分钟、约1小时和约2小时。
4.根据权利要求1所述的方法，其中，热处理所述绝缘体层包括在所述绝缘体层的所述非晶电介质材料的表面上形成热处理层。
5.根据权利要求4所述的方法，其中，所述热处理层包括氮化钛。
6.根据权利要求5所述的方法，其中，在从约400摄氏度至约450摄氏度范围内的循环温度下，使用原子层沉积来沉积所述氮化钛。
7.根据权利要求1所述的方法，其中，所述绝缘体层包括二氧化锆，所述非晶态电介质材料包括非晶态二氧化锆，并且所述立方相电介质材料包括立方二氧化锆。
8.根据权利要求1所述的方法，其中，所述立方相电介质材料包括在从约28至约35的范围内的介电常数。
9.一种用于形成半导体器件的方法，所述方法包括：
形成包括底部电极层和绝缘体层的部分金属-绝缘体-金属堆叠，所述绝缘体层包括非晶电介质材料；
热处理所述部分金属-绝缘体-金属堆叠使得所述非晶电介质材料经历立方相变，从而形成立方相电介质材料；以及
在所述部分金属-绝缘体-金属堆叠的表面上形成顶部电极层，由此限定完成的金属-绝缘体-金属堆叠。
10.根据权利要求9所述的方法，其中，所述绝缘体层包括二氧化锆，所述非晶态电介质材料包括非晶态二氧化锆，并且所述立方相电介质材料包括立方二氧化锆。
11.根据权利要求9所述的方法，其中，所述立方相电介质材料包括在从约28至约35的范围内的介电常数。
12.一种半导体器件，包括：
底部电极层；
在所述底部电极层的表面上的绝缘体层，所述绝缘体层包括立方相电介质材料；以及
在所述绝缘体层的所述立方相电介质材料的表面上的顶部电极层。
13.根据权利要求12所述的半导体器件，其中，通过沉积非晶电介质材料和热处理所述非晶电介质材料使得所述非晶电介质材料经历立方相变来形成所述立方相电介质材料。
14.根据权利要求12所述的半导体器件，其中，所述立方相电介质材料包括立方相二氧化锆。
15.根据权利要求12所述的半导体器件，其中，使用原子层沉积(ALD)来沉积所述绝缘体层。
16.根据权利要求12所述的半导体器件，其中，所述底部电极层包括氮化钛并且所述顶部电极层包括氮化钛。
17.根据权利要求16所述的半导体器件，其中，使用物理气相沉积(PVD)来沉积所述底部电极层和所述顶部电极层。
18.根据权利要求12所述的半导体器件，还包括形成在所述绝缘体层与所述顶部电极层之间的热处理层。
19.根据权利要求18所述的半导体器件，其中，所述热处理层包括氮化钛。
20.根据权利要求12所述的半导体器件，其中，在从约400摄氏度至约450摄氏度的范围内的温度下使用原子层沉积(ALD)来沉积所述热处理层。
21.一种半导体器件，包括：
底部电极层；
在所述底部电极层的表面上的绝缘体层，所述绝缘体层包括立方相电介质材料；
形成在所述绝缘体层的表面上的热处理层；以及
在所述热处理层的表面上的顶部电极层。
22.根据权利要求21所述的半导体器件，其中，所述立方相电介质材料包括立方相二氧化锆。
23.根据权利要求21所述的半导体器件，其中，所述底部电极层包括氮化钛并且所述顶部电极层包括氮化钛。
24.根据权利要求23所述的半导体器件，其中，所述热处理层包括氮化钛。
25.根据权利要求24所述的半导体器件，其中，在从约400摄氏度至约450摄氏度的范围内的温度下使用原子层沉积(ALD)来沉积所述热处理层。
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