JP2001284501A - 放熱基板 - Google Patents

放熱基板

Info

Publication number
JP2001284501A
JP2001284501A JP2000090595A JP2000090595A JP2001284501A JP 2001284501 A JP2001284501 A JP 2001284501A JP 2000090595 A JP2000090595 A JP 2000090595A JP 2000090595 A JP2000090595 A JP 2000090595A JP 2001284501 A JP2001284501 A JP 2001284501A
Authority
JP
Japan
Prior art keywords
bonding layer
heat dissipation
intermediate bonding
film
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000090595A
Other languages
English (en)
Inventor
Hirohisa Saito
裕久 斉藤
Takahiro Imai
貴浩 今井
Yoshiyuki Yamamoto
喜之 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2000090595A priority Critical patent/JP2001284501A/ja
Publication of JP2001284501A publication Critical patent/JP2001284501A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01SDEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00Semiconductor lasers
    • H01S5/02Structural details or components not essential to laser action
    • H01S5/022Mountings; Housings
    • H01S5/0235Method for mounting laser chips
    • H01S5/02355Fixing laser chips on mounts
    • H01S5/0237Fixing laser chips on mounts by soldering

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Semiconductor Lasers (AREA)

Abstract

(57)【要約】 【課題】 従来より優れた放熱特性を有するとともに、
半導体素子が熱応力によって損傷を受けることを防止す
ることが可能な放熱基板を提供する。 【解決手段】 放熱基板は、ダイヤモンド基板1と、第
1の中間接合層2と第2の中間接合層3と半導体素子が
取付けられる金属接合層4とを備える。第1の中間接合
層2は、ダイヤモンド基板1の表面上に形成され、か
つ、Ti、Mo、NiおよびPtからなる群から選択さ
れる少なくとも1種以上を含む。第2の中間接合層3
は、第1の中間接合層2上に形成され、かつ、Au、A
g、CuおよびAlからなる群から選択される少なくと
も1種以上を含み、20μm以上100μm以下の厚み
を有する。金属接合層4は、第2の中間接合層3上に形
成され、かつ、Au、Ag、Si、Ge、Sn、Pbお
よびInからなる群から選択される少なくとも1種以上
を含む共晶合金からなる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、放熱基板に関
し、より特定的には、ダイヤモンド基板を用いた放熱基
板に関する。
【0002】
【従来の技術】従来、半導体レーザやマイクロ波素子な
ど半導体素子を搭載した電子部品が知られている。この
ような電子部品では、一般的に半導体素子が放熱基板に
接合して取付けられている。半導体素子からの発熱量は
従来比較的小さかったため、放熱基板に関しては、半導
体素子からの熱の放熱特性より、半導体素子を放熱基板
に取付けるためろう材を溶かす際の昇温を考慮して、半
導体素子と熱膨張係数が比較的近いAl23がその材料
として多用されていた。
【0003】一方、近年では半導体素子の高性能化に伴
う半導体素子の大型化や高出力化が進んできている。そ
のため、半導体素子からの発熱量の増大が問題となって
きている。このような発熱量の増大に対応して、熱伝導
率が比較的大きく、またSiやInPなどと熱膨張係数
が比較的近いAlNなどの熱伝導特性に優れた材料を放
熱基板の材料として用いる傾向が強くなってきている。
しかし、GaAs素子のようにSiより熱膨張係数の大
きな材料からなる素子については、上記のAl 23ある
いはAlNといった材料からなる放熱基板を用いるとそ
の素子と放熱基板との熱膨張係数の差から素子と放熱基
板との接合部において大きな熱応力が発生する。このた
め、素子が損傷を受ける場合があった。また、半導体素
子のさらなる高出力化や高密度集積化が進むと、上記の
ようなAl23あるいはAlNといった材料からなる放
熱基板では、充分に半導体素子からの熱を放熱させるこ
とができず、半導体素子の出力を低下させることにな
る。
【0004】そこで、近年、高熱伝導率材料であるダイ
ヤモンドやcBNを放熱基板の材料に適用することが提
案されている。ダイヤモンドは高い熱伝導率を示すた
め、放熱基板の材料としてこのダイヤモンドを用いれば
半導体素子からの熱を充分に除去することができる。し
かし、半導体素子の材料であるケイ素(Si)よりダイ
ヤモンドの熱膨張係数は小さいため、ダイヤモンドから
なる放熱基板と半導体素子との接合部に熱応力が発生す
る。そして、この熱応力により半導体素子がダメージを
受けることにより、半導体素子の出力低下、性能の劣
化、寿命短縮、あるいは破損の発生といった問題が発生
していた。
【0005】このような問題を解決するため、たとえ
ば、特開平5−326767号公報には、基板母材上に
多結晶ダイヤモンドを形成し、さらにこの多結晶ダイヤ
モンド上に金属層を設けることにより、放熱特性が良好
で、かつ、熱膨張係数を半導体素子と適合させることが
可能な放熱基板が提案されている。図5は、従来の放熱
基板を備えるLSIパッケージを説明するための断面模
式図である。図5を参照して、上記特開平5−3267
67号公報にて提案された放熱基板を備えるLSIパッ
ケージを説明する。
【0006】図5を参照して、LSIパッケージは、パ
ッケージ101と、パッケージ101内に固定された放
熱基板と、放熱基板上に取付けられたLSIチップ10
5とリードフレーム106とボンディングワイヤ107
とを備える。放熱基板は、基板母材102と、基板母材
102上に被覆された多結晶ダイヤモンド103と、多
結晶ダイヤモンド103の所定領域上に形成された第1
の中間接合層108a、第2の中間接合層108bおよ
び金属接合層104とを含む。LSIチップ105は金
属接合層104上に取付けられている。リードフレーム
106はパッケージ101の内部から外部へと延在する
ように形成されている。ボンディングワイヤ107はリ
ードフレーム106のパッケージ101内部に位置する
部分とLSIチップ105の電極部分(図示せず)とを
電気的に接続している。
【0007】基板母材102としては、厚みが0.1〜
2mm程度の金属またはセラミックスを使用している。
基板母材102の材料としてはSi、Mo、W、Cu−
W合金、Cu−Mo合金、SiCおよびAlNのうちい
ずれかを主成分とする焼結体を用いることが好ましいと
されている。多結晶ダイヤモンド103の厚みは10μ
m〜500μmである。また、第1の中間接合層108
aは、周期律表4a、5a、6a族元素、これらの酸化
物、炭化物、窒化物および炭窒化物からなる群から選択
される少なくとも1種から形成される。第2の中間接合
層108bはMo、Ni、Pb、PtおよびAuからな
る群から選択された少なくとも1種から形成される。第
1および第2の中間接合層108a、108bの厚みは
0.01〜5μmである。金属接合層104はAu、A
g、Si、Ge、Sn、PbおよびInからなる群から
選択される1種以上の金属を含有する。この金属接合層
104の厚みは1〜50μmとされている。
【0008】そして、金属接合層104、第1および第
2の中間接合層108a、108b、多結晶ダイヤモン
ド103および基板母材102の材質と厚みとを所定の
材質と厚みとに設定することにより、放熱基板全体の熱
膨張率が室温〜400℃の範囲で4×10-6〜6×10
-5/℃の範囲内の所定の値に設定される。このようにす
れば、放熱基板全体の熱膨張率を容易に半導体素子であ
るLSIチップの熱膨張率に合致するように形成するこ
とができるとされている。また、第1および第2の中間
接合層108a、108bによって、多結晶ダイヤモン
ド103と金属接合層104との接合強度を高めること
ができるとされている。
【0009】
【発明が解決しようとする課題】しかし、上記特開平5
−326767号公報に開示された放熱基板には、以下
のような問題があった。
【0010】すなわち、熱伝導率が大きな多結晶ダイヤ
モンド103下に、ダイヤモンドより熱伝導率が劣る金
属などからなる基板母材102を配置しているため、多
結晶ダイヤモンド103を用いても放熱基板全体として
の熱伝導特性を劇的に向上させることは困難である。そ
のため、上記のように今後さらに半導体素子の発熱量が
増加する場合に対応することが難しい。
【0011】さらに、金属接合層104を構成する材料
の熱伝導率は、第1および第2の中間接合層108a、
108bの材料の熱伝導率より小さい。そして、第1お
よび第2の中間接合層108a、108bの厚みは0.
01〜5μmであるのに対し、金属接合層104の厚み
は1〜50μmである。つまり、相対的に熱伝導率の小
さな材料からなる金属接合層104の厚みが第1および
第2の中間接合層108a、108bの厚みより厚くな
るように設定されている。このため、半導体素子の発熱
量が今後増加することに対応して熱伝導特性を向上させ
ることには限界があると考えられる。
【0012】また、多結晶ダイヤモンド103の熱伝導
率が500〜2000W/mKと規定されているが、c
BN焼結体の熱伝導率が600W/mK程度であること
を考えるとダイヤモンドを用いるメリットが明確でない
とも考えられる。
【0013】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の目的は、従来よ
り優れた放熱特性を有するとともに、取付けられる半導
体素子が、半導体素子と放熱基板との接合部に発生する
熱応力によって損傷を受けることを防止することが可能
な放熱基板を提供することである。
【0014】
【課題を解決するための手段】この発明の1の局面にお
ける放熱基板は、半導体素子が取付けられる放熱基板で
あって、ダイヤモンド基板と、第1の中間接合層と第2
の中間接合層と半導体素子が取付けられる金属接合層と
を備える。第1の中間接合層は、ダイヤモンド基板の表
面上に形成され、かつ、チタン(Ti)、モリブデン
(Mo)、ニッケル(Ni)および白金(Pt)からな
る群から選択される少なくとも1種以上を含む。第2の
中間接合層は、第1の中間接合層上に形成され、かつ、
金(Au)、銀(Ag)、銅(Cu)およびアルミニウ
ム(Al)からなる群から選択される少なくとも1種以
上を含み、20μm以上100μm以下の厚みを有す
る。金属接合層は、第2の中間接合層上に形成され、か
つ、金(Au)、銀(Ag)、ケイ素(Si)、ゲルマ
ニウム(Ge)、錫(Sn)、鉛(Pb)およびインジ
ウム(In)からなる群から選択される少なくとも1種
以上を含む共晶合金からなる。
【0015】このようにすれば、放熱基板の基板材料と
して熱伝導特性に優れたダイヤモンド基板を用いること
により、優れた放熱特性を有する放熱基板を得ることが
できる。
【0016】また、第2の中間接合層として、高い熱伝
導率を示すとともに大きな熱膨張係数を示す金、銀、銅
およびアルミニウムなどの材料を用いることにより、放
熱基板の熱伝導特性を良好に維持するとともに、半導体
素子とダイヤモンド基板との熱膨張係数の差に起因する
熱応力を緩和することができる。さらに、第2の中間接
合層として用いられる上記材料はいずれも展性に優れた
材料であり、熱応力をこの第2の中間接合層の変形によ
って効果的に緩和することができる。この結果、熱応力
に起因して半導体素子が損傷を受けるといった問題の発
生を防止できる。
【0017】また、第2の中間接合層の厚みを20μm
以上100μm以下の範囲で変化させることで、放熱基
板にさまざまな材料からなる半導体素子が取付けられる
場合、半導体素子と放熱基板との接合部での熱応力を効
果的に緩和できる。たとえば、ダイヤモンド基板と熱膨
張係数の差が相対的に大きな材料からなる半導体素子を
放熱基板に取付ける場合を考える。この場合、熱応力の
緩衝帯としての第2の中間接合層の厚みを相対的に厚く
しておけば、熱膨張係数の差に起因してダイヤモンド基
板と半導体素子との熱膨張による変形量の差が大きくな
っても、この第2の中間接合層が変形することで熱応力
を緩和できる。ここで、第2の中間接合層の厚みが20
μm未満の場合、上記のような熱応力を緩和する機能を
充分発揮させることが困難になる。一方、第2の中間接
合層の厚みが100μm超えとなる場合、放熱基板の放
熱特性を必要以上に低下させることになる。
【0018】また、第1の中間接合層は、チタン、モリ
ブデン、ニッケルおよび白金からなる群から選択される
1種を含むので、ダイヤモンド基板と第2の中間接合層
との密着性を向上させることができると同時に、第2の
中間接合層の材料がダイヤモンド基板へと拡散すること
を防止できる。第1の中間接合層は、上記チタン、モリ
ブデン、ニッケルおよび白金からなる群から選択される
1種あるいはこれらの合金、もしくはこれらの金属ある
いは合金を複数積層した積層構造であってもよい。
【0019】また、金属接合層は半導体素子を取付ける
ためのろう材として用いるために形成されている。そし
て、金属接合層は上記の通り共晶合金からなる。このよ
うな共晶合金は比較的低融点であるため、半導体装置を
比較的低温度で取付けることができる。このため、半導
体素子を取付ける作業の後、室温まで放熱基板を冷却す
る際に発生する金属接合層と半導体素子との間の熱応力
を小さくできる。このような金属接合層として、Au−
Sn、Au−Si、Au−Ge、Pb−Sn合金などの
共晶合金を用いることが好ましい。
【0020】上記1の局面における放熱基板では、第1
の中間接合層の厚みが0.05μm以上5μm以下であ
ることが好ましい。
【0021】このようにすれば、密着性を向上させる
(密着層としての作用)と同時に第2の中間接合層の材
料がダイヤモンド基板へと拡散することを防止する(障
壁層としての作用)という機能を確実に発揮することが
できる。第1の中間接合層の厚みが0.05μm未満の
場合、充分に上記密着層および障壁層としての作用を発
揮することができない。また、第1の中間接合層の厚み
が5μm超えの場合、第1の中間接合層では第2の中間
接合層の材料より熱伝導特性の劣る材料を用いているた
め、放熱基板の放熱特性を低下させる原因となる。
【0022】上記1の局面における放熱基板では、金属
接合層の厚みが1μm以上5μm以下であることが好ま
しい。
【0023】この場合、半導体素子を放熱基板に取付け
た場合の密着性を充分確保できると同時に、放熱基板の
放熱特性が劣化することを防止できる。なお、金属接合
層の厚みが1μm未満では半導体素子を放熱基板に取付
ける際の密着強度を充分に確保することが困難になる。
また、金属接合層の厚みが5μm超えの場合、上記のよ
うな共晶合金の熱伝導率は第1および第2の中間接合層
として用いられる材料の熱伝導率より小さいため、放熱
基板の放熱特性を必要以上に劣化させることになる。
【0024】上記1の局面における放熱基板は、第2の
中間接合層と金属接合層との間に位置し、モリブデン
(Mo)、ニッケル(Ni)、白金(Pt)および金
(Au)からなる群から選択される少なくとも1種以上
を含む第3の中間接合層を備えることが好ましい。
【0025】この場合、第3の中間接合層は、金属接合
層と第2の中間接合層との密着性を向上させるととも
に、第2の中間接合層と金属接合層との間で構成材料が
互いに拡散することを防止する。第2の中間接合層の材
料が金属接合層へ拡散すると、金属接合層に半導体素子
を取付ける場合の密着性が劣化する原因となる。このた
め、第3の中間接合層を形成することにより、半導体素
子と放熱基板との密着性が劣化するという問題の発生を
防止できる。
【0026】上記1の局面における放熱基板では、第3
の中間接合層の厚みが0.05μm以上2μm以下であ
ることが好ましい。
【0027】この場合、上記のような第3の中間接合層
の機能を十分発揮させることができるとともに、放熱基
板の放熱特性が必要以上に低下することを防止できる。
なお、第3の中間接合層の厚みが0.05μm未満の場
合、第2の中間接合層と金属接合層との間で構成材料が
互いに拡散することを十分防止することが困難になる。
また、第3の中間接合層の厚みが2μm超えの場合、ダ
イヤモンド基板より熱伝導率の低い金属層の厚みが厚く
なることにより、放熱基板の放熱特性が必要以上に低下
することになる。
【0028】上記1の局面における放熱基板では、ダイ
ヤモンド基板の熱伝導率が800W/mK以上であるこ
とが好ましい。
【0029】この場合、cBNなどの材料よりダイヤモ
ンド基板の熱伝導率を大きくできるので、cBNなどの
材料を用いた放熱基板より優れた放熱特性を有する放熱
基板を得ることができる。
【0030】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。なお、以下の図面において、同一
または相当する部分には同一の参照番号を付し、その説
明は繰り返さない。
【0031】(実施の形態1)発明者らは、ダイヤモン
ド基板上に高い熱伝導率および大きな熱膨張係数を有す
る金属材料を積層することにより、ダイヤモンド基板の
良好な放熱特性を利用すると同時に熱応力による半導体
素子の損傷や特性の劣化を防止できるのではないかとい
う知見に基づき、研究の結果本発明を完成するに至っ
た。図1は、本発明による放熱基板の実施の形態1を示
す断面模式図である。図1を参照して、放熱基板を説明
する。
【0032】図1を参照して、放熱基板は半導体素子が
取付けられる放熱基板であって、ダイヤモンド基板1
と、第1の中間接合層2と第2の中間接合層3と半導体
素子としてのLSIチップ5(図2参照)が取付けられ
る金属接合層4とを備える。第1の中間接合層2は、ダ
イヤモンド基板1の表面上に形成され、かつ、チタン、
モリブデン、ニッケルおよび白金からなる群から選択さ
れる少なくとも1種以上を含む。第2の中間接合層3
は、第1の中間接合層2上に形成され、かつ、金、銀、
銅およびアルミニウムからなる群から選択される少なく
とも1種以上を含み、20μm以上100μm以下の厚
みを有する。金属接合層4は、第2の中間接合層3上に
形成され、かつ、金、銀、ケイ素、ゲルマニウム、錫、
鉛およびインジウムからなる群から選択される少なくと
も1種以上を含む共晶合金からなる。
【0033】このようにすれば、放熱基板の基板材料と
して熱伝導特性に優れたダイヤモンド基板1を用いるこ
とにより、優れた放熱特性を有する放熱基板を得ること
ができる。
【0034】また、第2の中間接合層3として、高い熱
伝導率を示すとともに大きな熱膨張係数を示す金、銀、
銅およびアルミニウムなどの材料を用いることにより、
放熱基板の熱伝導特性を良好に維持すると同時に、LS
Iチップ5を構成する材料とダイヤモンド基板1との熱
膨張係数の差に起因する熱応力を緩和することができ
る。さらに、第2の中間接合層3として用いられる上記
材料はいずれも展性に優れた材料であり、熱応力をこの
第2の中間接合層3の変形によって効果的に緩和するこ
とができる。この結果、熱応力に起因してLSIチップ
5が損傷を受けるといった問題の発生を防止できる。ま
た、第2の中間接合層3の厚みを20μm以上100μ
m以下の範囲で変化させることで、放熱基板にさまざま
な材料からなるLSIチップ5などの素子が取付けられ
る場合、LSIチップ5と放熱基板との接合部での熱応
力を効果的に緩和できる。ここで、第2の中間接合層3
の厚みが20μm未満の場合、上記のような熱応力を緩
和する機能を充分発揮させることが困難になる。一方、
第2の中間接合層3の厚みが100μm超えとなる場
合、放熱基板の放熱特性を必要以上に低下させることに
なる。
【0035】また、第1の中間接合層2は、チタン、モ
リブデン、ニッケルおよび白金からなる群から選択され
る1種を含むので、ダイヤモンド基板1と第2の中間接
合層3との密着性を向上させることができると同時に、
第2の中間接合層3の材料がダイヤモンド基板1へと拡
散することを防止できる。第1の中間接合層2は、上記
チタン、モリブデン、ニッケルおよび白金からなる群か
ら選択される1種あるいはこれらの合金、もしくはこれ
らの金属あるいは合金を複数積層した積層構造であって
もよい。
【0036】また、金属接合層4はLSIチップ5を取
付けるためのろう材として用いるために形成されてい
る。そして、金属接合層4は、上記の通り、金、銀、ケ
イ素、ゲルマニウム、錫、鉛およびインジウムからなる
群から選択される少なくとも1種以上を含む共晶合金か
らなる。このような共晶合金は比較的低融点であるた
め、LSIチップ5を比較的低温度で取付けることがで
きる。このため、LSIチップ5を取付ける作業の後、
室温まで冷却される際に発生する金属接合層4とLSI
チップ5との間の熱応力を小さくできる。このような金
属接合層4として、Au−Sn、Au−Si、Au−G
e、Pb−Sn合金などの共晶合金を用いることが好ま
しい。
【0037】また、第1の中間接合層2の厚みは0.0
5μm以上5μm以下であることが好ましい。このよう
にすれば、密着性を向上させる密着層としての作用と第
2の中間接合層3の材料がダイヤモンド基板1へと拡散
することを防止する障壁層としての作用とを確実に発揮
することができる。第1の中間接合層2の厚みが0.0
5μm未満の場合、充分に上記密着層および障壁層とし
ての作用を発揮することができない。また、第1の中間
接合層2の厚みが5μm超えの場合、第1の中間接合層
2では第2の中間接合層3の材料より熱伝導特性の劣る
材料を用いているため、放熱基板の放熱特性を低下させ
る原因となる。
【0038】また、金属接合層の厚みは1μm以上5μ
m以下であることが好ましい。この場合、LSIチップ
5を放熱基板に取付けた場合の密着性を充分確保できる
と同時に、放熱基板における放熱特性の劣化の程度を充
分小さくすることができる。なお、金属接合層4の厚み
が1μm未満ではLSIチップ5を放熱基板に取付ける
際の密着強度を充分に確保することが困難になる。ま
た、金属接合層4の厚みが5μm超えの場合、上記のよ
うな共晶合金の熱伝導率は第1および第2の中間接合層
2、3として用いられる材料の熱伝導率より小さいた
め、放熱基板の放熱特性を必要以上に劣化させることに
なる。
【0039】また、ダイヤモンド基板1の熱伝導率は8
00W/mK以上であることが好ましい。この場合、c
BNなどの材料よりダイヤモンド基板1の熱伝導率を大
きくできるので、cBNなどの材料を用いた放熱基板よ
り優れた放熱特性を得ることができる。ダイヤモンド基
板1としては、たとえば天然の単結晶ダイヤモンド、多
結晶ダイヤモンド、人工合成された単結晶ダイヤモン
ド、多結晶ダイヤモンドを用いることができる。人工合
成の手法としては、高圧法、気相合成法などどのような
手法を用いてもよいが、大型基板の得やすい気相合成法
のなかでも、熱フィラメント法やCVD法、マイクロ波
プラズマCVD法、プラズマジェットCVD法などを用
いることが好ましい。
【0040】図2は、図1に示した放熱基板を用いた半
導体装置としてのLSIパッケージを示す断面模式図で
ある。図2を参照して、LSIパッケージを説明する。
【0041】図2を参照して、LSIパッケージは、パ
ッケージ8と、パッケージ8内に固定された放熱基板
と、放熱基板上に取付けられたLSIチップ5とリード
フレーム6とボンディングワイヤ7とを備える。放熱基
板は、図1に示した放熱基板と同様の構造を備えてお
り、ダイヤモンド基板1と、第1の中間接合層2と第2
の中間接合層3と金属接合層4とを含む。LSIチップ
5は金属接合層4上に取付けられている。リードフレー
ム6はパッケージ8の内部から外部へと延在するように
形成されている。ボンディングワイヤ7はリードフレー
ム6のパッケージ8内部に位置する部分とLSIチップ
5の電極部分(図示せず)とを電気的に接続している。
【0042】このように、本発明による放熱基板をLS
Iパッケージに適用すれば、LSIチップ5が高出力化
する場合に、LSIチップ5と放熱基板との接合部に発
生する熱応力によりLSIチップ5が損傷を受けること
を防止できると同時に、LSIチップ5からの熱を確実
に除去できる。
【0043】(実施の形態2)図3は、本発明による放
熱基板の実施の形態2を示す断面模式図である。図3を
参照して、放熱基板は基本的に図1に示した本発明の実
施の形態1による放熱基板と同様の構造を備えるが、第
2の中間接合層3と金属接合層4との間に位置し、モリ
ブデン、ニッケル、白金および金からなる群から選択さ
れる少なくとも1種以上を含む第3の中間接合層9を備
える。
【0044】このようにすれば、図1に示した放熱基板
により得られる効果に加えて、第3の中間接合層9が金
属接合層4と第2の中間接合層3との密着性を向上させ
るとともに、第2の中間接合層3と金属接合層4との間
で構成材料が互いに拡散することを防止できる。第2の
中間接合層3の材料が金属接合層4へ拡散すると、金属
接合層4にLSIチップ5を取付ける場合の密着性が劣
化する原因となる。このため、第3の中間接合層9を形
成することにより、LSIチップ5と放熱基板との密着
性が劣化するという問題の発生を防止できる。
【0045】また、図3に示した放熱基板では、第3の
中間接合層9の厚みが0.05μm以上2μm以下であ
ることが好ましい。この場合、上記のような第3の中間
接合層9の機能を十分発揮させることができるととも
に、放熱基板の放熱特性が必要以上に低下することを防
止できる。なお、第3の中間接合層9の厚みが0.05
μm未満の場合、第2の中間接合層3と金属接合層4と
の間で構成材料が互いに拡散することを十分防止するこ
とが困難になる。また、第3の中間接合層9の厚みが2
μm超えの場合、ダイヤモンド基板1より熱伝導率の低
い金属層である第3の中間接合層9の厚みが厚くなるこ
とにより、放熱基板の放熱特性が必要以上に低下するこ
とになる。
【0046】図4は、図3に示した放熱基板を用いた半
導体装置としてのLSIパッケージを示す断面模式図で
ある。図4を参照して、LSIパッケージは基本的に図
2に示したLSIパッケージと同様の構造を備えるが、
放熱基板において、図3を参照して説明したように第3
の中間接合層9が形成されている。
【0047】このように、本発明による放熱基板をLS
Iパッケージに適用すれば、LSIチップ5が高出力化
する場合に、LSIチップ5と放熱基板との接合部に発
生する熱応力によりLSIチップ5が損傷を受けること
を防止できると同時に、LSIチップ5からの熱を確実
に除去できる。また、第3の中間接合層9を形成してい
るので、第2の中間接合層3と金属接合層4との間で構
成材料が互いに拡散することを十分防止できる。この結
果、LSIチップ5と放熱基板との密着性が劣化すると
いう問題の発生を防止できる。
【0048】
【実施例】本発明による放熱基板の効果を確認するた
め、以下のような試験を行った。
【0049】(実施例1)本発明の実施例1の試料とし
て、図3に示した構造を有する放熱基板を形成した。具
体的には、熱フィラメントCVD法を用いて合成したダ
イヤモンド基板1としての多結晶ダイヤモンド基板の表
面に、第1の中間接合層2としてのTi膜、Mo膜、N
i膜からなる3層の膜を真空蒸着法により形成した。多
結晶ダイヤモンド基板の厚みは300μmである。Ti
膜の厚みは0.06μm、Mo膜の厚みは0.2μm、
Ni膜の厚みは0.1μmである。さらに、このNi膜
の表面上に第2の中間接合層3としてのAu膜を電解め
っき法により形成した。Au膜の厚みは50μmであ
る。このAu膜表面上に第3の中間接合層9としてのP
t膜を真空蒸着法により形成した。Pt膜の厚みは0.
2μmである。このPt膜上に金属接合層4としてのA
u−Sn共晶合金膜を真空蒸着法により形成した。この
Au−Sn共晶合金膜の厚みは3μmである。
【0050】比較例として、第2の中間接合層3として
のAu膜の厚みを1μmとして、他の多結晶ダイヤモン
ド基板、Ti膜、Mo膜、Ni膜、Pt膜、Au−Sn
共晶合金膜の厚みおよび製法を上記実施例の試料と同様
とした比較例の試料を準備した。
【0051】上記本発明の実施例1の試料と比較例の試
料とにおいて、それぞれ金属接合層であるAu−Sn共
晶合金膜にInP製の半導体レーザ素子を取り付けて、
その半導体レーザ素子の性能を調べた。なお、この半導
体レーザ素子は同一ロットにおいて作成されたものを用
いた。
【0052】半導体レーザ素子の性能についての測定デ
ータとして、飽和光出力を測定した。ここで、半導体レ
ーザ素子の飽和光出力は、素子にかかる応力および素子
の温度により影響を受ける。そして、一般に、飽和光出
力は半導体レーザ素子が受ける応力が大きくなるほど、
また半導体レーザ素子の温度が高いほど低くなる。
【0053】測定の結果、本発明の実施例1の試料にお
ける飽和光出力は、比較例の試料における飽和光出力よ
り約15%高かった。つまり、本発明による放熱基板で
は、第2の中間接合層の厚みを厚くする事により、半導
体レーザ素子にかかる熱応力を低減することができると
ともに、十分な放熱特性を示していることがわかる。
【0054】(実施例2)本発明の実施例2の試料とし
て、図3に示した構造を有する放熱基板を複数個準備し
た。具体的には、マイクロ波プラズマCVD法を用いて
合成したダイヤモンド基板1としての多結晶ダイヤモン
ド基板の表面に、第1の中間接合層2としてのTi膜、
Pt膜からなる2層の膜をスパッタリング法により形成
した。多結晶ダイヤモンド基板の厚みは250μmであ
る。Ti膜の厚みは0.05μm、Pt膜の厚みは0.
2μmである。さらに、このPt膜の表面上に第2の中
間接合層3としてのAg膜およびAu膜からなる2層の
膜をめっき法により形成した。Ag膜の厚みは50μm
であり、Au膜の厚みは1μmである。このAu膜表面
上に第3の中間接合層9としてのPt膜を真空蒸着法に
より形成した。Pt膜の厚みは0.2μmである。この
Pt膜上に金属接合層4としてのPb−Sn共晶合金膜
を真空蒸着法により形成した。このPb−Sn共晶合金
膜の厚みは2μmである。
【0055】比較例として、第2の中間接合層3として
Ag膜を形成せず1μmの厚みのAu膜のみを形成する
一方、他の多結晶ダイヤモンド基板、第1の中間接合層
としてのTi膜、Pt膜、第3の中間接合層としてのP
t膜、Pb−Sn共晶合金膜の製法および厚みを上記実
施例の試料と同様とした比較例の試料を複数個準備し
た。
【0056】上記本発明の実施例2の試料と比較例の試
料とにおいて、昇温することによりPb−Sn共晶合金
を溶かしてGaAs製の半導体レーザ素子をこのPb−
Sn共晶合金膜に取り付けた。取り付け後、試料を室温
まで冷却した。冷却後、本発明の実施例2の試料では外
観に特に変化は無かったが、比較例の試料の1つでは、
半導体レーザ素子の角部にクラックが発生していた。こ
れは、本発明の実施例2では、第2の中間接合層が十分
な厚さで形成されているため、冷却の際の熱応力を十分
緩和できるのに対し、比較例ではこの熱応力を十分緩和
することができないため、この熱応力によって半導体レ
ーザ素子にクラックが発生したものと考えられる。
【0057】また、本発明の実施例2の試料と比較例の
試料とについて、その半導体レーザ素子の性能を調べ
た。なお、この半導体レーザ素子は同一ロットにおいて
作成されたものを用いた。半導体レーザ素子の性能につ
いての測定データとして、実施例1と同様に飽和光出力
を測定した。
【0058】測定の結果、本発明の実施例2の試料にお
ける飽和光出力は、比較例の試料における飽和光出力よ
り約20%高かった。つまり、本発明による放熱基板で
は、第2の中間接合層の厚みを厚くする事により、半導
体レーザ素子にかかる熱応力を低減することができると
ともに、十分な放熱特性を示していることがわかる。
【0059】(実施例3)本発明の実施例3の試料とし
て、図3に示した構造を有する放熱基板を形成した。具
体的には、マイクロ波プラズマCVD法を用いて合成し
たダイヤモンド基板1としての多結晶ダイヤモンド基板
を準備した。この多結晶ダイヤモンド基板は熱伝導率が
500W/mKのものと1000W/mKのものという
2種類を準備した。多結晶ダイヤモンド基板の厚みは3
50μmである。この2種類の多結晶ダイヤモンド基板
のそれぞれの表面に、第1の中間接合層2としてのTi
膜およびPt膜からなる2層の膜をスパッタリング法に
より形成した。Ti膜の厚みは0.06μm、Pt膜の
厚みは0.2μmである。さらに、このPt膜の表面上
に第2の中間接合層3としてのAu膜を真空蒸着法によ
り形成した。Au膜の厚みは50μmである。このAu
膜表面上に第3の中間接合層9としてのPt膜をスパッ
タリング法により形成した。Pt膜の厚みは0.2μm
である。このPt膜上に金属接合層4としてのAu−S
n共晶合金膜を形成した。このAu−Sn共晶合金膜の
厚みは4μmである。
【0060】比較例として、多結晶ダイヤモンド基板に
代えて熱伝導率が600W/mKのcBN基板を準備し
た。そして、このcBN基板上に上記の本発明の実施例
3による試料と同様に、第1の中間接合層としてのTi
膜およびPt膜、第2の中間接合層としてのAu膜、第
3の中間接合層としてのPt膜、金属接合層としてのA
u−Sn共晶合金膜を形成した試料を準備した。
【0061】上記本発明の実施例3の試料と比較例の試
料とにおいて、それぞれ金属接合層であるAu−Sn共
晶合金膜にInP製の半導体レーザ素子を取り付けて、
その半導体レーザ素子の性能を調べた。なお、この半導
体レーザ素子は同一ロットにおいて作成されたものを用
いた。
【0062】半導体レーザ素子の性能についての測定デ
ータとして、飽和光出力を測定した。その結果、飽和光
出力は、熱伝導率が1000W/mKの多結晶ダイヤモ
ンド基板を用いた試料が一番大きく、cBN基板を用い
た試料、500W/mKの多結晶ダイヤモンド基板を用
いた試料、という順番で小さくなっていた。このよう
に、熱伝導率が1000W/mKの多結晶ダイヤモンド
基板を用いた放熱基板は、cBN基板を用いた放熱基板
より優れた特性を示すことがわかる。
【0063】(実施例4)本発明の実施例4の試料とし
て、図1に示した構造を有する放熱基板を複数個準備し
た。具体的には、熱フィラメントCVD法を用いて合成
したダイヤモンド基板1としての多結晶ダイヤモンド基
板の表面に、第1の中間接合層2としてのTi膜、Mo
膜およびNi膜からなる3層の膜を真空蒸着法により形
成した。多結晶ダイヤモンド基板の厚みは300μmで
ある。Ti膜の厚みは0.05μm、Mo膜の厚みは
0.3μm、Ni膜の厚みは0.15μmである。さら
に、このNi膜の表面上に第2の中間接合層3としての
Au膜を電解めっき法により形成した。Au膜の厚みは
30μmである。このAu膜表面上に金属接合層4とし
てのPb−Sn共晶合金膜を真空蒸着法により形成し
た。このPb−Sn共晶合金膜の厚みは3μmである。
【0064】比較例として、第2の中間接合層3として
Au膜を形成せず、他の多結晶ダイヤモンド基板、第1
の中間接合層としてのTi膜、Mo膜およびNi膜、金
属接合層としてのPb−Sn共晶合金膜からなる放熱基
板の試料を複数個準備した。
【0065】上記本発明の実施例4の試料と比較例の試
料とにおいて、昇温することによりPb−Sn共晶合金
を溶かしてGaAs製の半導体レーザダイオードをこの
Pb−Sn共晶合金膜に取り付けた。取り付け後、試料
を室温まで冷却した。冷却後、本発明の実施例4の試料
では外観に特に変化は無かったが、比較例の試料では、
半導体レーザダイオードのエッジ部にクラックが発生し
たものがあった。これは、本発明の実施例4では、第2
の中間接合層が十分な厚さで形成されているため、冷却
の際の熱応力を十分緩和できるのに対し、比較例ではこ
の熱応力を十分緩和することができないため、この熱応
力によって半導体レーザダイオードにクラックが発生し
たものと考えられる。
【0066】また、本発明の実施例4の試料と比較例の
試料のうちクラックが発生しなかったものとについて、
その半導体レーザダイオードの性能を調べた。なお、こ
の半導体レーザダイオードは同一ロットにおいて作成さ
れたものを用いた。
【0067】半導体レーザ素子の性能についての測定デ
ータとして、実施例1と同様に飽和光出力を測定した。
測定の結果、本発明の実施例4の試料における飽和光出
力は、比較例の試料における飽和光出力より約15%高
かった。つまり、本発明による放熱基板では、十分な厚
みを有する第2の中間接合層が存在する事によりこの第
2の中間接合層において熱応力が緩和されるので、半導
体レーザダイオードにかかる熱応力を低減できることが
わかる。
【0068】(実施例5)本発明の実施例5の試料とし
て、図3に示した構造を有する放熱基板を形成した。具
体的には、熱フィラメントCVD法を用いて合成したダ
イヤモンド基板1としての多結晶ダイヤモンド基板(幅
10mm×長さ5mm×厚さ0.3mm)の表面に、第
1の中間接合層2としてのTi膜、Mo膜、Ni膜から
なる3層の膜を真空蒸着法により形成した。Ti膜の厚
みは0.06μm、Mo膜の厚みは0.2μm、Ni膜
の厚みは0.1μmである。さらに、このNi膜の表面
上に第2の中間接合層3としてのAu膜を電界めっき法
により形成した。Au膜の厚みは50μmである。この
Au膜表面上に第3の中間接合層9としてのPt膜を真
空蒸着法により形成した。Pt膜の厚みは0.2μmで
ある。このPt膜上に金属接合層4としてのAu−Sn
共晶合金膜を真空蒸着法により形成した。このAu−S
n共晶合金膜の厚みは3μmである。
【0069】比較例として、第2の中間接合層3として
のAu膜を真空蒸着法により形成し、このAu膜の厚み
を1μmとする一方、他の多結晶ダイヤモンド基板、T
i膜、Mo膜、Ni膜、Pt膜、Au−Sn共晶合金膜
の厚みおよび製法を上記実施例5の試料と同様とした比
較例の試料を準備した。
【0070】上記本発明の実施例5の試料と比較例の試
料とを昇温することによりAu−Sn共晶合金を溶かし
てGaAs製の半導体レーザ素子をこのAu−Sn共晶
合金膜に取り付けた。取り付け後、試料を室温まで冷却
した。
【0071】上記半導体レーザ素子取付け後、本発明の
実施例5の試料では外観に特に変化は無かったが、比較
例の試料では、半導体レーザ素子の角部にクラックが発
生したものがあった。これは、本発明の実施例5では、
第2の中間接合層であるAu膜が十分な厚さで形成され
ているため、冷却の際の熱応力を緩和できるのに対し、
比較例ではこの熱応力を十分緩和することができないた
め、この熱応力によって半導体レーザ素子にクラックが
発生したものと考えられる。
【0072】また、本発明の実施例5の試料と比較例の
試料のうちクラックが発生しなかったものとについて、
その半導体レーザ素子の性能を調べた。なお、この半導
体レーザ素子は同一ロットにおいて作成されたものを用
いた。
【0073】半導体レーザ素子の性能についての測定デ
ータとして、実施例1と同様に飽和光出力を測定した。
測定の結果、本発明の実施例5の試料における飽和光出
力は、比較例の試料における飽和光出力より約15%高
かった。このため、本発明の実施例5による放熱基板は
比較例としての放熱基板より優れた特性を示すことがわ
かる。
【0074】今回開示された実施の形態および実施例は
すべての点で例示であって制限的なものではないと考え
られるべきである。本発明の範囲は上記した実施の形態
および実施例ではなくて特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれることが意図される。
【0075】
【発明の効果】このように、本発明によれば、半導体素
子が取付けられる放熱基板としてダイヤモンド基板を利
用し、かつ、相対的に熱伝導率の高い材料からなる第2
の中間接合層の厚みを厚くすることで熱応力を緩和する
ことができるので、優れた放熱特性を示すと同時に熱応
力による半導体素子の損傷などを防止することが可能な
放熱基板を得ることができる。
【図面の簡単な説明】
【図1】 本発明による放熱基板の実施の形態1を示す
断面模式図である。
【図2】 図1に示した放熱基板を用いた半導体装置と
してのLSIパッケージを示す断面模式図である。
【図3】 本発明による放熱基板の実施の形態2を示す
断面模式図である。
【図4】 図3に示した放熱基板を用いた半導体装置と
してのLSIパッケージを示す断面模式図である。
【図5】 従来の放熱基板を備えるLSIパッケージを
説明するための断面模式図である。
【符号の説明】
1 ダイヤモンド基板、2 第1の中間接合層、3 第
2の中間接合層、4金属接合層、5 LSIチップ、6
リードフレーム、7 ボンディングワイヤ、8 パッ
ケージ、9 第3の中間接合層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 喜之 兵庫県伊丹市昆陽北一丁目1番1号 住友 電気工業株式会社伊丹製作所内 Fターム(参考) 5F036 AA01 BB08 BC06 BD01 BD03 BD05 BD16 BE01 5F073 FA15 FA18 FA22

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子が取付けられる放熱基板であ
    って、 ダイヤモンド基板と、 前記ダイヤモンド基板の表面上に形成され、かつ、チタ
    ン、モリブデン、ニッケルおよび白金からなる群から選
    択される少なくとも1種以上を含む第1の中間接合層
    と、 前記第1の中間接合層上に形成され、かつ、金、銀、銅
    およびアルミニウムからなる群から選択される少なくと
    も1種以上を含み、20μm以上100μm以下の厚み
    を有する第2の中間接合層と、 前記第2の中間接合層上に形成され、かつ、金、銀、ケ
    イ素、ゲルマニウム、錫、鉛およびインジウムからなる
    群から選択される少なくとも1種以上を含む共晶合金か
    らなり、かつ、半導体素子が取付けられる金属接合層と
    を備える、放熱基板。
  2. 【請求項2】 前記第2の中間接合層と前記金属接合層
    との間に位置し、モリブデン、ニッケル、白金および金
    からなる群から選択される少なくとも1種以上を含む第
    3の中間接合層を備える、請求項1に記載の放熱基板。
  3. 【請求項3】 前記第3の中間接合層の厚みが0.05
    μm以上2μm以下である、請求項2に記載の放熱基
    板。
  4. 【請求項4】 前記ダイヤモンド基板の熱伝導率が80
    0W/mK以上である、請求項1〜3のいずれか1項に
    記載の放熱基板。
  5. 【請求項5】 前記第1の中間接合層の厚みが0.05
    μm以上5μm以下である、請求項1〜4のいずれか1
    項に記載の放熱基板。
  6. 【請求項6】 前記金属接合層の厚みが1μm以上5μ
    m以下である、請求項1〜5のいずれか1項に記載の放
    熱基板。
JP2000090595A 2000-03-29 2000-03-29 放熱基板 Withdrawn JP2001284501A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000090595A JP2001284501A (ja) 2000-03-29 2000-03-29 放熱基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000090595A JP2001284501A (ja) 2000-03-29 2000-03-29 放熱基板

Publications (1)

Publication Number Publication Date
JP2001284501A true JP2001284501A (ja) 2001-10-12

Family

ID=18606183

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000090595A Withdrawn JP2001284501A (ja) 2000-03-29 2000-03-29 放熱基板

Country Status (1)

Country Link
JP (1) JP2001284501A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096316A (ja) * 2005-09-27 2007-04-12 Agere Systems Inc ヒートシンクへの熱伝導を向上させるための冶金的接合を含む集積回路デバイス
JP2010508658A (ja) * 2006-10-31 2010-03-18 レイセオン カンパニー 基板内のビアを密閉する方法
WO2012173631A1 (en) * 2011-06-17 2012-12-20 Ipg Photonics Corporation Semiconductor unit with submount for semiconductor device
JP2013168621A (ja) * 2012-01-16 2013-08-29 National Institute Of Advanced Industrial & Technology 3層構造積層ダイヤモンド系基板、パワー半導体モジュール用放熱実装基板およびそれらの製造方法
JP2013225654A (ja) * 2012-03-22 2013-10-31 Nichia Chem Ind Ltd 半導体レーザ装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096316A (ja) * 2005-09-27 2007-04-12 Agere Systems Inc ヒートシンクへの熱伝導を向上させるための冶金的接合を含む集積回路デバイス
JP2010508658A (ja) * 2006-10-31 2010-03-18 レイセオン カンパニー 基板内のビアを密閉する方法
WO2012173631A1 (en) * 2011-06-17 2012-12-20 Ipg Photonics Corporation Semiconductor unit with submount for semiconductor device
EP2721636A1 (en) * 2011-06-17 2014-04-23 IPG Photonics Corporation Semiconductor unit with submount for semiconductor device
EP2721636A4 (en) * 2011-06-17 2015-04-01 Ipg Photonics Corp SEMICONDUCTOR UNIT WITH MOUNTING BASE FOR A SEMICONDUCTOR COMPONENT
JP2013168621A (ja) * 2012-01-16 2013-08-29 National Institute Of Advanced Industrial & Technology 3層構造積層ダイヤモンド系基板、パワー半導体モジュール用放熱実装基板およびそれらの製造方法
JP2013225654A (ja) * 2012-03-22 2013-10-31 Nichia Chem Ind Ltd 半導体レーザ装置

Similar Documents

Publication Publication Date Title
US7518155B2 (en) Light emitting element mounting member, and semiconductor device using the same
US7196356B2 (en) Submount and semiconductor device
US4830820A (en) Method for producing material for semiconductor device
WO2016143557A1 (ja) パワー半導体装置
WO2003094220A1 (fr) Embase et dispositif a semi-conducteur
US8021929B2 (en) Apparatus and method configured to lower thermal stresses
JP2006261569A (ja) サブマウントおよびその製造方法
EP0460785B1 (en) Semiconductor device having a heat sink
KR20180095590A (ko) 전력용 반도체 장치 및 전력용 반도체 장치를 제조하는 방법
JPH08203924A (ja) 半導体装置
EP1939929B1 (en) Heat sink using a solder layer and method for manufacturing such heat sink
US9324674B2 (en) Die substrate assembly and method
JP3063299B2 (ja) 半導体装置実装用基板
US20070231954A1 (en) Gold/silicon eutectic die bonding method
US6534792B1 (en) Microelectronic device structure with metallic interlayer between substrate and die
EP2693465A1 (en) Electronic device and method of manufacturing such device
JP2001284501A (ja) 放熱基板
JPH08222658A (ja) 半導体素子用パッケージ及びその製造方法
JP3092603B2 (ja) 半導体素子実装基板又は放熱板とその製造方法及び該基板又は放熱板と半導体素子との接合体
JPS6318687A (ja) 回路基板
JPH08102570A (ja) セラミックス回路基板
JPH08115928A (ja) 半導体装置およびその製造方法
JPH1126335A (ja) 半導体装置
JPH03218031A (ja) 半導体集積回路装置およびそれに用いられるプリフォーム接合材
JP3044952B2 (ja) 半導体チップの実装構造

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20070605