JPH08115928A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH08115928A
JPH08115928A JP6277013A JP27701394A JPH08115928A JP H08115928 A JPH08115928 A JP H08115928A JP 6277013 A JP6277013 A JP 6277013A JP 27701394 A JP27701394 A JP 27701394A JP H08115928 A JPH08115928 A JP H08115928A
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stress buffer
metal layer
stress
buffer layer
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JP6277013A
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Hiroyuki Nagai
浩之 長井
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Abstract

(57)【要約】 【目的】 半導体ペレットの熱応力によるクラックの発
生を防止する。 【構成】 半導体ペレット1の下面に応力緩衝層8、バ
リアメタル層9および接合メタル層10が順次形成され
ている。応力緩衝層8は弾性係数が小さく、熱伝導性の
良い金属例えばAuやAgからなる。バリアメタル層9
は応力緩衝層8の金属の拡散を防ぎ、例えばNiやTi
からなる。ペレット1は銅系材料からなるリードフレー
ムにおけるタブ11上にボンディングされている。タブ
11の表面にはAuめっきが施されている。 【効果】 ペレット1とタブ11との熱膨張係数差によ
ってペレットに発生する熱応力は応力緩衝層8によって
低減されるため、ペレット1にクラックが発生するのが
防止される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置、特に、半
導体ペレットをリードフレームにおけるタブやプリント
配線基板のパッド等のペレット取付部にボンディングす
る技術に関し、例えば、高出力の半導体装置や大型面実
装パッケージを用いた半導体集積回路装置に利用して有
効な技術に関する。
【0002】
【従来の技術】半導体装置の製造工程において、電子回
路が作り込まれている半導体ペレット(以下、ペレット
という。)をリードフレームのタブにボンディングする
技術として、ろう材を使用してペレットを接合する方法
と、接着剤(エポキシ系接着剤にAg(銀)粉末が練入
されているAgペーストと呼ばれるもの等)を使用して
ペレットを接合する方法が知られている。
【0003】上記ペレットボンディング方法のうち、ペ
レットの放熱性を重視する場合は、ペレットとの接続に
おける熱抵抗の低減を図るために、ろう材を使用したペ
レット接合法を採用することが好ましい。
【0004】また、ペレットサイズの大きいペレットを
接合する場合は、ペレットの熱応力を緩和するために、
Pb−Sn(鉛−錫)合金はんだ等の低融点軟質金属の
ろう材や、接着剤を用いたペレット接合法を採用するこ
とが好ましい。
【0005】ここで、高出力半導体装置においては、ペ
レットサイズが大きくなる上に、ペレットが発生する発
熱量が増える。そこで、高出力半導体装置においては、
効率良く放熱するために次の構造が提案されている。第
1に、ペレットの厚みを薄くして放熱経路を短くする構
造である。第2に、ペレットの下に熱伝導率の良いAu
(金)めっきを施したプレーティットヒートシンク(以
下、PHSという。)構造を形成し、これをAu−Sn
(金−錫)共晶層によって取付部にペレットボンディン
グする構造である。
【0006】ところで、ペレットクラックは、ペレット
を接合する際の温度と半導体装置を使用する温度とが異
なるために発生する応力が原因である。そして、この応
力によって半導体装置を組み立てた直後にクラックが発
生することがある。また、半導体装置を使用中に、ペレ
ットの一部が極端に温度が上がった状況になると、周り
の温度差によりクラックが発生することがある。
【0007】このため、上述したとおり、ペレットに発
生する熱応力を低減するために、低融点軟質金属のろう
材や接着剤を用いたペレット接合法を採用したり、ペレ
ットの厚みを厚くしたりする手段が採られている。
【0008】一方、ペレットの熱抵抗を下げ、ペレット
で発生する熱を効率良く放熱するために、ペレットの厚
みを薄くしたり、PHS構造を用いたりしている。
【0009】なお、ペレットの厚みを薄くすることを述
べている例として、三菱電機技報、1993、Vol.
67、No.11、P50〜51、がある。また、PH
S構造について述べている例として、富士通半導体デー
タBook、1990、GaAsFET、P57〜59
がある。
【0010】
【発明が解決しようとする課題】しかしながら、上記従
来の技術においては、以下の問題があることを本発明者
は見い出した。
【0011】すなわち、ろう材を使用したペレット接合
法の場合、ペレットとリードフレーム等との間における
熱膨張係数差により発生する熱応力によって、ペレット
にクラックが発生することがある。さらに、PHS構造
を用いた場合、PHS構造に用いるAuめっきとAu−
Sn合金との間で金属間化合物を作ることがあり、ヒー
トシンクとして用いるAuめっきの厚さが変動する。こ
れは、PHS構造に用いるAuが拡散するために起こる
現象であり、ろう材クワレと呼ばれている。この現象の
ため、ワイヤ・ボンディングの際にペレットの高さが安
定せず、組み立て作業性および放熱性に問題を生じるこ
とがあった。
【0012】他方、接着剤を使用した場合は、使用する
接着剤の熱伝導率が比較的悪いことによりペレットの放
熱性が悪くなる問題がある。
【0013】本発明の目的は、ペレットの放熱性および
組立作業性を確保しつつ、ペレットのクラックの発生を
確実に防止することができる半導体装置を提供すること
にある。
【0014】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0015】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【0016】すなわち、半導体ペレットとペレット取付
部との間には、半導体ペレットに発生する熱応力を吸収
できる金属で形成された応力緩衝層と、この応力緩衝層
を形成する金属の拡散を防ぐバリアメタル層とが介装さ
れている。
【0017】
【作用】前記した手段によれば、半導体ペレットとペレ
ット取付部との熱膨張係数差によってペレットに発生す
る熱応力を、応力緩衝層で吸収できるため、ペレットに
クラックが発生するのを防止することができる。すなわ
ち、例えば、取付部側が熱により膨張した場合、その膨
張に追従して応力緩衝層が膨張することによって取付部
側の膨張による応力が吸収され、ペレットへの取付部側
の膨張の影響が低減されるので、ペレットに作用する応
力が低減される。
【0018】また、バリアメタル層によって、応力緩衝
層を形成する金属の拡散を防ぐことができるため、応力
緩衝層の厚みを一定に維持することができる。
【0019】
【実施例】図1は本発明の一実施例を示し、(a)はM
ES・FET(メタルセミコンダクタ・FET)におけ
るペレットの縦断面図、(b)はリードフレームにおけ
るタブの縦断面図、(c)はMES・FETにおけるペ
レットがリードフレームにおけるタブにボンディングさ
れた状態を示す縦断面図である。
【0020】本実施例において、本発明に係る半導体装
置は、MES・FETとして構成されている。このME
S・FETのペレット1は、GaAsのような化合物半
導体から形成されており、図1(a)に示されているよ
うに、ペレット2の上部に形成されたソース領域2と、
ドレイン領域3と、両領域2、3の間に形成されたチャ
ネル領域4と、ソース領域2上に形成されたソース電極
5と、ドレイン領域3上に形成されたドレイン電極6
と、チャネル領域4上に形成されたゲート電極7とを備
えている。
【0021】ソース領域2、ドレイン領域3およびチャ
ネル領域4には、例えば、n形不純物のSi(シリコ
ン)が注入(ドーピング)されている。ソース電極5お
よびドレイン電極6は、例えばMo−Au(モリブデン
−金)合金から形成されており、それぞれソース領域
2、ドレイン領域3とオーミック接続されている。ゲー
ト電極7は、例えばAl(アルミニウム)から形成され
ており、チャネル領域4とショットキー接続されてい
る。
【0022】そして、本実施例においては、ペレット1
の下面に応力緩衝層8、バリアメタル層9、および接合
メタル層10が順次、被着されている。
【0023】応力緩衝層8は、弾性係数が小さく、か
つ、熱伝導性の良い金属、例えばAg(銀)から形成さ
れており、その厚みは50〜100μmであり、ペレッ
ト1の厚みと同程度の厚みを有している。バリアメタル
層9は、応力緩衝層8と接合メタル層10との間におけ
る金属拡散を防止できる金属、例えばNi(ニッケル)
から形成されており、その厚みは1〜2μmである。接
合メタル層10は、例えばAu−Ge(金−ゲルマニウ
ム)から形成されており、その厚みは2〜3μmであ
る。
【0024】上記応力緩衝層8、バリアメタル層9およ
び接合メタル層10はウエハの段階で形成される。すな
わち、GaAsウエハの主面上に各ペレット毎に電子回
路が作り込まれた後に、ウエハの裏面に応力緩衝層8、
バリアメタル層9および接合メタル層10が順次、形成
される。この場合、応力緩衝層8はめっき法により形成
され、バリアメタル層9および接合メタル層10はそれ
ぞれスパッタリング法により形成される。上記各層8、
9、10を形成されたウエハはダイシング工程におい
て、各ペレットに分断される。
【0025】ペレット1はペレット・ボンディング工程
において、ペレット・ボンディング装置(図示せず)が
使用されて、リードフレームにおけるタブ11上にボン
ディングされる。
【0026】リードフレームは銅系素材から形成されて
いる。図1(b)に示されているように、タブ11の表
面にはNi等から形成されたバリアメタル層12を介し
てAuめっきから形成された接合メタル層13が形成さ
れている。バリアメタル層12の厚みは1〜2μmであ
り、接合メタル層13の厚みは2〜3μmである。
【0027】ペレットボンディング作業においては、リ
ードフレームのタブ11の上にペレット1が接合メタル
層10を下に向けて配され、それらの間にAu−Sn
(金−錫)の合金箔(厚さ20μm以下)から形成され
たろう材14が介装された状態で、ペレット1がタブ1
1に加熱圧着される。
【0028】以上のようにして、リードフレームのタブ
11の上にペレット1がボンディングされた後、ワイヤ
・ボンディング工程、樹脂封止工程、切断成形工程を経
て、MES・FETは製品として完成されて行く。
【0029】次に作用を説明する。前記構成にかかるM
ES・FETは出荷前に抜き取り検査を実施される。抜
き取り検査としては温度サイクル試験や熱衝撃試験を含
む環境試験が実施される。また、MES・FETがプリ
ント配線基板等に実装される際、はんだディップ処理や
リフローはんだ処理によってMES・FETは加熱され
る。このような環境試験または実装時に熱ストレスが前
記構成に係るMES・FETに加えられた場合、ペレッ
ト1とタブ11との熱膨張係数差により、ペレット1に
熱応力が発生する。
【0030】しかし、本実施例においては、ペレット1
とタブ11との間に応力緩衝層8が形成されていること
により、ペレット1に作用する熱応力が応力緩衝層8に
よって低減されるため、ペレット1にクラックが発生す
るのが防止される。例えば、タブ11が伸びた場合、そ
の伸びに追従して応力緩衝層8が伸びることによってタ
ブ11の伸びによる応力が吸収され、ペレット1への影
響が低減されるので、ペレット1にかかる応力が低減さ
れる。
【0031】また、応力緩衝層8と接合メタル層10と
の間にバリアメタル層9が形成されていることにより、
応力緩衝層8と接合メタル層10との間で金属が拡散す
るのが防止される。その結果、応力緩衝層8の厚さは予
め設定された値に維持されているため、ワイヤ・ボンデ
ィングの際にペレットの高さが変わることによるワイヤ
・ボンディング作業の不良等が発生しない。また、応力
緩衝層8の高さは予め設定した値に維持されるため、応
力緩衝層8自体の放熱性能も所期の値に維持することが
できる。
【0032】前記実施例によれば、次の効果が得られ
る。 ペレットとタブとの間に応力緩衝層が形成されてい
ることにより、ペレットとタブとの熱膨張係数差によっ
てペレットに発生する熱応力が応力緩衝層によって低減
されるため、ペレットにクラックが発生するのが防止さ
れる。
【0033】 ペレットがタブにろう材で接合される
ため、良好な放熱特性を得ることができる。
【0034】 応力緩衝層と接合メタル層との間にバ
リアメタル層が形成されていることにより、応力緩衝層
と接合メタル層との間で金属が拡散するのが防止され
る。その結果、応力緩衝層の厚さは予め設定された値に
維持されているため、ワイヤ・ボンディングの際にペレ
ットの高さが変わることによるワイヤ・ボンディング作
業の不良等が発生しない。また、応力緩衝層自体の放熱
性能も所期の値に維持することができる。
【0035】 上記により、タブの熱膨張係数の大
きさを従来よりも広い範囲で選定できるため、タブの材
質の選択範囲を広げることができる。
【0036】 上記により、安価でかつ熱伝導率の
良い材料を使用することが可能となり、半導体装置の価
格を低減することができる。
【0037】 上記により、半導体装置の熱抵抗を
低減することができる。
【0038】図2および図3は本発明の別の実施例2を
示す。本実施例2における半導体装置も、MES・FE
Tとして構成されている。このMES・FETのペレッ
ト1も、GaAsのような化合物半導体から形成されて
おり、図2(a)に示されているように、ソース領域
2、ドレイン領域3、およびチャネル領域4と、ソース
電極5、ドレイン電極6、およびゲート電極7とが上記
実施例1で説明したペレットと同じように形成されてい
る。そして、本実施例2においては、ペレット1の下面
に直接、接合メタル層10が被着されている。
【0039】このペレット1の下面には図2(b)に示
されている応力緩衝部材8Aが接合される。応力緩衝部
材8Aは、薄い板形状に形成された応力緩衝層8と、そ
の表裏面にそれぞれ形成されているバリアメタル層9
と、表裏面のバリアメタル層9上にそれぞれ形成されて
いる接合メタル層10とから構成されている。応力緩衝
層8は、弾性係数が小さく、かつ、熱伝導性の良い金
属、例えばAgからなり、その厚みが50〜100μm
の薄板に形成されており、ペレット1の厚みと同じ厚み
を有している。バリアメタル層9は、応力緩衝層8と接
合メタル層10との間における金属拡散を防ぐ金属、例
えばNiから形成されており、その厚みは1〜2μmで
ある。接合メタル層10は、例えばAu−Geから形成
されており、その厚みは2〜3μmである。応力緩衝層
8は金属箔から形成され、バリアメタル層9および接合
メタル層10はそれぞれスパッタリングにより形成され
る。
【0040】上記応力緩衝部材8Aは、ボンディング工
程において、ペレット・ボンディング装置(図示せず)
が使用されて、ペレット1の裏面に接合される。このボ
ンディング作業においては、応力緩衝部材8Aの上にペ
レット1が接合メタル層10を下に向けて配され、それ
らの間にAu−Snの合金箔(厚さ20μm以下)から
なるろう材14が介装された状態で、ペレット1と応力
緩衝部材8Aとが図2(c)に示されているように加熱
圧着される。
【0041】上記のようにしてペレット1の下面に応力
緩衝部材8Aが接合された後に、ペレット1はペレット
・ボンディング工程において、ペレット・ボンディング
装置(図示せず)が使用されてリードフレームにおける
タブ11上に図3に示されているようにボンディングさ
れる。
【0042】図3(b)に示されているリードフレーム
は、上記実施例1において図1(b)に示したものと同
じである。そして、ペレットボンディング作業において
は、リードフレームのタブ11上に上記応力緩衝部材8
Aが接合されたペレット1(図3(a)参照)が接合メ
タル層10を下に向けて配され、それらの間にAu−S
nの合金箔(厚さ20μm以下)からなるろう材14が
介装された状態で、ペレット1および応力緩衝部材8A
の組立体とタブ11とが加熱圧着される。
【0043】リードフレームのタブ11の上にペレット
1がボンディングされた後、ワイヤ・ボンディング工
程、樹脂封止工程、切断成形工程を経てMES・FET
が製品として完成されて行く。本実施例2においても、
ペレット1とタブ11との間には応力緩衝層8が介設さ
れているため、上記実施例1と同様の作用効果が奏され
る。しかも、本実施例2においては、応力緩衝層8がペ
レット1と別体の応力緩衝部材8Aとして構成されてい
るため、ウエハ工程後に応力緩衝層8をペレット1に付
設することができる。
【0044】図4および図5は本発明のさらに別の実施
例3を示し、混成集積回路に用いられる。上記実施例2
では、応力緩衝部材8Aをペレット1に接合した後に、
ペレット1をタブ11の上にボンディングしたが、本実
施例3では、応力緩衝部材8Aがプリント配線基板のパ
ッド上に予め接合されている。
【0045】図4(a)に示す応力緩衝部材8Aは、上
記実施例2において図2(b)に示したものと同じであ
る。図4(b)に示すプリント配線基板20の上に形成
されているペレット取付部としてのパッド21は銅材か
ら形成されており、パッド21の表面にはNi等から形
成されたバリアメタル層12を介してAuめっきから形
成された接合メタル層13が形成されている。バリアメ
タル層12の厚みは1〜2μmであり、接合メタル層1
3の厚みは2〜3μmである。
【0046】上記応力緩衝部材8Aはプリント配線基板
20におけるパッド21上に、Au−Snの合金箔(厚
さ20μm以下)から形成されているろう材14が介装
された状態で、ボンディング装置(図示せず)が使用さ
れて加熱圧着される。
【0047】そして、ペレット・ボンディング工程にお
いて、プリント配線基板20において応力緩衝部材8A
が接合されているパッド21上にはペレット1が、ペレ
ット・ボンディング装置(図示せず)が使用されて図5
に示されているように接合される。
【0048】ペレット・ボンディング作業においては、
パッド21表面の応力緩衝部材8Aの上にペレット1が
接合メタル層10を下に向けて配され、それらの間にA
u−Snの合金箔(厚さ20μm以下)からなるろう材
14が介装された状態で、ペレット1とプリント配線基
板21とが加熱圧着される。
【0049】パッドにペレット1がボンディングされた
後に、ワイヤ・ボンディング工程、樹脂封止工程等を経
てMES・FETが製品として完成されて行く。本実施
例3においても、上記実施例1と同様の作用効果が奏さ
れる。また、応力緩衝部材8Aがプリント配線基板20
に付設されるため、プリント配線基板20にペレット1
を応力緩衝層8を介して直接的に実装することができ
る。
【0050】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【0051】例えば、ゲート電極は、Ti(チタン)、
Pl(プラチナ)およびAuを下層から順に積層してな
る積層金属等によって構成してもよいし、WSi2 (タ
ングステンシリサイド)等のようなシリサイドによって
構成してもよい。
【0052】応力緩衝層は、弾性係数が小さく、かつ、
熱伝導性の良い金属であればよく、Au等で形成しても
よい。
【0053】また、応力緩衝層の厚みはペレットの厚さ
以上の厚さを有しているのが好ましく、ペレットの厚さ
の10倍程度までとするのが望ましい。
【0054】バリアメタル層は、応力緩衝層と接合メタ
ル層との間における金属拡散を防ぐ金属であればよく、
Ti(チタン)等で形成してもよい。
【0055】接合メタル層は、例えばAu−Sn合金等
で形成してもよい。
【0056】ろう材はAu−Ge等でもよい。
【0057】タブおよびパッド等のペレット取付部に被
着するめっきはAgめっき等でもよい。
【0058】応力緩衝層を形成する手段としては、めっ
き法を使用するに限らず、物理的蒸着法や化学的蒸着法
等を使用してもよい。また、バリアメタル層や接合メタ
ル層は、スパッタリング法を使用するに限らず、他の物
理的蒸着法や化学的蒸着法、あるいはめっき法等を使用
してもよい。
【0059】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるMES
・FETに適用した場合について主に説明したが、それ
に限定されるものではなく、半導体装置全般に適用する
ことができる。
【0060】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【0061】半導体ペレットに発生する熱応力を吸収で
きる金属で形成された応力緩衝層と、この応力緩衝層を
形成する金属の拡散を防ぐバリアメタル層とが、半導体
ペレットとペレット取付部との間に介装されていること
により、ペレットにクラックが発生するのを防止するこ
とができる。
【図面の簡単な説明】
【図1】本発明の一実施例であるMES・FETを示
し、(a)はMES・FETにおけるペレットの縦断面
図、(b)はリードフレームにおけるタブの縦断面図、
(c)はMES・FETにおけるペレットがリードフレ
ームにおけるタブにボンディングされた状態を示す縦断
面図である。
【図2】本発明の別の実施例であるMES・FETを示
し、(a)はMES・FETにおけるペレットの縦断面
図、(b)は応力緩衝部材の縦断面図、(c)は応力緩
衝部材がMES・FETにおけるペレットにボンディン
グされた状態を示す縦断面図である。
【図3】(a)は応力緩衝部材がMES・FETにおけ
るペレットにボンディングされた状態を示す縦断面図、
(b)はリードフレームにおけるタブの縦断面図、
(c)は応力緩衝部材がボンディングされたペレットが
リードフレームにおけるタブにボンディングされた状態
を示す縦断面図である。
【図4】本発明のさらに別の実施例である混成集積回路
装置に使用されるプリント配線基板を示し、(a)は応
力緩衝部材の縦断面図、(b)はプリント配線基板の縦
断面図、(c)は応力緩衝部材がプリント配線基板のパ
ッド上にボンディングされた状態を示す縦断面図であ
る。
【図5】その混成集積回路装置の主要部を示し、(a)
はMES・FETにおけるペレットの縦断面図、(b)
は図4の(c)と同じ図、(c)はMES・FETにお
けるペレットが、応力緩衝部材がボンディングされたプ
リント配線基板のパッド上にボンディングされた状態を
示す縦断面図である。
【符号の説明】
1…半導体ペレット、2…ソース領域、3…ドレイン領
域、4…チャネル領域、5…ソース電極、6…ドレイン
電極、7…ゲート電極、8…応力緩衝層、8A…応力緩
衝部材、9…バリアメタル層、10…接合メタル層、1
1…タブ(ペレット取付部)、12…バリアメタル層、
13…接合メタル層、14…ろう材、20…プリント配
線基板、21…パッド(パッド取付部)。

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 電子回路が作り込まれている半導体ペレ
    ットがペレット取付部にボンディングされている半導体
    装置において、 前記半導体ペレットに発生する熱応力を吸収できる金属
    で形成された応力緩衝層と、この応力緩衝層を形成する
    金属の拡散を防ぐバリアメタル層とが、前記半導体ペレ
    ットとペレット取付部との間に介装されていることを特
    徴とする半導体装置。
  2. 【請求項2】 電子回路が作り込まれている半導体ペレ
    ットがペレット取付部にボンディングされている半導体
    装置の製造方法において、 各ペレット毎に電子回路が作り込まれているウエハの裏
    面に応力緩衝層、バリアメタル層が形成される工程と、
    ウエハを各ペレット毎に分断する工程と、ペレット取付
    部に分断されたペレットを応力緩衝層のバリアメタル層
    側でボンディングする工程とを備えていることを特徴と
    する半導体装置の製造方法。
  3. 【請求項3】 電子回路が作り込まれている半導体ペレ
    ットがペレット取付部にボンディングされている半導体
    装置の製造方法において、 各ペレット毎に電子回路が作り込まれているウエハを各
    ペレット毎に分断する工程と、前記ペレットをペレット
    取付部に応力緩衝部材を介装してボンディングする工程
    とを備えていることを特徴とする半導体装置の製造方
    法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002027789A1 (de) * 2000-09-29 2002-04-04 Infineon Technologies Ag Verbindungseinrichtung
DE10124141A1 (de) * 2000-09-29 2002-04-11 Infineon Technologies Ag Verbindungseinrichtung
WO2003094230A1 (en) * 2002-04-30 2003-11-13 Infineon Technologies Ag Connection device and method for producing the same
EP1748480A1 (en) * 2005-07-28 2007-01-31 Infineon Technologies AG Connection structure for attaching a semiconductor chip to a metal substrate, semiconductor chip and electronic component including the connection structure and methods for producing the connection structure
JP2007123395A (ja) * 2005-10-26 2007-05-17 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2007180302A (ja) * 2005-12-28 2007-07-12 Rohm Co Ltd 窒化物半導体発光素子及び窒化物半導体発光素子製造方法
US7501701B2 (en) 2004-01-13 2009-03-10 Infineon Technologies Ag Rewiring substrate strip having a plurality of semiconductor component positions
CN103681527A (zh) * 2012-09-19 2014-03-26 株式会社东芝 半导体装置以及半导体装置的制造方法
WO2020017018A1 (ja) * 2018-07-20 2020-01-23 三菱電機株式会社 半導体装置及びその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002027789A1 (de) * 2000-09-29 2002-04-04 Infineon Technologies Ag Verbindungseinrichtung
DE10124141A1 (de) * 2000-09-29 2002-04-11 Infineon Technologies Ag Verbindungseinrichtung
DE10124141B4 (de) * 2000-09-29 2009-11-26 Infineon Technologies Ag Verbindungseinrichtung für eine elektronische Schaltungsanordnung und Schaltungsanordnung
WO2003094230A1 (en) * 2002-04-30 2003-11-13 Infineon Technologies Ag Connection device and method for producing the same
US7501701B2 (en) 2004-01-13 2009-03-10 Infineon Technologies Ag Rewiring substrate strip having a plurality of semiconductor component positions
EP1748480A1 (en) * 2005-07-28 2007-01-31 Infineon Technologies AG Connection structure for attaching a semiconductor chip to a metal substrate, semiconductor chip and electronic component including the connection structure and methods for producing the connection structure
US8084861B2 (en) 2005-07-28 2011-12-27 Infineon Technologies Ag Connection structure semiconductor chip and electronic component including the connection structure and methods for producing the connection structure
JP2007123395A (ja) * 2005-10-26 2007-05-17 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2007180302A (ja) * 2005-12-28 2007-07-12 Rohm Co Ltd 窒化物半導体発光素子及び窒化物半導体発光素子製造方法
CN103681527A (zh) * 2012-09-19 2014-03-26 株式会社东芝 半导体装置以及半导体装置的制造方法
JP2014060341A (ja) * 2012-09-19 2014-04-03 Toshiba Corp 半導体装置および半導体装置の製造方法
WO2020017018A1 (ja) * 2018-07-20 2020-01-23 三菱電機株式会社 半導体装置及びその製造方法

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