JP2796168B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2796168B2 JP2796168B2 JP7237390A JP7237390A JP2796168B2 JP 2796168 B2 JP2796168 B2 JP 2796168B2 JP 7237390 A JP7237390 A JP 7237390A JP 7237390 A JP7237390 A JP 7237390A JP 2796168 B2 JP2796168 B2 JP 2796168B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- brazing material
- cap
- package
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔概要〕 半導体装置に関し、 キャップに形成されたメタライズ層とパッケージに形
成されたシールパターンとの接着層となるロー材の封止
気密性を向上させることができ、チップを高密度化し、
かつ長期に渡って信頼性良く実装することができる半導
体装置を提供することを目的とし、 チップがフェースダウンでパッケージに接続され、該
パッケージに形成されたシールパターンとキャップに形
成されたメタライズ層とがAu−Snロー材により接着さ
れ、該チップ背面に形成されたメタライズ層及び該キャ
ップに形成されたメタライズ層と放熱板に形成されたメ
タライズ層とがPb−Snロー材により接着されている。
成されたシールパターンとの接着層となるロー材の封止
気密性を向上させることができ、チップを高密度化し、
かつ長期に渡って信頼性良く実装することができる半導
体装置を提供することを目的とし、 チップがフェースダウンでパッケージに接続され、該
パッケージに形成されたシールパターンとキャップに形
成されたメタライズ層とがAu−Snロー材により接着さ
れ、該チップ背面に形成されたメタライズ層及び該キャ
ップに形成されたメタライズ層と放熱板に形成されたメ
タライズ層とがPb−Snロー材により接着されている。
本発明は、半導体装置に係り、特に半導体装置を構成
するパッケージ上のシールパターンとキャップ間のロー
材の封止気密性を向上させることができる半導体装置に
関する。
するパッケージ上のシールパターンとキャップ間のロー
材の封止気密性を向上させることができる半導体装置に
関する。
近年、パッケージにTAB（Tape Automated Bonding）
によりLSIチップがフェースダウンで接続され、この接
続されたLSIチップをキャップ及び放熱板で封止される
のが共にPb−Snロー材により行われている半導体装置が
注目されている。そして、近年の装置微細化の要求に伴
ない、装置横（幅）方向を小さくしたいという要求があ
り、また、できるだけ大きなLSIチップを封止する装置
の高密度化を図りたいという要求がある。このような場
合、キャップに形成されたメタライズ層とパッケージに
形成されたシールパターンとを接着するPb−Snロー材で
は充分な封止気密性が得難いという問題があった。そし
て、封止気密性が充分でないと、LSIチップが空気中のH
2O、O2等の侵入により触食されてLSIチップに悪影響を
与えてしまい信頼性が低下するという問題があった。
によりLSIチップがフェースダウンで接続され、この接
続されたLSIチップをキャップ及び放熱板で封止される
のが共にPb−Snロー材により行われている半導体装置が
注目されている。そして、近年の装置微細化の要求に伴
ない、装置横（幅）方向を小さくしたいという要求があ
り、また、できるだけ大きなLSIチップを封止する装置
の高密度化を図りたいという要求がある。このような場
合、キャップに形成されたメタライズ層とパッケージに
形成されたシールパターンとを接着するPb−Snロー材で
は充分な封止気密性が得難いという問題があった。そし
て、封止気密性が充分でないと、LSIチップが空気中のH
2O、O2等の侵入により触食されてLSIチップに悪影響を
与えてしまい信頼性が低下するという問題があった。
このため、キャップに形成されたメタライズ層とパッ
ケージ形成されたシールパターンとを接着するロー材の
封止気密性を向上させることができ、チップを高密度化
し、かつ長期に渡って信頼性よく実装することができる
半導体装置が要求されている。
ケージ形成されたシールパターンとを接着するロー材の
封止気密性を向上させることができ、チップを高密度化
し、かつ長期に渡って信頼性よく実装することができる
半導体装置が要求されている。
第３図は従来の半導体装置の構成を示す図である。図
示例の半導体装置は「日経マイクロデバイス 1989年６
月号 P51 図２）で報告されたものである。
示例の半導体装置は「日経マイクロデバイス 1989年６
月号 P51 図２）で報告されたものである。
この図において、31はAlN等のセラミックスからなる
パッケージ、32は外部リード、33はパッケージ31上に形
成されたTi層/Mo層/Ni層/Cr層/Cu層/Ni層（以上スパッ
タ）/Ni層/Au層（以上鍍金）等からなるシールパター
ン、34は例えばシールパターン33と同じ構成材料からな
る導体パターン、35はポリイミド樹脂等からなる絶縁体
カバー、36a、36bはPb−Snロー材からなる接着剤、37は
例えば銅箔にSn鍍金が形成されたTAB（Tape Automated
Bonding）リード、38はAu等からなるパンプ、39はコバ
ール合金等からなるキャップ、40はキャップ39表面に形
成されたNi層/Au層（以上鍍金）等からなるメタライズ
層、41はLSIチップ、42はLSIチップ41背面に形成された
Ti層/Au層（以上スパッタ）等からなるメタライズ層、4
3はAlN等のセラミックスからなる放熱板、44は放熱板43
下面に形成されたTi層/Mo層/Ni層（以上スパッタ）/Ni
層/Au層（以上鍍金）等からなるメタライズ層、45はN2
ガス等の不活性ガスが充填された隙間である。
パッケージ、32は外部リード、33はパッケージ31上に形
成されたTi層/Mo層/Ni層/Cr層/Cu層/Ni層（以上スパッ
タ）/Ni層/Au層（以上鍍金）等からなるシールパター
ン、34は例えばシールパターン33と同じ構成材料からな
る導体パターン、35はポリイミド樹脂等からなる絶縁体
カバー、36a、36bはPb−Snロー材からなる接着剤、37は
例えば銅箔にSn鍍金が形成されたTAB（Tape Automated
Bonding）リード、38はAu等からなるパンプ、39はコバ
ール合金等からなるキャップ、40はキャップ39表面に形
成されたNi層/Au層（以上鍍金）等からなるメタライズ
層、41はLSIチップ、42はLSIチップ41背面に形成された
Ti層/Au層（以上スパッタ）等からなるメタライズ層、4
3はAlN等のセラミックスからなる放熱板、44は放熱板43
下面に形成されたTi層/Mo層/Ni層（以上スパッタ）/Ni
層/Au層（以上鍍金）等からなるメタライズ層、45はN2
ガス等の不活性ガスが充填された隙間である。
従来の半導体装置は、パッケージ31にTABによりLSIチ
ップ41をフェースダウンで接続し、このパッケージ31に
接続されたLSIチップ41をキャップ39及び放熱板43で封
止するのを共に接着層36a、36bとなるPb−Snロー材を用
いることにより行っていた。
ップ41をフェースダウンで接続し、このパッケージ31に
接続されたLSIチップ41をキャップ39及び放熱板43で封
止するのを共に接着層36a、36bとなるPb−Snロー材を用
いることにより行っていた。
なお、封止はN2ガス等の不活性ガス雰囲気中で行われ
るため、封止されたLSIチップ41周囲の隙間45には不活
性ガスが充填される。
るため、封止されたLSIチップ41周囲の隙間45には不活
性ガスが充填される。
上記した半導体装置は、近年の装置微細化の要求に伴
い、第３図に示す矢印Ｘの如く装置横方向を小さくした
いという要求があり、また、できるだけ大きなLSIチッ
プ41を封止する装置の高密度化を図りたいという要求が
あり、このような場合、特にキャップ39表面に形成され
たメタライズ層40とパッケージ31上に形成されたシール
パターン33とを接着する接着層36aとなるPb−Snロー材
では充分な封止気密性が得難いという問題があった。具
体的には、上記高密度化を図るという要求に応えるため
にはPb−Snロー材からなる接着層36a幅（第３図に示す
Ａ）を小さくしなければならず、この接着層36a幅が1mm
以上あれば封止気密性は問題ないが、1mmより小さくな
る程封止気密性が悪くなるという傾向があった。そし
て、封止気密性が充分でないと、Pb−Snロー材からなる
接着層36aを介して外気のH2O、O2等が隙間45内に侵入し
LSIチップ41等を腐食したりしてLSIチップ41等に悪影響
を与えてしまい信頼性が低下するという問題があった。
Pb−Snロー材からなる接着層36a幅が充分でないと封止
気密性が得難くなるのは、Pb−Snロー材中に存在する酸
化物系の不純物等に起因するボイドによるものと考えら
れる。
い、第３図に示す矢印Ｘの如く装置横方向を小さくした
いという要求があり、また、できるだけ大きなLSIチッ
プ41を封止する装置の高密度化を図りたいという要求が
あり、このような場合、特にキャップ39表面に形成され
たメタライズ層40とパッケージ31上に形成されたシール
パターン33とを接着する接着層36aとなるPb−Snロー材
では充分な封止気密性が得難いという問題があった。具
体的には、上記高密度化を図るという要求に応えるため
にはPb−Snロー材からなる接着層36a幅（第３図に示す
Ａ）を小さくしなければならず、この接着層36a幅が1mm
以上あれば封止気密性は問題ないが、1mmより小さくな
る程封止気密性が悪くなるという傾向があった。そし
て、封止気密性が充分でないと、Pb−Snロー材からなる
接着層36aを介して外気のH2O、O2等が隙間45内に侵入し
LSIチップ41等を腐食したりしてLSIチップ41等に悪影響
を与えてしまい信頼性が低下するという問題があった。
Pb−Snロー材からなる接着層36a幅が充分でないと封止
気密性が得難くなるのは、Pb−Snロー材中に存在する酸
化物系の不純物等に起因するボイドによるものと考えら
れる。
なお、放熱板43側の接着層36bもPb−Snロー材からな
るが、こちら側の接着層36b幅Ｂは接着層36a幅Ａよりも
キャップ39表面のメタライズ層40及びパッケージ43下面
のメタライズ層44を適宜調整してPb−Snロー材の流れ性
を良くることにより（設計許容的にも）２倍以上取るこ
とができるため封止気密性においては問題はない。
るが、こちら側の接着層36b幅Ｂは接着層36a幅Ａよりも
キャップ39表面のメタライズ層40及びパッケージ43下面
のメタライズ層44を適宜調整してPb−Snロー材の流れ性
を良くることにより（設計許容的にも）２倍以上取るこ
とができるため封止気密性においては問題はない。
そこで、本発明は、キャップに形成されたメタライズ
層とパッケージに形成されたシールパターンとの接着層
となるロー材の封止気密性を向上させることができ、チ
ップを高密度化し、かつ長期に渡って信頼性良く実装す
ることができる半導体装置を提供することを目的として
いる。
層とパッケージに形成されたシールパターンとの接着層
となるロー材の封止気密性を向上させることができ、チ
ップを高密度化し、かつ長期に渡って信頼性良く実装す
ることができる半導体装置を提供することを目的として
いる。
本発明による半導体装置は上記目的達成のため、チッ
プがフェースダウンでパッケージに接続され、該パッケ
ージに形成されたシールパターンとキャップに形成され
たメタライズ層とがAu−Snロー材により接着され、該チ
ップ背面に形成されたメタライズ層及び該キャップに形
成されたメタライズ層と放熱板に形成されたメタライズ
層とがPb−Snロー材により接着されているものである。
プがフェースダウンでパッケージに接続され、該パッケ
ージに形成されたシールパターンとキャップに形成され
たメタライズ層とがAu−Snロー材により接着され、該チ
ップ背面に形成されたメタライズ層及び該キャップに形
成されたメタライズ層と放熱板に形成されたメタライズ
層とがPb−Snロー材により接着されているものである。
本発明では、第１図及び第２図（ｆ）に示すように、
パッケージ31に形成されたシールパターン33とキャップ
39に形成されたメタライズ層40とを従来のPb−Snロー材
よりも内部に含有するボイドが少ないAu−Snロー材２に
より接着するようにしたため、キャップ39に形成された
メタライズ層40とパッケージ31に形成されたシールパタ
ーン33との接着層４となるロー材の封止気密性を向上さ
せることができるようになり、LSIチップ41を高密度化
し、かつ、長期に渡って信頼性良く実装することができ
るようになる。
パッケージ31に形成されたシールパターン33とキャップ
39に形成されたメタライズ層40とを従来のPb−Snロー材
よりも内部に含有するボイドが少ないAu−Snロー材２に
より接着するようにしたため、キャップ39に形成された
メタライズ層40とパッケージ31に形成されたシールパタ
ーン33との接着層４となるロー材の封止気密性を向上さ
せることができるようになり、LSIチップ41を高密度化
し、かつ、長期に渡って信頼性良く実装することができ
るようになる。
以下、本発明を図面に基づいて説明する。
第１図及び第２図は本発明に係る半導体装置の一実施
例を説明する図であり、第１図は一実施例の半導体装置
の構成を示す図、第２図は一実施例の製造方法を説明す
る図である。
例を説明する図であり、第１図は一実施例の半導体装置
の構成を示す図、第２図は一実施例の製造方法を説明す
る図である。
これらの図において、第３図と同一符号は同一または
相当部分を示し、１はTABリード37がばら付かないよう
にTABリード37に形成されたポリイミドテープ等からな
るフィルムキャリア、２は例えばAu:Su＝80重量％:20重
量％の例えば枠状のAu−Snロー材、３は例えばPb:Sn＝9
0重量％:10重量％の例えばペレット状のPb−Snロー材、
４はAu−Snロー材からなる接着層である。
相当部分を示し、１はTABリード37がばら付かないよう
にTABリード37に形成されたポリイミドテープ等からな
るフィルムキャリア、２は例えばAu:Su＝80重量％:20重
量％の例えば枠状のAu−Snロー材、３は例えばPb:Sn＝9
0重量％:10重量％の例えばペレット状のPb−Snロー材、
４はAu−Snロー材からなる接着層である。
次に、その製造方法について説明する。
まず、第２図（ａ）、（ｂ）に示すように、チップ41
に形成されたAu等からなるバンプ38とフィルムキャリア
１で補強されたTABリード37とを加熱、加圧により接着
する。なお、LSIチップ41背面にはTi層/Au層（以上スパ
ッタ）等からなるメタライズ層42が形成されている。
に形成されたAu等からなるバンプ38とフィルムキャリア
１で補強されたTABリード37とを加熱、加圧により接着
する。なお、LSIチップ41背面にはTi層/Au層（以上スパ
ッタ）等からなるメタライズ層42が形成されている。
次に、第２図（ｃ）に示すように、TABリード37を所
定の長さで切断する。この時、TABリード37がばら付か
ないように補強されたフィルムキャリア１が除去され
る。
定の長さで切断する。この時、TABリード37がばら付か
ないように補強されたフィルムキャリア１が除去され
る。
次に、第２図（ｄ）、（ｅ）に示すように、LSIチッ
プ41をフェースダウンでパッケージ31に加熱、加圧によ
り接続する。この時、LSIチップ41のTABリード37とパッ
ケージ31の導体パターン34が接続される。なお、ここで
のパッケージ31には、Ti層/Mo層/Ni層/Cr層/Cu層/Ni層
（以上スパッタ）/Ni層/Au層（以上鍍金）等からなるシ
ールパターン33と、例えばシールパターン33の構成材料
と同じ構成材料からなる導体パターン34と、ポリイミド
樹脂等からなる絶縁体カバー35と、例えばコバール（Ko
var）よりなるピンにAu鍍金がされた外部リード32とが
形成されている。
プ41をフェースダウンでパッケージ31に加熱、加圧によ
り接続する。この時、LSIチップ41のTABリード37とパッ
ケージ31の導体パターン34が接続される。なお、ここで
のパッケージ31には、Ti層/Mo層/Ni層/Cr層/Cu層/Ni層
（以上スパッタ）/Ni層/Au層（以上鍍金）等からなるシ
ールパターン33と、例えばシールパターン33の構成材料
と同じ構成材料からなる導体パターン34と、ポリイミド
樹脂等からなる絶縁体カバー35と、例えばコバール（Ko
var）よりなるピンにAu鍍金がされた外部リード32とが
形成されている。
次に、第２図（ｆ）に示すように、枠状のAu−Snロー
材２、枠状のキャップ39、ペレット状のPb−Snロー材３
及び放熱板43を順次載置する。なお、キャップ39表面に
はNi層/Au層（以上鍍金）等からなるメタライズ層40が
形成されており、放熱板43下面にはTi層/Mo層/Ni層（以
上スパッタ）/Ni層/Au層（以上鍍金）等からなるメタラ
イズ層44が形成されている。
材２、枠状のキャップ39、ペレット状のPb−Snロー材３
及び放熱板43を順次載置する。なお、キャップ39表面に
はNi層/Au層（以上鍍金）等からなるメタライズ層40が
形成されており、放熱板43下面にはTi層/Mo層/Ni層（以
上スパッタ）/Ni層/Au層（以上鍍金）等からなるメタラ
イズ層44が形成されている。
そして、N2ガス雰囲気中で加熱（例えば310℃）、加
圧（例えば100g/cm2）することによりパッケージ31に形
成されたシールパターン33とキャップ39に形成されたメ
タライズ層40とを接着層４となるAu−Snロー材２により
接着するとともに、LSIチップ41背面に形成されたメタ
ライズ層42及びキャップ39表面に形成されたメタライズ
層40と放熱板43下面に形成されたメタライズ層44とをPb
−Snロー材３により接着することにより、第１図に示す
ような半導体装置が完成する。
圧（例えば100g/cm2）することによりパッケージ31に形
成されたシールパターン33とキャップ39に形成されたメ
タライズ層40とを接着層４となるAu−Snロー材２により
接着するとともに、LSIチップ41背面に形成されたメタ
ライズ層42及びキャップ39表面に形成されたメタライズ
層40と放熱板43下面に形成されたメタライズ層44とをPb
−Snロー材３により接着することにより、第１図に示す
ような半導体装置が完成する。
すなわち、本実施例では、パッケージ31に形成された
シールパターン33とキャップ39に形成されたメタライズ
層40とをAu−Snロー材２により接着するようにしたた
め、従来のPb−Snロー材で接着する場合よりも封止気密
性を向上させることができ、例えば0.5mm程度に接着層
４幅を小さくすることができる。このため、LSIチップ4
1を高密度化し、かつ長期に渡って信頼性良く実装する
ことができる。Au−Snロー材２を用いて封止気密性が向
上するのは、Pb−Snロー材よりも内部に含有するボイド
が少ないことによるものと考えられる。
シールパターン33とキャップ39に形成されたメタライズ
層40とをAu−Snロー材２により接着するようにしたた
め、従来のPb−Snロー材で接着する場合よりも封止気密
性を向上させることができ、例えば0.5mm程度に接着層
４幅を小さくすることができる。このため、LSIチップ4
1を高密度化し、かつ長期に渡って信頼性良く実装する
ことができる。Au−Snロー材２を用いて封止気密性が向
上するのは、Pb−Snロー材よりも内部に含有するボイド
が少ないことによるものと考えられる。
また、従来例では、封止後の時点で気密性を検査した
ところ歩留りが70〜80％程度であったのに対し、本実施
例によれば、歩留りはほぼ100％であった。更には、−6
5℃（30分）、室温（10分）＋150℃（30分）の繰り返
し、熱衝撃試験を行ったところ、従来例では50サイクル
以下で50％程度のものが気密性の点で劣化していたのに
対し、本実施例によれば、300サイクルでも気密性が劣
化するものはなかった。
ところ歩留りが70〜80％程度であったのに対し、本実施
例によれば、歩留りはほぼ100％であった。更には、−6
5℃（30分）、室温（10分）＋150℃（30分）の繰り返
し、熱衝撃試験を行ったところ、従来例では50サイクル
以下で50％程度のものが気密性の点で劣化していたのに
対し、本実施例によれば、300サイクルでも気密性が劣
化するものはなかった。
なお、放熱板43側の接着は従来と同様Pb−Snロー材３
であり、前述のようにメタライズ層40、44を適宜調整す
ることによりPb−Snロー材３を放熱板43端部まで漏れ拡
がせることができ、接着層36幅Ｂを充分取ることができ
るため封止気密性は問題ない。しかし、放熱板43側の接
着をAu−Snロー材２で接着することにより更に封止気密
性を向上させることができると考えられるが、Au−Snロ
ー材２を用いて接着するとAu−Snロー材２中に生じる引
っ張り応力によってメタライズ層42またはチップ41が割
れてしまう。これに対してPb−Snロー材３では、ヤング
率が２×105kg/cm2程度と比較的小さくAu−Snロー材２
に較べ柔らかいため、放熱板43とLSIチップ41間に生じ
る熱膨脹差によるストレスを緩衝することができ、LSI
チップ41に剥離、へき開等を生じないようにすることが
できる。以上のような理由から放熱板43側の接着はPb−
Snロー材３を用いる。
であり、前述のようにメタライズ層40、44を適宜調整す
ることによりPb−Snロー材３を放熱板43端部まで漏れ拡
がせることができ、接着層36幅Ｂを充分取ることができ
るため封止気密性は問題ない。しかし、放熱板43側の接
着をAu−Snロー材２で接着することにより更に封止気密
性を向上させることができると考えられるが、Au−Snロ
ー材２を用いて接着するとAu−Snロー材２中に生じる引
っ張り応力によってメタライズ層42またはチップ41が割
れてしまう。これに対してPb−Snロー材３では、ヤング
率が２×105kg/cm2程度と比較的小さくAu−Snロー材２
に較べ柔らかいため、放熱板43とLSIチップ41間に生じ
る熱膨脹差によるストレスを緩衝することができ、LSI
チップ41に剥離、へき開等を生じないようにすることが
できる。以上のような理由から放熱板43側の接着はPb−
Snロー材３を用いる。
本発明によれば、キャップに形成されたメタライズ層
とパッケージに形成されたシールパターンとの接着層と
なるロー材の封止気密性を向上させることができ、チッ
プを高密度化し、かつ長期に渡って信頼性良く実装する
ことができるという効果がある。
とパッケージに形成されたシールパターンとの接着層と
なるロー材の封止気密性を向上させることができ、チッ
プを高密度化し、かつ長期に渡って信頼性良く実装する
ことができるという効果がある。
第１図及び第２図は本発明に係る半導体装置の一実施例
を説明する図であり、 第１図は一実施例の半導体装置の構成を示す図、 第２図は一実施例の製造方法を説明する図、 第３図は従来例の半導体装置の構成を示す図である。 ２……Au−Snロー材、 ３……Pb−Snロー材、 31……パッケージ、 33……シールパターン、 39……キャップ、 40……メタライズ層、 41……LSIチップ、 42……メタライズ層、 44……メタライズ層。
を説明する図であり、 第１図は一実施例の半導体装置の構成を示す図、 第２図は一実施例の製造方法を説明する図、 第３図は従来例の半導体装置の構成を示す図である。 ２……Au−Snロー材、 ３……Pb−Snロー材、 31……パッケージ、 33……シールパターン、 39……キャップ、 40……メタライズ層、 41……LSIチップ、 42……メタライズ層、 44……メタライズ層。
Claims (1)
- 【請求項１】チップ（41）がフェースダウンでパッケー
ジ（31）に接続され、該パッケージ（31）に形成された
シールパターン（33）とキャップ（39）に形成されたメ
タライズ層（40）とがAu−Snロー材（２）により接着さ
れ、該チップ（41）背面に形成されたメタライズ層（4
2）及び該キャップ（39）に形成されたメタライズ層（4
0）と放熱板（43）に形成されたメタライズ層（44）と
がPb−Snロー材（３）により接着されていることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7237390A JP2796168B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7237390A JP2796168B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03270257A JPH03270257A (ja) | 1991-12-02 |
| JP2796168B2 true JP2796168B2 (ja) | 1998-09-10 |
Family
ID=13487439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7237390A Expired - Fee Related JP2796168B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2796168B2 (ja) |
-
1990
- 1990-03-20 JP JP7237390A patent/JP2796168B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03270257A (ja) | 1991-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7211934B2 (en) | Electronic device and method of manufacturing the same | |
| US6658727B2 (en) | Method for assembling die package | |
| US6621172B2 (en) | Semiconductor device and method of fabricating the same, circuit board, and electronic equipment | |
| US7485495B2 (en) | Integrated heat spreader with intermetallic layer and method for making | |
| US6261868B1 (en) | Semiconductor component and method for manufacturing the semiconductor component | |
| US20070090515A1 (en) | Semiconductor structure and method of assembly | |
| WO1997020347A1 (en) | Semiconductor device, process for producing the same, and packaged substrate | |
| JP2002314241A (ja) | 電子機器 | |
| US5311399A (en) | High power ceramic microelectronic package | |
| US6770513B1 (en) | Thermally enhanced flip chip packaging arrangement | |
| JP3547303B2 (ja) | 半導体装置の製造方法 | |
| JP2796168B2 (ja) | 半導体装置 | |
| JPH08115928A (ja) | 半導体装置およびその製造方法 | |
| JP2809799B2 (ja) | 半導体装置 | |
| JP3314574B2 (ja) | 半導体装置の製造方法 | |
| KR100714186B1 (ko) | 열방출형 테이프 캐리어 패키지 및 그의 제조 방법 | |
| JP2003218253A (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| WO2024047959A1 (ja) | 半導体装置及び接合方法 | |
| TWI285945B (en) | Thermal-enhance semiconductor package and manufacturing method thereof | |
| JPS6083356A (ja) | 半導体装置 | |
| JPH0483366A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0936119A (ja) | 半導体装置及びその製造方法並びにその半導体装置を用いた半導体ユニット | |
| JPH08279576A (ja) | 半導体素子の実装構造体及び半導体素子の実装方法 | |
| JP2748776B2 (ja) | Ｌｓｉ実装体 | |
| JP2001210769A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |