JPH08222658A - 半導体素子用パッケージ及びその製造方法 - Google Patents
半導体素子用パッケージ及びその製造方法Info
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- JPH08222658A JPH08222658A JP2901595A JP2901595A JPH08222658A JP H08222658 A JPH08222658 A JP H08222658A JP 2901595 A JP2901595 A JP 2901595A JP 2901595 A JP2901595 A JP 2901595A JP H08222658 A JPH08222658 A JP H08222658A
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Abstract
(57)【要約】
【目的】 枠部材ロウ付け時の反りや、半導体素子の実
装時の割れを有効に防止し、銅のみの金属基体を用いた
場合に近い高い放熱性を有する半導体素子用パッケージ
を安価に提供する。 【構成】 金属基体１が銅層２と銅−タングステン合金
層３の２層からなり、この金属基体１の銅層２の外周部
にアルミナやコバール等からなる枠部材４が銀ロウ等の
ロウ材を介して固着された半導体素子用パッケージ。枠
部材４によって囲まれる金属基体１の上面に、半導体素
子５が金系半田を介して実装される。
装時の割れを有効に防止し、銅のみの金属基体を用いた
場合に近い高い放熱性を有する半導体素子用パッケージ
を安価に提供する。 【構成】 金属基体１が銅層２と銅−タングステン合金
層３の２層からなり、この金属基体１の銅層２の外周部
にアルミナやコバール等からなる枠部材４が銀ロウ等の
ロウ材を介して固着された半導体素子用パッケージ。枠
部材４によって囲まれる金属基体１の上面に、半導体素
子５が金系半田を介して実装される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子、特に高出
力のパワーＦＥＴなどを収容する半導体素子用パッケー
ジ、及びその製造方法に関する。
力のパワーＦＥＴなどを収容する半導体素子用パッケー
ジ、及びその製造方法に関する。
【０００２】
【従来の技術】従来、高出力のパワーＦＥＴなどを収容
する半導体素子用パッケージは、金属基体として、銅又
は銅−タングステン合金の単一金属を用いたものや、特
開昭６３−７３６５１号公報に記載されているように、
金属基体の素子搭載面を銅−タングステン合金とし、裏
面を銅とした構造のものがある。
する半導体素子用パッケージは、金属基体として、銅又
は銅−タングステン合金の単一金属を用いたものや、特
開昭６３−７３６５１号公報に記載されているように、
金属基体の素子搭載面を銅−タングステン合金とし、裏
面を銅とした構造のものがある。
【０００３】金属基体が単一金属の銅からなる場合、銅
の熱伝導率が大きいため、半導体素子が発生する熱は銅
の金属基体を伝わって良好に外部に放出され、半導体素
子の温度上昇を有効に防ぐことが可能である。
の熱伝導率が大きいため、半導体素子が発生する熱は銅
の金属基体を伝わって良好に外部に放出され、半導体素
子の温度上昇を有効に防ぐことが可能である。
【０００４】しかし、銅の熱膨張係数はセラミックス又
はコバール等の金属からなる枠部材の熱膨張係数と大き
く相違するため、金属基体に枠部材をロウ付けする際、
熱膨張係数の相違に起因する熱応力によって金属基体が
大きく反り返ったり、あるいはセラミックス枠部材に亀
裂が入る等の問題が発生しやすい。又、同様に半導体素
子をＡｕ−Ｓｉ等の金系半田で実装する際にも、熱膨張
係数の差により、半導体素子に亀裂が入る等の問題が発
生する。
はコバール等の金属からなる枠部材の熱膨張係数と大き
く相違するため、金属基体に枠部材をロウ付けする際、
熱膨張係数の相違に起因する熱応力によって金属基体が
大きく反り返ったり、あるいはセラミックス枠部材に亀
裂が入る等の問題が発生しやすい。又、同様に半導体素
子をＡｕ−Ｓｉ等の金系半田で実装する際にも、熱膨張
係数の差により、半導体素子に亀裂が入る等の問題が発
生する。
【０００５】一方、金属基体として銅−タングステン合
金を用いた場合、枠部材や半導体素子との間の熱膨張係
数の相違による熱応力の問題は解決されるものの、銅−
タングステン合金は銅に比べて熱伝導率が小さいので、
銅の金属基体の場合に比べて放熱性がほぼ半分に低下す
るという欠点ある。
金を用いた場合、枠部材や半導体素子との間の熱膨張係
数の相違による熱応力の問題は解決されるものの、銅−
タングステン合金は銅に比べて熱伝導率が小さいので、
銅の金属基体の場合に比べて放熱性がほぼ半分に低下す
るという欠点ある。
【０００６】このような単一金属からなる金属基体の欠
点を解決するため、特開昭６３−７３６５１号公報に
は、半導体素子搭載面を銅−タングステン合金とし、そ
の裏面に銅を接合した２層構造の金属基体が提案されて
いる。しかし、この２層構造の金属基体では、半導体素
子と金属基体との間の熱膨張差の問題は解決されるもの
の、２層をなす金属の熱膨張係数の関係から、銅−タン
グステン合金上に枠部材をロウ付けする際の熱応力は金
属基体の反りが助長される方向に作用するため、金属基
体の反り、セラミックス枠部材の亀裂の問題に対しては
有効ではないし、銅のみの金属基体に比較して放熱性も
低下する。
点を解決するため、特開昭６３−７３６５１号公報に
は、半導体素子搭載面を銅−タングステン合金とし、そ
の裏面に銅を接合した２層構造の金属基体が提案されて
いる。しかし、この２層構造の金属基体では、半導体素
子と金属基体との間の熱膨張差の問題は解決されるもの
の、２層をなす金属の熱膨張係数の関係から、銅−タン
グステン合金上に枠部材をロウ付けする際の熱応力は金
属基体の反りが助長される方向に作用するため、金属基
体の反り、セラミックス枠部材の亀裂の問題に対しては
有効ではないし、銅のみの金属基体に比較して放熱性も
低下する。
【０００７】又、特開平２−１４６７４８号公報には、
金属基体の両面に半導体素子と熱膨張係数の近い金属を
貼り付けた構造、即ち銅の両面に銅−タングステン合金
のような熱膨張係数が半導体素子に近い金属を貼り付け
た構造の金属基体が記載されている。この構造の場合、
金属基体の反り及びセラミックス枠部材の亀裂の問題は
解決するが、銅のみの金属基体に比べて放熱性は低下す
るうえ、金属基体の層数が多くなることによりコスト高
を招く原因となる。
金属基体の両面に半導体素子と熱膨張係数の近い金属を
貼り付けた構造、即ち銅の両面に銅−タングステン合金
のような熱膨張係数が半導体素子に近い金属を貼り付け
た構造の金属基体が記載されている。この構造の場合、
金属基体の反り及びセラミックス枠部材の亀裂の問題は
解決するが、銅のみの金属基体に比べて放熱性は低下す
るうえ、金属基体の層数が多くなることによりコスト高
を招く原因となる。
【０００８】更に、特開昭５３−２１４２５号公報に
は、半導体が搭載される金属基体の側面に低熱膨張係数
の金属をとりつけた構造が提案されている。この構造の
金属基体によれば、放熱性は優れ、半導体素子にかかる
応力や、反りの問題も解決される可能性があるが、半導
体搭載部の構造が非常に複雑になるため、コストが高く
なり、大量に安価に製造することは困難である。
は、半導体が搭載される金属基体の側面に低熱膨張係数
の金属をとりつけた構造が提案されている。この構造の
金属基体によれば、放熱性は優れ、半導体素子にかかる
応力や、反りの問題も解決される可能性があるが、半導
体搭載部の構造が非常に複雑になるため、コストが高く
なり、大量に安価に製造することは困難である。
【０００９】
【発明が解決しようとする課題】本発明は、上記のよう
な従来の事情に鑑み、枠部材のロウ付け時の反りやセラ
ミックス枠部材割れ、及び半導体素子の実装時の割れを
有効に防止し、銅のみの金属基体を用いた場合に近い高
い放熱性を有する半導体素子用パッケージを、安価に提
供することを目的とする。
な従来の事情に鑑み、枠部材のロウ付け時の反りやセラ
ミックス枠部材割れ、及び半導体素子の実装時の割れを
有効に防止し、銅のみの金属基体を用いた場合に近い高
い放熱性を有する半導体素子用パッケージを、安価に提
供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を解決するた
め、本発明のセラミックス又は金属からなる枠部材と金
属基体とによって構成される半導体素子用パッケージ
は、該金属基体が銅層と銅−タングステン合金層の２層
からなり、銅層側表面に上記枠部材が接合されて半導体
素子搭載面となっていることを特徴とするものである。
め、本発明のセラミックス又は金属からなる枠部材と金
属基体とによって構成される半導体素子用パッケージ
は、該金属基体が銅層と銅−タングステン合金層の２層
からなり、銅層側表面に上記枠部材が接合されて半導体
素子搭載面となっていることを特徴とするものである。
【００１１】即ち、本発明の半導体素子用パッケージ
は、図１に示すように、金属基体１が銅層２と銅−タン
グステン合金層３の２層からなり、この金属基体１の銅
層２の外周部にアルミナやコバール等からなる枠部材４
が銀ロウ等のロウ材を介して固着された構造を有してい
る。そして、その枠部材４によって囲まれる金属基体１
の上面に、半導体素子５が金系半田を介して実装され
る。
は、図１に示すように、金属基体１が銅層２と銅−タン
グステン合金層３の２層からなり、この金属基体１の銅
層２の外周部にアルミナやコバール等からなる枠部材４
が銀ロウ等のロウ材を介して固着された構造を有してい
る。そして、その枠部材４によって囲まれる金属基体１
の上面に、半導体素子５が金系半田を介して実装され
る。
【００１２】また、本発明のセラミックス又は金属から
なる枠部材と金属基体とによって構成される半導体素子
用パッケージの製造方法は、金属基体を構成する銅層と
銅−タングステン合金層及び前記枠部材を、銅層を中に
して同時に接合することを特徴とする。
なる枠部材と金属基体とによって構成される半導体素子
用パッケージの製造方法は、金属基体を構成する銅層と
銅−タングステン合金層及び前記枠部材を、銅層を中に
して同時に接合することを特徴とする。
【００１３】
【作用】本発明の半導体素子用パッケージにおいては、
熱膨張係数の大きな銅層２が熱膨張係数の小さい枠部材
４と銅−タングステン合金層３とに挟まれた構造となっ
ている。その結果、これらを互いに接合する各接合層に
おける熱膨張係数の相違による熱応力は、金属基体１の
反りを互いに打ち消す方向に働くため、各層の厚さを適
当なものにすることにより、枠部材接合時に反りをほと
んど生じることがない。従って、枠部材をロウ付けする
際に、パッケージの反りや、セラミックス枠部材の亀裂
を防止することができる。
熱膨張係数の大きな銅層２が熱膨張係数の小さい枠部材
４と銅−タングステン合金層３とに挟まれた構造となっ
ている。その結果、これらを互いに接合する各接合層に
おける熱膨張係数の相違による熱応力は、金属基体１の
反りを互いに打ち消す方向に働くため、各層の厚さを適
当なものにすることにより、枠部材接合時に反りをほと
んど生じることがない。従って、枠部材をロウ付けする
際に、パッケージの反りや、セラミックス枠部材の亀裂
を防止することができる。
【００１４】又、半導体素子５を実装する際において
も、銅層２は枠部材４と銅タングステン合金層３によっ
て拘束されているため、銅層２と半導体素子５との界面
にかかる応力は緩和され、しかも前記のごとくパッケー
ジ全体に反りも生じないため、半導体素子５には大きな
応力が発生せず、半導体素子の亀裂も有効に防止づるこ
とができる。
も、銅層２は枠部材４と銅タングステン合金層３によっ
て拘束されているため、銅層２と半導体素子５との界面
にかかる応力は緩和され、しかも前記のごとくパッケー
ジ全体に反りも生じないため、半導体素子５には大きな
応力が発生せず、半導体素子の亀裂も有効に防止づるこ
とができる。
【００１５】かかる応力抑制ないし反り防止の効果は、
枠部材４の熱膨張係数と金属基体１の銅−タングステン
合金層３の熱膨張係数が同一又は近似している場合に、
最も顕著に発揮される。このような枠部材４の材質とし
ては、銅−タングステン合金の組成にもよるが、例え
ば、金属としてはコバール、４２アロイ等のＦｅ−Ｎｉ
合金、セラミックスではアルミナ、窒化アルミニウム、
ムライト、ベリリア等が考えられる。
枠部材４の熱膨張係数と金属基体１の銅−タングステン
合金層３の熱膨張係数が同一又は近似している場合に、
最も顕著に発揮される。このような枠部材４の材質とし
ては、銅−タングステン合金の組成にもよるが、例え
ば、金属としてはコバール、４２アロイ等のＦｅ−Ｎｉ
合金、セラミックスではアルミナ、窒化アルミニウム、
ムライト、ベリリア等が考えられる。
【００１６】放熱性に関して、最も重要な半導体素子５
が直接接合される部分には熱伝導率の良い銅層２を用い
ていることから、従来の銅−タングステン合金単体の金
属基体、あるいは半導体素子接合面が銅−タングステン
合金で且つその裏面に銅を配した２層構造の金属基体に
比較して、放熱性が優れており、銅単体を用いた金属基
体の場合に近いものとなる。
が直接接合される部分には熱伝導率の良い銅層２を用い
ていることから、従来の銅−タングステン合金単体の金
属基体、あるいは半導体素子接合面が銅−タングステン
合金で且つその裏面に銅を配した２層構造の金属基体に
比較して、放熱性が優れており、銅単体を用いた金属基
体の場合に近いものとなる。
【００１７】かかる半導体素子用パッケージにおいて、
金属基体１を構成する銅層２の厚さは、０.１ｍｍ以上
であって且つ金属基体全体の厚さの８０％以下であるこ
とが好ましい。その理由は、銅層２の厚さが０.１ｍｍ
未満では、放熱性が著しく低下し、金属基体１に占める
銅層２の厚さの比率が０.８以上になると、相対的に銅
層２が厚くなり過ぎるため、金属基体１に反りが発生し
たり、半導体素子５に応力が発生するなど、銅のみから
なる金属基体を用いたパッケージに近い現象が生じるか
らである。
金属基体１を構成する銅層２の厚さは、０.１ｍｍ以上
であって且つ金属基体全体の厚さの８０％以下であるこ
とが好ましい。その理由は、銅層２の厚さが０.１ｍｍ
未満では、放熱性が著しく低下し、金属基体１に占める
銅層２の厚さの比率が０.８以上になると、相対的に銅
層２が厚くなり過ぎるため、金属基体１に反りが発生し
たり、半導体素子５に応力が発生するなど、銅のみから
なる金属基体を用いたパッケージに近い現象が生じるか
らである。
【００１８】銅層２の厚さ及び銅層２と銅−タングステ
ン合金層３の厚さ比率は、上記の条件を満たす範囲にお
いて、所要のパッケージ形状並びにサイズに基づいて、
半導体素子にかかる応力と熱抵抗の優先度を考慮した上
で、最適なものを決定すればよい。
ン合金層３の厚さ比率は、上記の条件を満たす範囲にお
いて、所要のパッケージ形状並びにサイズに基づいて、
半導体素子にかかる応力と熱抵抗の優先度を考慮した上
で、最適なものを決定すればよい。
【００１９】上記の構造を有する本発明の半導体素子用
パッケージの製造は、銅層２と銅−タングステン合金層
３を先に接合した後枠部材４を接合することもできる
が、銅層２と銅−タングステン合金層３及び枠部材４
を、銅層２を中にして同時に接合することが望ましい。
これらを同時に接合することによって、ロウ付けの熱が
同時に金属基体１の全体にかかるので、反りの発生を最
小限に抑制できる。
パッケージの製造は、銅層２と銅−タングステン合金層
３を先に接合した後枠部材４を接合することもできる
が、銅層２と銅−タングステン合金層３及び枠部材４
を、銅層２を中にして同時に接合することが望ましい。
これらを同時に接合することによって、ロウ付けの熱が
同時に金属基体１の全体にかかるので、反りの発生を最
小限に抑制できる。
【００２０】又、本発明の半導体素子用パッケージは、
比較的簡単な構造であり、製造方法も簡単であるから、
安価に提供することが可能になる。
比較的簡単な構造であり、製造方法も簡単であるから、
安価に提供することが可能になる。
【００２１】
【実施例】図１に示す半導体素子用パッケージを、金属
基体１の銅層２と銅−タングステン合金層３及びアルミ
ナ製の枠部材４を銀ロウで同時に接合することにより、
作製した。その際、金属基体１の全体の厚さを０.５ｍ
ｍとし、銅層２と銅−タングステン合金層３の厚さを下
記表１のように変化させた。尚、キャビティの大きさは
５ｍｍ×１.２ｍｍとした。
基体１の銅層２と銅−タングステン合金層３及びアルミ
ナ製の枠部材４を銀ロウで同時に接合することにより、
作製した。その際、金属基体１の全体の厚さを０.５ｍ
ｍとし、銅層２と銅−タングステン合金層３の厚さを下
記表１のように変化させた。尚、キャビティの大きさは
５ｍｍ×１.２ｍｍとした。
【００２２】得られた各パッケージについて、接合によ
る枠部材４の亀裂と気密性を調べ、更にその良品のパッ
ケージの銅層２上に半導体素子５をＡｕ−Ｓi共晶合金
を使って搭載し、半導体素子５の亀裂状態を調べた。下
記表１に、パッケージ組立時及び素子搭載時における全
試料個数に対する不良品個数を示した。
る枠部材４の亀裂と気密性を調べ、更にその良品のパッ
ケージの銅層２上に半導体素子５をＡｕ−Ｓi共晶合金
を使って搭載し、半導体素子５の亀裂状態を調べた。下
記表１に、パッケージ組立時及び素子搭載時における全
試料個数に対する不良品個数を示した。
【００２３】又、上記のごとく半導体素子５を搭載した
後の各パッケージについて、キャビティベースの反り及
び熱抵抗を測定した。尚、熱抵抗の測定は、半導体素子
の温度に敏感なパラメータの温度依存データから、動作
時のチップ温度を算出して熱抵抗を計算するＴＳＰ法
（Temperature sensitive parameter method）により行
った。その結果を下記表１に示した。
後の各パッケージについて、キャビティベースの反り及
び熱抵抗を測定した。尚、熱抵抗の測定は、半導体素子
の温度に敏感なパラメータの温度依存データから、動作
時のチップ温度を算出して熱抵抗を計算するＴＳＰ法
（Temperature sensitive parameter method）により行
った。その結果を下記表１に示した。
【００２４】比較のために、銅のみからなる金属基体
（試料８）、銅−タングステン合金のみからなる金属基
体（試料９）、及び上面が銅で下面を銅−タングステン
合金とした金属基体（試料５〜７）を用い、それぞれ上
記と同様に、パッケージ組立時及び半導体素子搭載時の
不良品個数、反り、熱抵抗を求め、その結果を併せて表
１に示した。
（試料８）、銅−タングステン合金のみからなる金属基
体（試料９）、及び上面が銅で下面を銅−タングステン
合金とした金属基体（試料５〜７）を用い、それぞれ上
記と同様に、パッケージ組立時及び半導体素子搭載時の
不良品個数、反り、熱抵抗を求め、その結果を併せて表
１に示した。
【００２５】
【表１】 金属基体構成(厚さmm) 不良品／全個数 反 り 熱抵抗試料 素子搭載側 反 対 側 組立時 搭載時 (μｍ) (℃／Ｗ) 1 Cu (0.1) CuW(0.4) 0／50 0／50 0.279 0.500 2 Cu (0.2) CuW(0.3) 0／50 0／50 1.122 0.438 3 Cu (0.3) CuW(0.2) 0／50 0／50 3.828 0.386 4 Cu (0.4) CuW(0.1) 0／50 0／50 8.062 0.343 5＊ CuW(0.1) Cu (0.4) 25／50 10／25 18.201 0.407 6＊ CuW(0.2) Cu (0.4) 15／50 2／35 10.983 0.490 7＊ CuW(0.3) Cu (0.2) 7／50 0／43 5.854 0.554 8＊ Cu (0.5) − 45／50 5／5 26.426 0.302 9＊ CuW(0.5) − 0／50 0／50 ＜0 0.651 （注）表中の＊を付した試料は比較例である。
【００２６】表１の結果から分かるように、金属基体が
銅のみからなる試料８のパッケージは、熱応力が大きい
ため反りが非常に大きくなり、パッケージ組立時及び素
子搭載時の不良品個数も極端に多い。又、金属基体が銅
−タングステン合金のみからなる試料９のパッケージ
は、反りが少なく、従って組立時や素子搭載時の不良品
は少ないが、熱抵抗が大きく、放熱性に劣ることが分か
る。
銅のみからなる試料８のパッケージは、熱応力が大きい
ため反りが非常に大きくなり、パッケージ組立時及び素
子搭載時の不良品個数も極端に多い。又、金属基体が銅
−タングステン合金のみからなる試料９のパッケージ
は、反りが少なく、従って組立時や素子搭載時の不良品
は少ないが、熱抵抗が大きく、放熱性に劣ることが分か
る。
【００２７】これに対して、金属基体の半導体素子搭載
面側を銅層、その反対側裏面を銅−タングステン合金層
とした本発明例のパッケージ（試料１〜４）は、熱応力
による反り及び熱抵抗が共に小さく、従って反りが１０
μｍ以下で且つ熱抵抗が０.５℃／Ｗ以下という優れた
特性を有している。このため、パッケージ組立時及び素
子搭載時の不良品が殆ど発生せず、放熱性にも優れてい
る。
面側を銅層、その反対側裏面を銅−タングステン合金層
とした本発明例のパッケージ（試料１〜４）は、熱応力
による反り及び熱抵抗が共に小さく、従って反りが１０
μｍ以下で且つ熱抵抗が０.５℃／Ｗ以下という優れた
特性を有している。このため、パッケージ組立時及び素
子搭載時の不良品が殆ど発生せず、放熱性にも優れてい
る。
【００２８】更に、本発明例のパッケージとは逆に半導
体素子搭載面を銅−タングステン合金層、その反対側裏
面を銅層とした金属基体を用いた試料５〜７のパッケー
ジは、試料８のパッケージに比べ熱応力による反りが小
さく、試料９のパッケージに比べ熱抵抗が小さくなるも
のの、熱応力による反り及び熱抵抗ともに本発明例のパ
ッケージよりは劣っており、組立時や素子搭載時の不良
品も若干発生しやすいことが分かる。
体素子搭載面を銅−タングステン合金層、その反対側裏
面を銅層とした金属基体を用いた試料５〜７のパッケー
ジは、試料８のパッケージに比べ熱応力による反りが小
さく、試料９のパッケージに比べ熱抵抗が小さくなるも
のの、熱応力による反り及び熱抵抗ともに本発明例のパ
ッケージよりは劣っており、組立時や素子搭載時の不良
品も若干発生しやすいことが分かる。
【００２９】
【発明の効果】以上説明したように本発明の半導体素子
用パッケージは、枠部材が接合され且つ半導体素子が搭
載される金属基体上面に銅層を用い、その反対側裏面に
銅−タングステン合金層を用いていることから、枠部材
と金属基体をロウ材で接合する際に熱応力が金属基体の
反りを打ち消す方向に働く。従って、組立時に反りを生
ずることなく、セラミックス枠部材の亀裂を防ぐことが
できる。
用パッケージは、枠部材が接合され且つ半導体素子が搭
載される金属基体上面に銅層を用い、その反対側裏面に
銅−タングステン合金層を用いていることから、枠部材
と金属基体をロウ材で接合する際に熱応力が金属基体の
反りを打ち消す方向に働く。従って、組立時に反りを生
ずることなく、セラミックス枠部材の亀裂を防ぐことが
できる。
【００３０】又、パッケージに半導体素子を金系半田な
どで実装する際にも、中央の銅層が両側の枠部材と銅−
タングステン合金層によって拘束されているので、反り
の発生が極めて少なく、半導体素子に亀裂が入ることな
く実装することができる。
どで実装する際にも、中央の銅層が両側の枠部材と銅−
タングステン合金層によって拘束されているので、反り
の発生が極めて少なく、半導体素子に亀裂が入ることな
く実装することができる。
【００３１】更に、半導体素子が搭載される金属基体上
面に銅層を用いていることから、半導体素子で発生する
熱を効率よく外部に放出することができ、しかも、簡単
な構造であることから安価に提供することができる。
面に銅層を用いていることから、半導体素子で発生する
熱を効率よく外部に放出することができ、しかも、簡単
な構造であることから安価に提供することができる。
【図１】本発明の一実施例を示す半導体素子用パッケー
ジの断面図である。
ジの断面図である。
１ 金属基体 ２ 銅層 ３ 銅−タングステン合金層 ４ 枠部材 ５ 半導体素子
Claims (4)
- 【請求項１】 セラミックス又は金属からなる枠部材と
金属基体とによって構成される半導体素子用パッケージ
であって、該金属基体が銅層と銅−タングステン合金層
の２層からなり、銅層側表面に上記枠部材が接合されて
半導体素子搭載面となっていることを特徴とする半導体
素子用パッケージ。 - 【請求項２】 前記銅層の厚さが、０.１ｍｍ以上であ
って且つ金属基体全体の厚さの８０％以下であることを
特徴とする、請求項１に記載の半導体素子用パッケー
ジ。 - 【請求項３】 前記枠部材の熱膨張係数と金属基体の銅
−タングステン合金層の熱膨張係数が近似していること
を特徴とする、請求項１又は２に記載の半導体素子用パ
ッケージ。 - 【請求項４】 セラミックス又は金属からなる枠部材と
金属基体とによって構成される半導体素子用パッケージ
の製造方法であって、金属基体を構成する銅層と銅−タ
ングステン合金層及び前記枠部材を、銅層を中にして同
時に接合することを特徴とする半導体素子用パッケージ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2901595A JPH08222658A (ja) | 1995-02-17 | 1995-02-17 | 半導体素子用パッケージ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2901595A JPH08222658A (ja) | 1995-02-17 | 1995-02-17 | 半導体素子用パッケージ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08222658A true JPH08222658A (ja) | 1996-08-30 |
Family
ID=12264594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2901595A Pending JPH08222658A (ja) | 1995-02-17 | 1995-02-17 | 半導体素子用パッケージ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08222658A (ja) |
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- 1995-02-17 JP JP2901595A patent/JPH08222658A/ja active Pending
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