JPS63220576A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPS63220576A JPS63220576A JP5299687A JP5299687A JPS63220576A JP S63220576 A JPS63220576 A JP S63220576A JP 5299687 A JP5299687 A JP 5299687A JP 5299687 A JP5299687 A JP 5299687A JP S63220576 A JPS63220576 A JP S63220576A
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、マイクロ波領域で動作する電力用電界効果ト
ランジスタの改良に関する。
ランジスタの改良に関する。
（従来の技術）
マイクロ波通信及びレーダシステムなどに使用するマイ
クロ波電力増幅用素子としては、電力利得及び電力付加
効率の点などに優れた砒化ガリウム電界効果トランジス
タ（ＧａＡｓＦＥＴ）が現在主流となっている。しかし
、通信システムの高周波化、機器の小型化、軽量化なら
びに低価格化を図る観点から、半絶縁性ＧａＡｓ基板に
はソース、ドレイン及びゲートの各電極からなるトラン
ジスタ部と、この入出力側にインピーダンス整合用回路
をモノリシックにに集積したＭＭＩＣ（Ｍｏｎｏｌｙｔ
ｈｉｃ Ｍｉｃｒｏｗａ−ｖｅ Ｉｎｔｅｇｒａｔｅｄ
Ｃ１ｒｃｕｊｔ）タイプのＧａＡｓＦＥＴ（今後ＭＭ
ＩＣＧａＡｓＦＥＴと記載する）の開発が精力的に進め
られている。
クロ波電力増幅用素子としては、電力利得及び電力付加
効率の点などに優れた砒化ガリウム電界効果トランジス
タ（ＧａＡｓＦＥＴ）が現在主流となっている。しかし
、通信システムの高周波化、機器の小型化、軽量化なら
びに低価格化を図る観点から、半絶縁性ＧａＡｓ基板に
はソース、ドレイン及びゲートの各電極からなるトラン
ジスタ部と、この入出力側にインピーダンス整合用回路
をモノリシックにに集積したＭＭＩＣ（Ｍｏｎｏｌｙｔ
ｈｉｃ Ｍｉｃｒｏｗａ−ｖｅ Ｉｎｔｅｇｒａｔｅｄ
Ｃ１ｒｃｕｊｔ）タイプのＧａＡｓＦＥＴ（今後ＭＭ
ＩＣＧａＡｓＦＥＴと記載する）の開発が精力的に進め
られている。
第２図に示す高周波化を目指すＭＭＩＣＧａＡｓＦＥＴ
は半絶縁性の半導体基板３０に前述のようにオーム性の
ソース電極３１、ドレイン電極３２、ショットキもしく
はＰＮ接合型のゲート電極３３を複数個並列に設けてト
ランジスタ部を構成し、このトランジスタ部の入出力側
にインピーダンス変換回路を形成する。
は半絶縁性の半導体基板３０に前述のようにオーム性の
ソース電極３１、ドレイン電極３２、ショットキもしく
はＰＮ接合型のゲート電極３３を複数個並列に設けてト
ランジスタ部を構成し、このトランジスタ部の入出力側
にインピーダンス変換回路を形成する。
即ち、グー１−電極３３の引出しを兼ねる幅が狭い高イ
ンビーダンスス１〜リツプライン３７及び幅が広い低イ
ンピーダンスマイクロストリップライン３８で構成する
入力インピーダンス整合回路を設け、更に同じくドレイ
ン電極の引出しを兼ねる幅の狭いインピーダンスストリ
ップライン３４と幅の広い低インピーダンスマイクロス
トリップライン３５で構成する出力インピーダンス整合
回路を設置する。
ンビーダンスス１〜リツプライン３７及び幅が広い低イ
ンピーダンスマイクロストリップライン３８で構成する
入力インピーダンス整合回路を設け、更に同じくドレイ
ン電極の引出しを兼ねる幅の狭いインピーダンスストリ
ップライン３４と幅の広い低インピーダンスマイクロス
トリップライン３５で構成する出力インピーダンス整合
回路を設置する。
この両整合回路は、幅の狭いスｌ〜リップライン３４゜
３７をＬとして、幅の広いマイクロスｌ−リップライン
３５．３８をＣどして機能させて、半絶縁性半導体基板
３０上のトランジスタ部が保有するインピーダンス１Ω
程度を外部回路のインピーダンス５０Ωに変換するもの
である。
３７をＬとして、幅の広いマイクロスｌ−リップライン
３５．３８をＣどして機能させて、半絶縁性半導体基板
３０上のトランジスタ部が保有するインピーダンス１Ω
程度を外部回路のインピーダンス５０Ωに変換するもの
である。
これらの回路導体は半絶縁性半導体基板との接着力を確
保するチタン層１０００人と、バリヤ層どして機能する
白金層１０００人と、この両層の導電性を改善するべく
４μｍのＡｕ層を蒸着法などで被着し、この積層体の導
体損を抑えている。一方ソース電極３１は半絶縁性半導
体基板３０に設ける貫通孔４゜（図中点線枠部分）によ
り他表面と電気的に接続し、高周波領域における効率の
良い動作と、熱抵抗を小さくして高信頼性を確保するた
めにこの半絶縁性半導体基板３０の厚さは３０μｍ程度
に薄くし、この他表面には組立工程における作業性を勘
案してこの半絶縁性半導体基板より厚い全層４Ｊをメッ
キ手段によって設けている。
保するチタン層１０００人と、バリヤ層どして機能する
白金層１０００人と、この両層の導電性を改善するべく
４μｍのＡｕ層を蒸着法などで被着し、この積層体の導
体損を抑えている。一方ソース電極３１は半絶縁性半導
体基板３０に設ける貫通孔４゜（図中点線枠部分）によ
り他表面と電気的に接続し、高周波領域における効率の
良い動作と、熱抵抗を小さくして高信頼性を確保するた
めにこの半絶縁性半導体基板３０の厚さは３０μｍ程度
に薄くし、この他表面には組立工程における作業性を勘
案してこの半絶縁性半導体基板より厚い全層４Ｊをメッ
キ手段によって設けている。
（発明が解決しようとする問題点）
このようなＭＭＩＣＧａＡｓＦＥＴにあっては半絶縁性
半導体基板の熱膨張係数が５．５Ｘ］、Ｏ’−’である
のに対して、その他表面に形成する金のそれは１４ Ｘ
１０−’と相違しており、一種のバイメタル構造とな
っている。このＭＭＩＣＧａＡｓＦＥＴを外囲器に組立
るには、金錫半田を用いてこの金層を固着する方法に頼
っており、その温度としては３００℃〜４００℃が必要
となる。しかも、この半絶縁性半導体基板の厚さは薄層
化されてこの金層の厚さと同程度もしくはそれ以下であ
る。に帯０．５Ｗ級ＭＭＩＣＧａＡｓＦＥＴの場合チッ
プサイズは約１．ＯＸ３．Ｏｎｏ＋＋、その厚さと金層
のそれど共に３０μｍ程度である。
半導体基板の熱膨張係数が５．５Ｘ］、Ｏ’−’である
のに対して、その他表面に形成する金のそれは１４ Ｘ
１０−’と相違しており、一種のバイメタル構造とな
っている。このＭＭＩＣＧａＡｓＦＥＴを外囲器に組立
るには、金錫半田を用いてこの金層を固着する方法に頼
っており、その温度としては３００℃〜４００℃が必要
となる。しかも、この半絶縁性半導体基板の厚さは薄層
化されてこの金層の厚さと同程度もしくはそれ以下であ
る。に帯０．５Ｗ級ＭＭＩＣＧａＡｓＦＥＴの場合チッ
プサイズは約１．ＯＸ３．Ｏｎｏ＋＋、その厚さと金層
のそれど共に３０μｍ程度である。
＝３−
このような条件の下で第３図に示す外囲器ベッド４２に
被着した金錫半田４３にＦＥＴ構造を表面側に形成した
半絶縁性半導体基板３０の金層４１を固着すると、この
半導体基板３０に反りを生じ、この程度Ｃとしては６０
μｍに達した。
被着した金錫半田４３にＦＥＴ構造を表面側に形成した
半絶縁性半導体基板３０の金層４１を固着すると、この
半導体基板３０に反りを生じ、この程度Ｃとしては６０
μｍに達した。
前述のように薄層化され、しかも硬くて脆い特徴をもつ
この半絶縁性半導体基板の作業性を改善するべく、金層
４１の厚さを増せば増す程この反り現象は、顕著になり
、金層４１の厚さが半絶縁性半導体基板３０の半分即ち
約１５μｍでも目立ち始める。
この半絶縁性半導体基板の作業性を改善するべく、金層
４１の厚さを増せば増す程この反り現象は、顕著になり
、金層４１の厚さが半絶縁性半導体基板３０の半分即ち
約１５μｍでも目立ち始める。
この反りの発生により、この半絶縁性基板３０に応力が
加えられ、最悪の場合には基板割れを生じ、又、熱放散
を悪くする。いずれにしてもＭＭＩＣＧａＡｓ Ｆ Ｅ
Ｔの信頼性を著しく損い、出力効率等の特性劣化は避
けられない。
加えられ、最悪の場合には基板割れを生じ、又、熱放散
を悪くする。いずれにしてもＭＭＩＣＧａＡｓ Ｆ Ｅ
Ｔの信頼性を著しく損い、出力効率等の特性劣化は避
けられない。
本発明は上記難点を除去する新規な電界効果型半導体装
置を提供し、特に半絶縁性半導体基板の反りを抑制して
高信頼性と高性能化を実現することを目的とする。
置を提供し、特に半絶縁性半導体基板の反りを抑制して
高信頼性と高性能化を実現することを目的とする。
（問題点を解決するための手段）
この目的を達成するために、本発明に係る電界効果型半
導体装置では半絶縁性半導体基板の表面側に造り込むＦ
ＥＴのゲート及びドレイン電極に接続するインピーダン
ス整合回路の導体の熱膨張係数を、この半絶縁性基板の
他表面にその厚さの５０％以上に被着する金属層の熱膨
張係数と同等以上にする手法を採用する。
導体装置では半絶縁性半導体基板の表面側に造り込むＦ
ＥＴのゲート及びドレイン電極に接続するインピーダン
ス整合回路の導体の熱膨張係数を、この半絶縁性基板の
他表面にその厚さの５０％以上に被着する金属層の熱膨
張係数と同等以上にする手法を採用する。
（作 用）
ところでＭＭＩＣ，ＧａＡｓＦＥＴは使用最高温度１５
０℃において、できるだけ多くのドレイン電流を流すこ
とが求められているので、半絶縁性半導体基板の裏面側
から効果的な熱放散が必要となる。この要求を満すため
に、この半絶縁性半導体基板を薄層化すると共に、硬く
て脆い特徴を補うように裏面側には厚い金属層を設けて
作業性をも向上するのが一般的である。この金属層の厚
さとしては通常半絶縁性半導体基板の５０％以上に設置
して、相反する技術的要因を満足する努力が払われてい
る。
０℃において、できるだけ多くのドレイン電流を流すこ
とが求められているので、半絶縁性半導体基板の裏面側
から効果的な熱放散が必要となる。この要求を満すため
に、この半絶縁性半導体基板を薄層化すると共に、硬く
て脆い特徴を補うように裏面側には厚い金属層を設けて
作業性をも向上するのが一般的である。この金属層の厚
さとしては通常半絶縁性半導体基板の５０％以上に設置
して、相反する技術的要因を満足する努力が払われてい
る。
しかし本発明では、半絶縁性半導体基板を挾んで設ける
金属層ならびにインピーダンス整合用導体のうち、今ま
で着目されていなかったこの導体層の厚さ即ちその熱膨
張係数をこの金属層のそれと同等以上とすることによっ
て、この半絶縁性半導体基板の反り方向を従来の凹方向
から凸方向に変えて、大幅な反りを抑制するものである
。
金属層ならびにインピーダンス整合用導体のうち、今ま
で着目されていなかったこの導体層の厚さ即ちその熱膨
張係数をこの金属層のそれと同等以上とすることによっ
て、この半絶縁性半導体基板の反り方向を従来の凹方向
から凸方向に変えて、大幅な反りを抑制するものである
。
（実 施 例）
第１図に示す実施例により本発明を詳述するが、従来の
技術欄と重複する記載も都合上あるものの、。
技術欄と重複する記載も都合上あるものの、。
新番号を付けて説明する。
ＭＭＩＣＧａＡｓ ＦＥＴを製造するに当って、当然で
あるが厚さが３０μｍ程度のＧａＡｓからなる半導体基
板１を準備し、この表面側にオーム性のソース電極２・
・・、ドレイン電極３・・をいわゆる櫛の歯状に入り組
んで設け、その中間部分にショットキあるいはＰｎ接合
型のゲート電極４を設ける。図ではこの各ゲート電極４
は互に独立しているように判断できるが、実際には直線
状の部分から平行な短辺を設け、この各短辺に各ソース
電極を架橋して接続する方式を採っており、この架橋部
分の両電極は勿論酸化珪素もしくは窒化珪素層によって
絶縁されている。このゲート電極４ならびにドレイン電
極３に接続するインピーダンス整合回路を蒸着法等によ
る金属導体層の堆積によって形成する。
あるが厚さが３０μｍ程度のＧａＡｓからなる半導体基
板１を準備し、この表面側にオーム性のソース電極２・
・・、ドレイン電極３・・をいわゆる櫛の歯状に入り組
んで設け、その中間部分にショットキあるいはＰｎ接合
型のゲート電極４を設ける。図ではこの各ゲート電極４
は互に独立しているように判断できるが、実際には直線
状の部分から平行な短辺を設け、この各短辺に各ソース
電極を架橋して接続する方式を採っており、この架橋部
分の両電極は勿論酸化珪素もしくは窒化珪素層によって
絶縁されている。このゲート電極４ならびにドレイン電
極３に接続するインピーダンス整合回路を蒸着法等によ
る金属導体層の堆積によって形成する。
Ｋ帯０．５Ｗ級ＭＭＩＣＧａＡｓ ＦＥＴの場合ＧａＡ
ｓ半導体基板１側からチタン１００ＯＡ、白金１０００
人の厚さに堆積後、金を同様の方法で積層して全体の厚
さを５０μｍとする。前記インピーダンス変換回路とし
ては、ドレイン電極３に接続する幅の狭い高インピーダ
ンスマイクロストリップライン５と幅の広い低インピー
ダンスストリップライン６からなる整合回路及び、ゲー
ト電極４に接続する幅の狭い高インピーダンスマイクロ
ストリップライン７と幅の広い低インピーダンスストリ
ップライン８で構成する。
ｓ半導体基板１側からチタン１００ＯＡ、白金１０００
人の厚さに堆積後、金を同様の方法で積層して全体の厚
さを５０μｍとする。前記インピーダンス変換回路とし
ては、ドレイン電極３に接続する幅の狭い高インピーダ
ンスマイクロストリップライン５と幅の広い低インピー
ダンスストリップライン６からなる整合回路及び、ゲー
ト電極４に接続する幅の狭い高インピーダンスマイクロ
ストリップライン７と幅の広い低インピーダンスストリ
ップライン８で構成する。
このインピーダンス整合回路は前述のように、ＧａＡｓ
半導体基板］−」二の１〜ランジスタ部が保有するイン
ピーダンス約コ、Ωを、外部回路のそれ５ｏΩ程度に変
換する役割りを果す。
半導体基板］−」二の１〜ランジスタ部が保有するイン
ピーダンス約コ、Ωを、外部回路のそれ５ｏΩ程度に変
換する役割りを果す。
更にＧａＡｓ半導体基板］の他表面即ち表面には厚さ３
０μｍ位のＡｕを被着した金属層９を設ける。
０μｍ位のＡｕを被着した金属層９を設ける。
このように形成したＭＭＩＣＧａ ＦＥＴの金属層９を
金錫半田を利用して外囲器に固着したところ、このＦＥ
Ｔ即ちＧａＡｓ半導体基板］−の反りは約５μｍと従来
の６０μｍに比べて格段の改善がみられた。
金錫半田を利用して外囲器に固着したところ、このＦＥ
Ｔ即ちＧａＡｓ半導体基板］−の反りは約５μｍと従来
の６０μｍに比べて格段の改善がみられた。
この実施例はＦＥＴを示しているが、従来厚さ１００μ
ｍ位の半絶縁性半導体基板を利用して製造しているＭＭ
ＩＣタイプの多段型増幅器に本発明を適用すると、この
ＭＭＩＣ部の半導体基板厚を薄層化可能となり、トラン
ジスタ部ならびに整合回路の集積度を向上でき、従って
増幅器の小型化及び高性能化を促進できる。
ｍ位の半絶縁性半導体基板を利用して製造しているＭＭ
ＩＣタイプの多段型増幅器に本発明を適用すると、この
ＭＭＩＣ部の半導体基板厚を薄層化可能となり、トラン
ジスタ部ならびに整合回路の集積度を向上でき、従って
増幅器の小型化及び高性能化を促進できる。
尚前記実施例では整合回路用導体としてＡｕを主導体と
したＡｕ／Ｐｔ／Ｔｊの五層構造を示したが、 Ａｆｆ
もしくはＣｕやそれぞれの合金を適用しても差支えない
。又、主導体が複数の多層構造の場合もその平均熱膨張
係数を用いてＧａＡｓ半導体基板の反りを抑える様、各
導体の厚さ等を決めればよい。更に第１図に示す点線で
示した位置は半絶縁性基板に形成する貫通孔によってソ
ース電極と裏面金属層間の導通を図るものである。
したＡｕ／Ｐｔ／Ｔｊの五層構造を示したが、 Ａｆｆ
もしくはＣｕやそれぞれの合金を適用しても差支えない
。又、主導体が複数の多層構造の場合もその平均熱膨張
係数を用いてＧａＡｓ半導体基板の反りを抑える様、各
導体の厚さ等を決めればよい。更に第１図に示す点線で
示した位置は半絶縁性基板に形成する貫通孔によってソ
ース電極と裏面金属層間の導通を図るものである。
このように本発明は硬くて脆い半絶縁性半導体基板を使
用して形成するＭＭＩＣＧａＡｓ ＦＥＴに発生する反
りを防止することによって、熱抵抗値及び素子毎のバラ
ツキも大幅に改善して、ＭＭＩＣとしての特徴を長期に
わたって発揮できる。更に歩留り向−ヒにも寄与するも
のである。
用して形成するＭＭＩＣＧａＡｓ ＦＥＴに発生する反
りを防止することによって、熱抵抗値及び素子毎のバラ
ツキも大幅に改善して、ＭＭＩＣとしての特徴を長期に
わたって発揮できる。更に歩留り向−ヒにも寄与するも
のである。
第１図は本発明に係るＭＭＩＣＧａＡｓ ＦＨＴの概略
を示す斜視図、第２図は従来のＭＭＩＣＧａＡｓ ＦＥ
Ｔを示す斜視図、第３図はこの第２図に示す装置の組立
状態を示す断面図である。 ］−二半絶縁性半導体基板 ２：ソース３ニド１ツイン
４ニゲ−１−５，７・・・高インピーダン
ス導体 ６．８＝低インピ一ダンス心体 ９：金属層
を示す斜視図、第２図は従来のＭＭＩＣＧａＡｓ ＦＥ
Ｔを示す斜視図、第３図はこの第２図に示す装置の組立
状態を示す断面図である。 ］−二半絶縁性半導体基板 ２：ソース３ニド１ツイン
４ニゲ−１−５，７・・・高インピーダン
ス導体 ６．８＝低インピ一ダンス心体 ９：金属層
Claims (1)
- 半絶縁性半導体基板表面に形成するソース電極、ドレイ
ン電極ならびにゲート電極からなるトランジスタ部と、
この入力及び出力部に接続する分布定数型インピーダン
ス整合用回路あるいは集中定数形インピーダンス整合用
回路と、前記半絶縁性半導体基板の他表面にその厚さ以
上に被着する金属層とをもつ電界効果型半導体装置にお
いて、前記インピーダンス整合用回路導体の熱膨張係数
を前記金属層のそれと同等以上に形成することを特徴と
する電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5299687A JPS63220576A (ja) | 1987-03-10 | 1987-03-10 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5299687A JPS63220576A (ja) | 1987-03-10 | 1987-03-10 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63220576A true JPS63220576A (ja) | 1988-09-13 |
Family
ID=12930535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5299687A Pending JPS63220576A (ja) | 1987-03-10 | 1987-03-10 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63220576A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698897A (en) * | 1995-01-27 | 1997-12-16 | Nec Corporation | Semiconductor device having a plated heat sink |
-
1987
- 1987-03-10 JP JP5299687A patent/JPS63220576A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5726494A (en) * | 1995-01-27 | 1998-03-10 | Nec Corporation | Semiconductor device having a plated heat sink |
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