JPH06168958A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06168958A JPH06168958A JP32156192A JP32156192A JPH06168958A JP H06168958 A JPH06168958 A JP H06168958A JP 32156192 A JP32156192 A JP 32156192A JP 32156192 A JP32156192 A JP 32156192A JP H06168958 A JPH06168958 A JP H06168958A
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Abstract
(57)【要約】
【目的】 基板の薄層化を行っても、安定した素子特性
が得られる半導体装置の製造方法を提供することであ
る。 【構成】 III −V 族化合物半導体からなる基板の一方
の主面上に電極を形成し、該基板の他方の主面を研磨
し、研磨された該基板の他方の主面上に引っ張り応力を
有する高融点金属の硅化物膜を形成する。
が得られる半導体装置の製造方法を提供することであ
る。 【構成】 III −V 族化合物半導体からなる基板の一方
の主面上に電極を形成し、該基板の他方の主面を研磨
し、研磨された該基板の他方の主面上に引っ張り応力を
有する高融点金属の硅化物膜を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、電力増幅用ＧａＡｓ・
ＭＥＳ型ＦＥＴ等の半導体装置の製造方法に関し、特に
半導体基板を薄層化する工程を有する半導体装置の製造
方法に関する。
ＭＥＳ型ＦＥＴ等の半導体装置の製造方法に関し、特に
半導体基板を薄層化する工程を有する半導体装置の製造
方法に関する。
【０００２】
【従来の技術】従来、例えばマイクロ波帯の電力増幅用
として利用されるＭＥＳ（Ｍｅｔａｌ・Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）型ＦＥＴは、ＧａＡｓ（ガリウム砒素）
基板の主表面上に、ソース、ドレイン、ゲートの各電極
を形成する素子作製工程の終了後に、基板の裏面を研磨
して４５０μｍ程度の基板を３０〜４０μｍ程度にする
薄層化工程を行っている。この薄層化工程は、Ｓｉ基板
より熱伝導率が悪いＧａＡｓ基板の放熱効率性を考慮し
て行われるものであり、薄層化工程が完了すると、基板
の裏面にＴｉ／Ａｕなどの金属膜を形成し、その後、Ａ
ｕ−Ｓｎ共晶合金などの半田により容器や絶縁基板に固
定する。
として利用されるＭＥＳ（Ｍｅｔａｌ・Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）型ＦＥＴは、ＧａＡｓ（ガリウム砒素）
基板の主表面上に、ソース、ドレイン、ゲートの各電極
を形成する素子作製工程の終了後に、基板の裏面を研磨
して４５０μｍ程度の基板を３０〜４０μｍ程度にする
薄層化工程を行っている。この薄層化工程は、Ｓｉ基板
より熱伝導率が悪いＧａＡｓ基板の放熱効率性を考慮し
て行われるものであり、薄層化工程が完了すると、基板
の裏面にＴｉ／Ａｕなどの金属膜を形成し、その後、Ａ
ｕ−Ｓｎ共晶合金などの半田により容器や絶縁基板に固
定する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ＭＥＳ型ＦＥＴでは、前記薄層化工程の際に基板裏面に
導入されるダメージ層によって基板が反り、この反った
基板を無理に容器や絶縁基板に固定するため、基板の圧
電効果でＦＥＴの特性が変化し、安定した素子特性が得
られないという問題があった。
ＭＥＳ型ＦＥＴでは、前記薄層化工程の際に基板裏面に
導入されるダメージ層によって基板が反り、この反った
基板を無理に容器や絶縁基板に固定するため、基板の圧
電効果でＦＥＴの特性が変化し、安定した素子特性が得
られないという問題があった。
【０００４】この点を解決するために従来では、熱処理
やダメージ層の化学的なエッチングにより、前記基板の
反りを除去しようと図っているが、未だ十分な効果が得
られていない。例えば、エッチングによる手法では、エ
ッチングの結果、基板の厚さが不均一となり、平坦度が
かえって悪化してしまう。
やダメージ層の化学的なエッチングにより、前記基板の
反りを除去しようと図っているが、未だ十分な効果が得
られていない。例えば、エッチングによる手法では、エ
ッチングの結果、基板の厚さが不均一となり、平坦度が
かえって悪化してしまう。
【０００５】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、基板の薄層化
を行っても、安定した素子特性が得られる半導体装置の
製造方法を提供することである。
するためになされたもので、その目的は、基板の薄層化
を行っても、安定した素子特性が得られる半導体装置の
製造方法を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、III −V 族化合物半導体からなる
基板の一方の主面上に電極を形成し、該基板の他方の主
面を研磨し、研磨された該基板の他方の主面上に引っ張
り応力を有する高融点金属の硅化物膜を形成する。
に、本発明の特徴は、III −V 族化合物半導体からなる
基板の一方の主面上に電極を形成し、該基板の他方の主
面を研磨し、研磨された該基板の他方の主面上に引っ張
り応力を有する高融点金属の硅化物膜を形成する。
【０００７】
【作用】上述の如き構成によれば、硅化物膜の引っ張り
応力により、基板の反りは十分補償され、さらにその引
っ張り応力の大きさを基板の反りの程度に応じて自由に
制御できる。
応力により、基板の反りは十分補償され、さらにその引
っ張り応力の大きさを基板の反りの程度に応じて自由に
制御できる。
【０００８】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１（ａ），（ｂ），（ｃ）は、本発明を実施
した半導体装置の製造方法を示す製造工程図である。
明する。図１（ａ），（ｂ），（ｃ）は、本発明を実施
した半導体装置の製造方法を示す製造工程図である。
【０００９】図１（ａ）に示すが如く、この半導体装置
は、ショットキ接合を利用したＭＥＳ型ＦＥＴであり、
まず、ＧａＡｓ等の化合物半導体から成る半絶縁性基板
１（厚さ：４５０μｍ）にＳｉを注入し、熱処理をして
活性層２を形成する。その後、形成された活性層２上に
ＡｕＧｅ／Ｎｉ等からなる金属層を蒸着し、リフトオフ
法によりパターニングすることでソース電極３及びドレ
イン電極４（オーミック電極）を形成し、さらにＴｉ／
Ａｌ等のゲート電極５（ショットキー接合）を形成す
る。ゲート電極５は、例えばゲート長１μｍ、全ゲート
幅１２ｍｍに形成し、このゲート電極５の蒸着前にはリ
セスエッチングを施す。
は、ショットキ接合を利用したＭＥＳ型ＦＥＴであり、
まず、ＧａＡｓ等の化合物半導体から成る半絶縁性基板
１（厚さ：４５０μｍ）にＳｉを注入し、熱処理をして
活性層２を形成する。その後、形成された活性層２上に
ＡｕＧｅ／Ｎｉ等からなる金属層を蒸着し、リフトオフ
法によりパターニングすることでソース電極３及びドレ
イン電極４（オーミック電極）を形成し、さらにＴｉ／
Ａｌ等のゲート電極５（ショットキー接合）を形成す
る。ゲート電極５は、例えばゲート長１μｍ、全ゲート
幅１２ｍｍに形成し、このゲート電極５の蒸着前にはリ
セスエッチングを施す。
【００１０】このように基板１の表面上にソース電極
３、ドレイン電極４及びゲート電極５を形成した後、さ
らにこれら電極表面に、保護膜としてプラズマＣＶＤ法
によりＳｉＮ等のパッシベーション膜を形成し、その後
にエアブリッジを形成する。
３、ドレイン電極４及びゲート電極５を形成した後、さ
らにこれら電極表面に、保護膜としてプラズマＣＶＤ法
によりＳｉＮ等のパッシベーション膜を形成し、その後
にエアブリッジを形成する。
【００１１】続いて、図１（ｂ）に示すが如く、基板１
の裏面をラッピング（アルミナ微粒子）により機械的に
研磨し、厚さ４５０μｍの基板１を１００μｍにする。
図中１ａの示す箇所が研磨部分である。
の裏面をラッピング（アルミナ微粒子）により機械的に
研磨し、厚さ４５０μｍの基板１を１００μｍにする。
図中１ａの示す箇所が研磨部分である。
【００１２】次いで、図１（ｃ）に示すが如く、研磨さ
れた基板１の裏表面に、高融点金属の硅化物膜であるＷ
Ｓｉ（タングステン・シリサイド）膜６と、Ａｕ膜７と
をスパッタリング等で順次形成する。ＷＳｉ（タングス
テンシリサイド）膜６は、熱伝導性を良好にするため、
適度な引っ張り応力が得られる程度の薄膜（例えば５０
ｎｍ）とする。なお、この種の膜は、Ｔｉ，Ｔａ，Ｍ
ｏ，Ｚｒなどの高融点金属の硅化物膜であればよく、Ｗ
Ｓｉ（タングステン・シリサイド）膜のみに限定されな
い。
れた基板１の裏表面に、高融点金属の硅化物膜であるＷ
Ｓｉ（タングステン・シリサイド）膜６と、Ａｕ膜７と
をスパッタリング等で順次形成する。ＷＳｉ（タングス
テンシリサイド）膜６は、熱伝導性を良好にするため、
適度な引っ張り応力が得られる程度の薄膜（例えば５０
ｎｍ）とする。なお、この種の膜は、Ｔｉ，Ｔａ，Ｍ
ｏ，Ｚｒなどの高融点金属の硅化物膜であればよく、Ｗ
Ｓｉ（タングステン・シリサイド）膜のみに限定されな
い。
【００１３】引っ張り応力の大きさは、現在の研磨技術
や半導体材料の種類を考慮して、好ましくは１．３×１
０10ｄｙｎ／ｃｍ2 程度とし、通常は１．０〜３．０×
１０10ｄｙｎ／ｃｍ2 が適当である。また、Ａｕ膜７の
厚さは３００ｎｍとし、こうして完成したＦＥＴ裏面を
Ａｕ−Ｓｎ共晶合金などの半田により容器や絶縁基板に
固定する。一般にＧａＡｓ素子の裏面金属としては、Ａ
ｕ、Ａｕ／Ｔｉ、Ａｕ／Ｐｔ／Ｔｉ等が広く用いられて
いるが、本実施例では、半田とのぬれ性やＧａＡｓ基板
１との密着性を考慮してＡｕ膜７とする。
や半導体材料の種類を考慮して、好ましくは１．３×１
０10ｄｙｎ／ｃｍ2 程度とし、通常は１．０〜３．０×
１０10ｄｙｎ／ｃｍ2 が適当である。また、Ａｕ膜７の
厚さは３００ｎｍとし、こうして完成したＦＥＴ裏面を
Ａｕ−Ｓｎ共晶合金などの半田により容器や絶縁基板に
固定する。一般にＧａＡｓ素子の裏面金属としては、Ａ
ｕ、Ａｕ／Ｔｉ、Ａｕ／Ｐｔ／Ｔｉ等が広く用いられて
いるが、本実施例では、半田とのぬれ性やＧａＡｓ基板
１との密着性を考慮してＡｕ膜７とする。
【００１４】なお、ここでは膜厚を０．１μｍとする。
【００１５】同図に示すが如く、放電パワーが２００Ｗ
のときの膜応力は引っ張り応力の４ｘ１０10ｄｙｎ／ｃ
ｍ2 であるが、放電パワーの増加と共に圧縮応力になっ
ているのが分かる。
のときの膜応力は引っ張り応力の４ｘ１０10ｄｙｎ／ｃ
ｍ2 であるが、放電パワーの増加と共に圧縮応力になっ
ているのが分かる。
【００１６】図３は、ＷＳｉｘの組成（ｘ）と応力との
関係図である。
関係図である。
【００１７】同図に示すが如く、組成（ｘ）の増加と共
に、応力は圧縮から引っ張りに変化している。従って、
応力は、ＷＳｉｘの組成比を変える、つまりスパッタリ
ングパワーを調整することで、変化することが分かる。
に、応力は圧縮から引っ張りに変化している。従って、
応力は、ＷＳｉｘの組成比を変える、つまりスパッタリ
ングパワーを調整することで、変化することが分かる。
【００１８】図４は、ＧａＡｓ・ＭＥＳ型ＦＥＴの特性
図である。
図である。
【００１９】図中の横軸はゲート電圧Ｖｇ、及び縦軸は
ドレイン電流Ｉｄである。
ドレイン電流Ｉｄである。
【００２０】同図に示すが如く、従来の基板裏面金属の
Ｔｉ／Ａｕ（５０／３００μｍ）では、基板研磨前後に
特性が変動しているが、本実施例のＷＳｉ／Ａｕでは、
基板研磨前後での特性の変化が少ない。
Ｔｉ／Ａｕ（５０／３００μｍ）では、基板研磨前後に
特性が変動しているが、本実施例のＷＳｉ／Ａｕでは、
基板研磨前後での特性の変化が少ない。
【００２１】本実施例では、上記のようにＧａＡｓ基板
１の裏面にＷＳｉ膜６を設けたので、ＷＳｉ膜６の膜応
力により上述したＧａＡｓ基板の反りを十分補償するこ
とができ、さらにその膜応力の極性や大きさを基板の反
りの程度に応じて自由に制御できる。また、ＷＳｉ膜６
は、遷移金属より金属の拡散防止特性も優れており、長
期信頼性の改善も期待できる。また、本実施例では、基
板１の反りに伴う局所的な歪みの発生が少ないため、Ｆ
ＥＴ特性の経時変化も少ない。
１の裏面にＷＳｉ膜６を設けたので、ＷＳｉ膜６の膜応
力により上述したＧａＡｓ基板の反りを十分補償するこ
とができ、さらにその膜応力の極性や大きさを基板の反
りの程度に応じて自由に制御できる。また、ＷＳｉ膜６
は、遷移金属より金属の拡散防止特性も優れており、長
期信頼性の改善も期待できる。また、本実施例では、基
板１の反りに伴う局所的な歪みの発生が少ないため、Ｆ
ＥＴ特性の経時変化も少ない。
【００２２】
【発明の効果】以上詳細に説明したように、本発明で
は、III −V 族化合物半導体からなる基板の一方の主面
上に電極を形成し、該基板の他方の主面を研磨し、研磨
された該基板の他方の主面上に引っ張り応力を有する高
融点金属の硅化物膜を形成したので、素子特性の変動を
低減でき、安定した素子特性が得られると共に信頼性の
向上に有効である。
は、III −V 族化合物半導体からなる基板の一方の主面
上に電極を形成し、該基板の他方の主面を研磨し、研磨
された該基板の他方の主面上に引っ張り応力を有する高
融点金属の硅化物膜を形成したので、素子特性の変動を
低減でき、安定した素子特性が得られると共に信頼性の
向上に有効である。
【図１】本発明を実施した半導体装置の製造方法を示す
製造工程図である。
製造工程図である。
【図２】ＷＳｉｘ膜をスパッタリングで作製した場合に
おける応力のＲＦ放電パワー依存性を示す図である。
おける応力のＲＦ放電パワー依存性を示す図である。
【図３】ＷＳｉｘの組成（ｘ）と応力との関係図であ
る。
る。
【図４】ＧａＡｓ・ＭＥＳ型ＦＥＴの特性図である。
１ 半絶縁性基板 ３ ソース電極 ４ ドレイン電極 ５ ゲート電極 ６ ＷＳｉ膜
Claims (1)
- 【請求項１】 III −V 族化合物半導体からなる基板の
一方の主面上に電極を形成し、該基板の他方の主面を研
磨し、研磨された該基板の他方の主面上に引っ張り応力
を有する高融点金属の硅化物膜を形成することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32156192A JPH06168958A (ja) | 1992-12-01 | 1992-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32156192A JPH06168958A (ja) | 1992-12-01 | 1992-12-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06168958A true JPH06168958A (ja) | 1994-06-14 |
Family
ID=18133946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32156192A Pending JPH06168958A (ja) | 1992-12-01 | 1992-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06168958A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203924A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 半導体装置 |
| US5780204A (en) * | 1997-02-03 | 1998-07-14 | Advanced Micro Devices, Inc. | Backside wafer polishing for improved photolithography |
| JP2015056602A (ja) * | 2013-09-13 | 2015-03-23 | 日本電信電話株式会社 | 半導体装置およびその製造方法 |
-
1992
- 1992-12-01 JP JP32156192A patent/JPH06168958A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203924A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 半導体装置 |
| US5780204A (en) * | 1997-02-03 | 1998-07-14 | Advanced Micro Devices, Inc. | Backside wafer polishing for improved photolithography |
| JP2015056602A (ja) * | 2013-09-13 | 2015-03-23 | 日本電信電話株式会社 | 半導体装置およびその製造方法 |
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