JPS6394639A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は半導体装置のバックメタライズに関し、さら
に詳細にいえば、機能を付与された半導体チップ（装置
）をパッケージにマウントする際に必要とされるバック
メタライズを有する半導体装置の製造方法に関する。

〈従来の技術〉 半導体装置は、例えば基板上にフォトリソグラフィー技
術、イオン注入技術等に従って所定の機能が与えられ、
電極等の形成後、例えばダイヤモンドスクライビング法
、ブレードダイシング法、レーザスクライビング法等に
よりスクライブされて特定の機能が付与された半導体チ
ップとされることにより得られる。このような半導体装
置製造の最終工程で、前段階の工程で機能付与がなされ
た半導体チップはパッケージにマウントされる。

このパッケージングは運搬、取扱い性、チップの保護、
配線板への搭載等の必要性から実施されるものである。

ところで、パッケージング技術により、半導体装置と外
的条件との整合性を追求することは半導体装置の微細化
、高性能化、低価格化を更に一層発展させるために必要
である。

該パッケージングにおいて、前記の如く機能付与された
半導体チップ即ち半導体装置は、ワイヤボンディング（
チップ電極とパッケージ電極との接続）前に、パッケー
ジに固定するためにダイボンディングに付される。この
ダイボンディングは一般に接着により行なわれるが、良
好な接着を達成するためには次のような各種条件が必要
とされる。即ち、（１）導電性を有すること（これは、
機器の熱設計上の観点からも重要である）　、（１１）
熱サイクル等により劣化を生じないこと、Ｈｔｔ）熱抵
抗が小さいこと、（１ｖ）チップを劣化させる程に高熱
を必要とするものでないこと、（Ｖ）後の封止等の工程
により接着性が低下するものでないこと等である。

そこで、従来から、以下に述べるような各種方法が知ら
れ利用されていた。まず、Ａｕメッキ導体やＡｕ系厚膜
導体上にＳｉチップ等をこすりつけてＡｕとＳｔとの共
晶を形成することに基くＡｕ−５ｉ共晶合金法（溶融温
度が３６３℃）、或はＡｕ−Ｇｅ（溶融温度が３５６℃
）、Ａｕ−５ｎ（溶融温度が２８０℃）等の共晶合金ハ
ンダプリフォームをチップとＡｕ導体間に挿入して濡れ
性を高めた改良法があり、これは放熱性やオーミックコ
ンタクト性に優れていることが知られている。

また、予めメッキや真空蒸着法によりチップ裏面にハン
ダ付は可能なＮｉ　−Ａｕ　５Ｃｒ−Ａｕ等のメタライ
ズを施しておき、Ｐｂ　−Ｓｎ　、　Ａｕ　−３ｎ等の
ハンダを用いて導体パターンに接着するか、或はチップ
、導体パターン両者または何れか一方にハンダプリフォ
ームを挿入したり、予備ハンダを施し、これを溶融接着
させるハンダ接着法があり、これは大形チップ等に適用
した場合にもハンダにより歪が吸収されてクラックの防
止が可能になる等の利点を有することが知られている。

更に、チップ裏面にメッキや真空蒸着法等によりＮ　ｉ
　、、　Ａ　ｕ等のメタライズを設けておき、これを、
Ａｇ　、Ａｕ等の微粉末を含有する導電性エポキシ樹脂
で導体パターン上に接着させる導電性樹脂接着法も知ら
れている。

しかしながら、前記の特にハンダ接着法によりダイボン
ディングを行なう場合、一般にハンダと半導体材料、特
にＧａ　Ａｓを代表とする化合物半導体との馴染みが悪
いので、予め前段階の工程にチップ裏面に半導体材料と
の馴染みが良好な金属膜、或は合金膜を形成しておき、
これらを介してチップとパッケージとをハンダ付けする
方法が採用されていた。この場合、一般には、単に半導
体裏面に蒸着等によって該金属膜等の形成を行なうだけ
ではなく、これと半導体材料との密着性を改善する目的
で熱処理が施される。

Ｇａ　Ａｓ　ＭＥＳＦＥＴの製造を例として、第２図（
ａ）〜（ｅ）に沿って従来のグイボンディング法を説明
する。まず、第２図（ａ）において、半絶縁性Ｇａ　Ａ
ｓ基板（１）上にフォトレジスト等のマスクを用いて例
えばＳｔ　　イオンを各々１×１０１２／ｃｌ＃、２　
Ｘ　１０　”’／ｃ−のドープ量で４５ＫＶ、２００　
ＫＶの加速電圧で注入し、ＳｉＮキャ・ツブの後、８２
０℃２０分間の熱処理によって活性化し、チャンネル領
域（２）およびｎ　領域（３）を形成する。

次いで、第２図（ｂ）に示すように、チップからパッケ
ージへの熱放散を良（するためにウニ／％を裏面から、
例えばウェットエツチングにより、１００〜１５０μｍ
程度薄化する（第２図（ｂ）の１″）。更に、オーミッ
ク金属例えばＡｕ　ＧｃＮｉをＦＥＴのソース、ドレイ
ン領域および裏面全面に蒸着して、これを４５０℃程度
の温度で熱処理して、ソース、ドレインのオーミック電
極（４）、およびバックメタライズ〔５）を形成する（
第２図（Ｃ）参照）。次に第２図（ｄ）に示すように、
ゲートショットキー電極（６）を形成した後、（ｅ）に
示したようにパッド（刀を形成し、スクライブしてチッ
プ（８）に分割する。

しかしながら、このような方法では、全製造工程の比較
的初期の段階でウェハを薄化して、バックメタライズを
施しているために、後の工程でウェハが割れ易いという
問題があった。

また、４５０℃程度の温度で熱処理することにより合金
化がおこり、ぬれ性が悪くなる。

〈発明が解決しようとする問題点〉 以上詳しく述べたように、半導体デバイス作製プロセス
においてはその微細化、高集積化、高性能化等の問題と
平行して、これら半導体デバイスの実装化、即ち特にパ
ッケージングの問題も重要である。

例えば、ダイボンディングについては従来、金−錫等の
ハンダによる技術が知られているが、ハンダと半導体材
料との間の接着性の問題があり、そのため金属、合金膜
を半導体チップ裏面に形成しくバックメタライズ）、護
膜を介してチップとパッケージとのハンダ付けが行なわ
れているが、該バックメタライズの形成方法にも、既に
述べたような、改善すべき各種問題点が包含されている
。

このような諸問題点を解決し得る新たな方法を開発する
ことは、半導体チップのパッケージングを容易にし、パ
ッケージング後の製品の信頼性を高めるばかりでなく、
半導体装置の製造歩留りを大１１１に改善する上におい
ても極めて重要である。

最近特に注目されているＧａ　Ａｓ等の化合物半導体の
ハンダ特性を改善する意味においても重要である。

〈発明の目的〉 この発−明は上記の問題点に鑑みてなされたものであり
、このバックメタライズ工程を改良し、ウェハが割れ易
いこと、密着性改善のために実施される熱処理による素
子の劣化等を示すことのない半導体装置の形成方法を提
供することを目的としている。

く問題点を解決するための手段〉 本発明者等は、このような従来の状況に鑑みて、バック
メタライズ工程に伴う上記の諸欠点を解決することので
きる新規な方法を開発すべく種々検討した結果、バック
メタライズ工程を半導体装置製造プロセスの最後に行な
うことが有利であることに盾目し、そのためにはバック
メタライズ用金属材料として、半導体基板と比較的低温
で反応（シンク）する材料を選択し、使用することが極
めてを効であることを見出し、本発明を完成した。

さらに詳細に説明すれば、本発明者等は金属材料として
ｐｔを使用することによりかなりの低温条件下において
バックメタライズを行なう方法を発明したのであるが、
半導体装置の動作機能部分に対してまったく悪影響を与
えることのない低温条件下でのバックメタライズを行な
うことができず、より一層の低温条件下においてバック
メタライズを行なうことができる方法を発明することが
必要であり、このような低温条件下において基板材料と
反応する材料を見出して本発明を完成したのである。

即ち、本発明の半導体装置の製造方法は、チップ裏面に
バックメタライズ層を有する半導体装置の製造方法であ
って、動作機能の全てを形成した後、最後に、半導体基
板材料と比較的低温で反応する金属材料としてＡｕ　Ｇ
ｅ　Ｎｔを使用することによりバックメタライズ工程を
行なうものである。

本発明の方法において、ハンダとの馴染みを更に一層よ
くするためにＡｕ　Ｇｅ　Ｎｉ／Ａｕ等の二重層構造と
することも可能である。これらは蒸着法等により形成さ
れる。一般に、Ａｕ　Ｇｅ　Ｎｉ　もしくはＡｕＧｅＮ
ｉ／Ａｕ蒸着層の厚さは約５．０ＯＯＡ程度であり、特
に後者においてはＡｕ　Ｇａ　Ｎｉ　１，０００〜２，
０ＯＯＡ、Ａｕ３．０００〜４，０ＯＯＡであり、蒸告
は通常５〜１０Ａ／ｓｏｃの蒸若速度、２００℃以下の
基板温度の下で行なわれる。

また、本発明の方法では、バックメタライズ工程の直前
において、酸処理（洗浄）することができ、酸としては
例えば塩酸、フッ酸、これらの混合液等を使用すること
ができる。

バックメタライズ工程に付す前に、基板裏面は薄化処理
に付されるが、この薄化は一般に１００〜１５０μｍ程
度の厚さに回り実施される。この工程では、一般的には
化学薬品を使用するウエットエツチング法が利用され、
半導体装置の基板の材質に応じて各種公知のエツチング
液を使用することができる。しかし、ドライエツチング
法の使用を同等排除するものではなく、ガスプラズマエ
ツチング、スパッタエツチング、イオンビームエツチン
グ等を使用することも可能である。更に、機械的研磨法
により所定の厚さよりもわずかに小さな部分まで除去し
、次いでウェットエツチングにより研磨キズを除去する
と共に残りの厚さに相当する基板裏面をエツチングする
等の方法を採用することもできる。

また、半導体基板（ウェハ等）上に動作機能を付与する
方法は、特に制限されず、目的とするデバイスの種類等
に応じて、従来公知の各種技術を利用することができる
。

以下、いくつかの具体的な半導体装置を例示して、本発
明の方法を更に詳しく説明する。

まず、本発明の半導体装置の製造方法は例えばＭＥＳＦ
ＥＴの製造に応用できる。

第１図（ａ）〜（ｄ）にその製造工程を説明するための
概略的な図を示したが、これに沿って説明する。

まず、第１図（ａ）に示すように、例えば半絶縁性Ｇａ
　Ａｓ基板（１１）上にフォトレジスト膜等のマスクを
使用してＳｌ　　イオン等を所定の濃度でイオン注入し
、チャンネル領域（１２）およびｎ　領域（１３）を形
成し、これを熱処理により活性化する。

次に、第１図（ｂ）に示すように、オーミック金属をＭ
ＥＳＦＥＴのソース、ドレイン領域に、例えば蒸着法に
従って形成し、ソース並びにドレインのオーミック電極
（１４）を得、更に同様な方法に従ってゲートショット
キー電極（１５）を設け、最後にパッド（１Ｇ）を形成
し、各チップの動作機能の形成を終了する。

次いで、第１図（Ｃ）に示すように、Ｇａ　Ａｓウェハ
裏面をウェットエツチング、或は機械研磨の後ウェット
エツチングする等により、薄化し、最後に蒸着法等に従
ってバックメタライズを行なうことにより、第１図（ｄ
）に示すようにＧａＡｓウェハ裏面にバックメタライズ
層（１７）を形成し、スクライブして各チップに分割す
る。

本発明の方法は、ショットキーバリアダイオードの製造
に応用することもできる。

例えば、ｎ＋型半導体基板上にエピタキシャル層を形成
し、更に絶縁層を蒸着法等により形成し、該絶縁層にホ
トレジストをマスクとしてホトエツチングし、窓孔をあ
け、そこにバリア金属を接触させてショットキーバリア
を形成する。この際ショットキーバリアの形成は抵抗加
熱または電子ビームによる真空蒸着法、スパッタ法、メ
ッキ法等を利用することかできる。このように半導体基
板表面に動作機能素子をすべて形成した後、前記同様に
ウェットエツチングにより基板を研磨（１００〜１５０
μｌ）　して薄化し、更にバックメタライズ工程に付す
。かくして、バックメタライズを有するショットキーバ
リアダイオードを得ることができる。

更に、本発明の方法をＩｎＰ−ＭＩＳＦＥＴの製造に適
用する例について述べると、基板としてはｐ型または半
絶縁性１ｎＰを用い、これにＧａＡｓ　−ＭＥＳＦＥＴ
の作製においてみられたように、例えばＳ１＋イオンを
注入し、ソース・ドレイン領域にｎ　層を形成し、次い
でＡｕ−Ｇｏ等を真空蒸着してソースならびにドレイン
電極を設け、ゲート領域にはＣｖＤＳｉＯ１Ａ１２０３
もしくは陽極酸化ＡＩ。０３等の酸化膜を形成し、更に
該酸化膜上にＡ１等のゲート電極を設け、ＭＩＳＦＥＴ
の動作機能の形成を完了する。次いで、前記と同様に処
理して薄化並びにバックメタライズする。

また、本発明の方法に従って、ヘテロ接合を有するトラ
ンジスタ、例えば高移動度トランジスタ（ＨＥＭＴ）を
作製する例についていえば、半絶縁性Ｇａ　Ａｓ基板を
用い、この上にアンドープＧａ　ＡｓおよびＳｔ　　ド
ープのＡｔ　　Ｇａ　　　ＡＳｘ　　　ｌ−ｘ 層を例えば分子線エピタキシャル成長法（Ｍ　Ｂ　Ｅ成
長法）等によって、この順序で形成し、更にＳｔ　　ド
ープ層上にソース、ドレイン、ゲート電極を形成した後
、同様に薄化、バックメタライズ工程に付してＨＥＭＴ
を作製することができる。

その他ガンダイオード；光電変換索子；発光ダイオード
等の発光素子；磁気抵抗効果素子、熱電変換素子、感温
素子等の変換素子；前記以外の電界効果トランジスタ等
についても当然応用できる。

く作用〉 本発明の方法はパッケージングの際のダイボンディング
に利用されるバックメタライズを有する各種半導体装置
の製造に当たり、該バックメタライズ工程を、半導体装
置の動作機能素子すべてを基板上に形成した後に実施す
ることを特徴とし、またその際合金化を生じさせない程
度の比較的低温条件下で該メタライズ層とハンダとを反
応（シンク）させることのできる金属材料を使用するこ
とにより、半導体装置作製プロセスの初期段階で薄化と
メタライズとを行なっている従来法でみられた前述のよ
うな各種欠点を効果的に解消することが可能となった。

また、本発明の他の態様によれば、バックメタライズの
Ａｕ　Ｇｏ　Ｎｉを蒸着する直前の段階で塩酸等による
基板裏面の酸洗浄を実施することにより、更に一層優れ
た基板とバックメタライズとの密着性を確保することが
でき、この処理を施すことにより、さらに高い密着性を
達成することができる。これは、例えばＡｕ　Ｇｏ　Ｎ
ｉの蒸着の際のエネルギーによって、同時にこれらの間
のシンクも生じることによるものと思われる。

本発明の方法によれば、従来の方法でみられたウェハの
割れ等の諸欠点がみられず、その結実装置の製造歩留り
も大１１に改善されることになり、ひいては半導体装置
作製コストを低減することが可能となる。

〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。

実施例１ 半絶縁性Ｇａ　Ａｓ基板を用い、Ｓ＋＋をチャンネル部
に対しｌＸｌｏＣＩｌｌ％ソース、ドレイン領域に対し
２×１０１３ＣＩ１１−２の濃度でイオン注入し、以下
常法に従ってＧａ　Ａｓ　ＭＥＳＦＥＴを作製した。尚
、基板薄化工程およびバックメタライズ工程を最後に行
なった。まず、薄化工程は２０％Ｂ「　・ＣＨ３０Ｈ液
を使用し裏面を１２０μｍつエツトエツチングすること
により実施し、次いでバックメタライズ工程はＡｕＧｅ
Ｎ１（組成比が例えば８６：１０：４）およびＡｕをこ
の順序で蒸着することにより行なった。蒸着は基板温度
１５０℃、蒸着速度５Ａ／ＳｅＣで実施した。メタライ
ズ層の膜厚は全体で４，５００Ａ　（Ｐｔ　１゜５００
人、Ａｕ　３，０ＯＯＡ）とした。

これをパッケージにダイボンディングしたところ、ハン
ダとの密着性は極めて良好であった。また、上記操作を
多数回に回り繰返したが、ウエノ１の割れ、動作機能の
劣化は同等観測されず、何れも優れたＧａＡｓＭＥＳＦ
ＥＴを与えた。

〈発明の効果〉 以上詳しく述べたように、本発明の半導体装置、特に化
合物半導体装置の製造方法においては、従来ウェハの割
れ等の各種欠点をもたらしていたバックメタライズ工程
を、半導体装置の動作機能の形成すべてを終了した後行
ない、かつメタライズ用金属材料としてＡｕ　Ｇｅ　Ｎ
ｉを使用したことにより、比較的低温での熱処理によっ
てメタライズ層と基板とのシンタ化が達成でき、そのた
めに既にウェハ上に形成された動作機能を劣化させる恐
れがまったくなく、ウェハの割れがないことと併せて、
半導体装置製造歩留りを著しく改善することが可能とな
る。

また、従来ハンダとの馴染みが悪いものとされていたＧ
ａ　Ａｓを代表とする化合物半導体装置のバッキングに
おけるダイボンディングが容易となり、また信頼性が著
しく高められる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の半導体装置の製造方法
を説明するための、各工程を示す概略的な図、 第２図は従来の半導体装置の製造方法を説明するための
、各工程を示す同様な概略図。 （１）（１１）・・・基板、（１′）・・・薄化後の基
板、［２）（１２）・・・チャンネル領域、［３）（１
３）・・・ｎ　領域、 ［４Ｈ１４）・・・ソース・ドレイン電極、［５）（１
７）・・・バックメタライズ層、［６）（１５）・・・
ゲート電極、（７）（１Ｂ）・・・パッド、（８）・・
・チップ 特許出願人　　住友電気工業株式会社 （ｄ） 第１図 １３　　　　　　　−〜ノ１１ 一氏 ζ＼＼ 第２図 （２１）　　　　　　　　Ｓ１

Claims (1)

1. 【特許請求の範囲】 １、基板裏面にバックメタライズ層を有す る半導体装置の製造方法であって、該半 導体装置の動作機能をすべて形成した後、 最後に、半導体基板材料と比較的低温で 反応する金属材料としてＡｕＧｅＮｉを 使用することによりバックメタライズ工 程を行なうことを特徴とする上記半導体 装置の製造方法。 ２、バックメタライズ層が、ハンダとの密 着性を高めることができるＡｕＧｅＮｉ ／Ａｕの二重層構造からなるものである 上記特許請求の範囲第１項記載の半導体 装置の製造方法。 ３、バックメタライズ工程を行なう直前に、基板裏面の
   酸洗浄工程を含む上記特許請 求の範囲第１項または第２項の何れかに 記載の半導体装置の製造方法。 ５、半導体装置が化合物半導体装置である 上記特許請求の範囲第１項から第３項の 何れかに記載の半導体装置の製造方法。