JPH1092847A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH1092847A JPH1092847A JP26253996A JP26253996A JPH1092847A JP H1092847 A JPH1092847 A JP H1092847A JP 26253996 A JP26253996 A JP 26253996A JP 26253996 A JP26253996 A JP 26253996A JP H1092847 A JPH1092847 A JP H1092847A
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- gate electrode
- insulating film
- effect transistor
- electrode
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Abstract
(57)【要約】
【課題】 ゲート電極近傍の絶縁膜がゲート電極側端部
に与える応力を緩和し、しきい値電圧Ｖthのばらつきや
制御性の改善、ショートチャネル効果の発生防止を図る
ことができる電界効果トランジスタを提供する。 【解決手段】 ソース電極１３とゲート電極１５との
間、およびゲート電極１５とドレイン電極１４との間の
チャネル層１２上の絶縁膜１６ａ，１６ｂに、凹部２１
ａ，２１ｂをそれぞれ形成する。凹部２１ａ，２１ｂ
は、絶縁膜１６ａ，１６ｂに生じた応力を分断し、ゲー
ト電極１５の端部に加わる応力を緩和する。これにより
しきい値電圧Ｖthのばらつきや制御性が改善されると共
に、ショートチャネル効果の発生が防止される。
に与える応力を緩和し、しきい値電圧Ｖthのばらつきや
制御性の改善、ショートチャネル効果の発生防止を図る
ことができる電界効果トランジスタを提供する。 【解決手段】 ソース電極１３とゲート電極１５との
間、およびゲート電極１５とドレイン電極１４との間の
チャネル層１２上の絶縁膜１６ａ，１６ｂに、凹部２１
ａ，２１ｂをそれぞれ形成する。凹部２１ａ，２１ｂ
は、絶縁膜１６ａ，１６ｂに生じた応力を分断し、ゲー
ト電極１５の端部に加わる応力を緩和する。これにより
しきい値電圧Ｖthのばらつきや制御性が改善されると共
に、ショートチャネル効果の発生が防止される。
Description
【０００１】
【発明の属する技術分野】本発明はゲート電極の近傍に
絶縁膜が形成された電界効果トランジスタに関する。
絶縁膜が形成された電界効果トランジスタに関する。
【０００２】
【従来の技術】ゲート電極の周囲に絶縁膜が形成された
電界効果トランジスタ（以下、ＦＥＴという。）では、
半導体基板に対して絶縁膜の応力が働く結果、しきい値
電圧の変動やショートチャネル効果等の素子特性の劣化
が起きることがある。
電界効果トランジスタ（以下、ＦＥＴという。）では、
半導体基板に対して絶縁膜の応力が働く結果、しきい値
電圧の変動やショートチャネル効果等の素子特性の劣化
が起きることがある。
【０００３】図５は、従来の一般的なＧａＡｓ（ガリウ
ム砒素）ＭＥＳＦＥＴ（Metal Semiconductor FET)の断
面構造を表すものである。このＭＥＳＦＥＴは、半絶縁
性のＧａＡｓ基板１０１と、このＧａＡｓ基板１０１上
に形成されたチャネル層１０２と、チャネル層１０１上
に形成されたソースおよびドレインのオーム性電極１０
３，１０４と、これらのオーム性電極１０３，１０４の
間に形成されたショットキー接合からなるゲート電極１
０５とを備えている。オーム性電極１０３，１０４の間
のチャネル層１０２上には絶縁膜１０６ａ，１０６ｂ形
成され、さらにこれらの全体を覆うようにしてパッシベ
ーション膜１０８が形成されている。
ム砒素）ＭＥＳＦＥＴ（Metal Semiconductor FET)の断
面構造を表すものである。このＭＥＳＦＥＴは、半絶縁
性のＧａＡｓ基板１０１と、このＧａＡｓ基板１０１上
に形成されたチャネル層１０２と、チャネル層１０１上
に形成されたソースおよびドレインのオーム性電極１０
３，１０４と、これらのオーム性電極１０３，１０４の
間に形成されたショットキー接合からなるゲート電極１
０５とを備えている。オーム性電極１０３，１０４の間
のチャネル層１０２上には絶縁膜１０６ａ，１０６ｂ形
成され、さらにこれらの全体を覆うようにしてパッシベ
ーション膜１０８が形成されている。
【０００４】
【発明が解決しようとする課題】このような構造の従来
のＭＥＳＦＥＴでは、チャネル層１０２およびＧａＡｓ
基板１０１に対して絶縁膜１０６ａ，１０６ｂの応力が
働く結果、ゲート電極１０５と絶縁膜１０６ａ，１０６
ｂとの境界面近傍におけるチャネル層１０２およびＧａ
Ａｓ基板１０１にピエゾ効果による分極によって過剰キ
ャリア（以下、ピエゾ電荷という。）が発生する。この
ため、このピエゾ電荷が本来のＦＥＴチャネルのキャリ
アに加わることにより、しきい値電圧Ｖthの変動が生
じ、絶縁膜１０７，１０８の応力の大きさによってはし
きい値電圧Ｖthにばらつきが生ずる結果、ＦＥＴパラメ
ータの制御性が悪化する。例えば、図６に示したよう
に、ゲート長Ｌg が１μｍよりも大きい場合にはしきい
値電圧Ｖthにばらつきはほとんど生じないが、１μｍよ
りも小さい場合には、絶縁膜１０６ａ，１０６ｂの応力
が引張応力（Ａ）か圧縮応力（Ｂ）かによってしきい値
電圧Ｖthが大きく変動することとなる。この図６では、
ＧａＡｓＭＥＳＦＥＴにおいて、ゲート方位（ゲート電
極１０５の長手方向）がＧａＡｓ結晶の〈１０１〉方向
に配置された場合を示しているが、しきい値電圧Ｖthの
変化の方向は、このゲート方位によって変化することか
ら、この点もしきい値電圧Ｖthのばらつきの要因とな
る。
のＭＥＳＦＥＴでは、チャネル層１０２およびＧａＡｓ
基板１０１に対して絶縁膜１０６ａ，１０６ｂの応力が
働く結果、ゲート電極１０５と絶縁膜１０６ａ，１０６
ｂとの境界面近傍におけるチャネル層１０２およびＧａ
Ａｓ基板１０１にピエゾ効果による分極によって過剰キ
ャリア（以下、ピエゾ電荷という。）が発生する。この
ため、このピエゾ電荷が本来のＦＥＴチャネルのキャリ
アに加わることにより、しきい値電圧Ｖthの変動が生
じ、絶縁膜１０７，１０８の応力の大きさによってはし
きい値電圧Ｖthにばらつきが生ずる結果、ＦＥＴパラメ
ータの制御性が悪化する。例えば、図６に示したよう
に、ゲート長Ｌg が１μｍよりも大きい場合にはしきい
値電圧Ｖthにばらつきはほとんど生じないが、１μｍよ
りも小さい場合には、絶縁膜１０６ａ，１０６ｂの応力
が引張応力（Ａ）か圧縮応力（Ｂ）かによってしきい値
電圧Ｖthが大きく変動することとなる。この図６では、
ＧａＡｓＭＥＳＦＥＴにおいて、ゲート方位（ゲート電
極１０５の長手方向）がＧａＡｓ結晶の〈１０１〉方向
に配置された場合を示しているが、しきい値電圧Ｖthの
変化の方向は、このゲート方位によって変化することか
ら、この点もしきい値電圧Ｖthのばらつきの要因とな
る。
【０００５】また、このピエゾ電荷の分布は、基板深さ
方向に大きく分布することがあり、その場合、このピエ
ゾ電荷をも加えたチャネル１０９ａ，１０９ｂの深さが
深くなる。この結果、ゲート長Ｌg に対するチャネル深
さｄの比であるアスペクト比が小さくなって、いわゆる
ショートチャネル効果を引き起こし、ＦＥＴの相互コン
ダクタンスｇm の低下等、ＦＥＴ特性の劣化の原因とな
る。これらの現象は、特にゲート長が１μｍ以下のＦＥ
Ｔにおいて顕著となることから、今後、ＦＥＴの高性能
化および微細化を進める上で大きな障害となる。
方向に大きく分布することがあり、その場合、このピエ
ゾ電荷をも加えたチャネル１０９ａ，１０９ｂの深さが
深くなる。この結果、ゲート長Ｌg に対するチャネル深
さｄの比であるアスペクト比が小さくなって、いわゆる
ショートチャネル効果を引き起こし、ＦＥＴの相互コン
ダクタンスｇm の低下等、ＦＥＴ特性の劣化の原因とな
る。これらの現象は、特にゲート長が１μｍ以下のＦＥ
Ｔにおいて顕著となることから、今後、ＦＥＴの高性能
化および微細化を進める上で大きな障害となる。
【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、ゲート電極近傍の絶縁膜がゲート電
極側端部に与える応力を緩和することにより、しきい値
電圧Ｖthのばらつきや制御性を改善し、ショートチャネ
ル効果の発生を防止することができる電界効果トランジ
スタを提供することにある。
ので、その目的は、ゲート電極近傍の絶縁膜がゲート電
極側端部に与える応力を緩和することにより、しきい値
電圧Ｖthのばらつきや制御性を改善し、ショートチャネ
ル効果の発生を防止することができる電界効果トランジ
スタを提供することにある。
【０００７】
【課題を解決するための手段】本発明の電界効果トラン
ジスタは、半導体基板上に形成されたゲート電極、ソー
ス電極およびドレイン電極と、半導体基板上に少なくと
も一部が形成された絶縁膜とを備え、ゲート電極の近傍
における絶縁膜の一部に、周囲よりも膜厚の薄い凹部を
形成したものである。この凹部は、例えばゲート電極の
幅方向の全域または一部に形成する。また、凹部は、ソ
ース電極とゲート電極との間、またはゲート電極とドレ
イン電極との間のうち、少なくとも一方に形成する。特
に、ゲート電極が第１のゲート電極および第２のゲート
電極からなるデュアルゲート型電界効果トランジスタに
おいては、凹部は、ソース電極と第１ゲート電極との
間、第１ゲート電極と第２ゲート電極との間、または第
２ゲート電極とドレイン電極との間のうち、少なくとも
一箇所に形成する。
ジスタは、半導体基板上に形成されたゲート電極、ソー
ス電極およびドレイン電極と、半導体基板上に少なくと
も一部が形成された絶縁膜とを備え、ゲート電極の近傍
における絶縁膜の一部に、周囲よりも膜厚の薄い凹部を
形成したものである。この凹部は、例えばゲート電極の
幅方向の全域または一部に形成する。また、凹部は、ソ
ース電極とゲート電極との間、またはゲート電極とドレ
イン電極との間のうち、少なくとも一方に形成する。特
に、ゲート電極が第１のゲート電極および第２のゲート
電極からなるデュアルゲート型電界効果トランジスタに
おいては、凹部は、ソース電極と第１ゲート電極との
間、第１ゲート電極と第２ゲート電極との間、または第
２ゲート電極とドレイン電極との間のうち、少なくとも
一箇所に形成する。
【０００８】この電界効果トランジスタでは、半導体基
板上に少なくとも一部が形成された絶縁膜に凹部を形成
することにより絶縁膜に生ずる応力を分断できるため、
ゲート電極の端部に加わる応力が緩和される。
板上に少なくとも一部が形成された絶縁膜に凹部を形成
することにより絶縁膜に生ずる応力を分断できるため、
ゲート電極の端部に加わる応力が緩和される。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１０】図１は本発明の一実施の形態に係る電界効
果トランジスタの一例であるＧａＡｓＭＥＳＦＥＴの断
面構造を表し、図２はその平面構造を表すものである。
ここで、図１は図２におけるＸ−Ｘ′に沿った断面構造
を表す。このＭＥＳＦＥＴは、半絶縁性のＧａＡｓ基板
１１と、このＧａＡｓ基板１１上に形成された活性層と
してのチャネル層１２と、チャネル層１１上に形成され
たオーム性電極としてのソース電極１３およびドレイン
電極１４と、これらの両電極間に形成されたショットキ
ー接合からなるゲート電極１５とを備えている。ソース
電極１３とゲート電極１５との間、およびゲート電極と
ドレイン電極１４との間のチャネル層１２上には、絶縁
膜１６ａ，１６ｂが形成されている。
果トランジスタの一例であるＧａＡｓＭＥＳＦＥＴの断
面構造を表し、図２はその平面構造を表すものである。
ここで、図１は図２におけるＸ−Ｘ′に沿った断面構造
を表す。このＭＥＳＦＥＴは、半絶縁性のＧａＡｓ基板
１１と、このＧａＡｓ基板１１上に形成された活性層と
してのチャネル層１２と、チャネル層１１上に形成され
たオーム性電極としてのソース電極１３およびドレイン
電極１４と、これらの両電極間に形成されたショットキ
ー接合からなるゲート電極１５とを備えている。ソース
電極１３とゲート電極１５との間、およびゲート電極と
ドレイン電極１４との間のチャネル層１２上には、絶縁
膜１６ａ，１６ｂが形成されている。
【００１１】絶縁膜１６ａ，１６ｂには、それぞれ、周
囲よりも膜厚の薄い凹部２１ａ，２１ｂが形成されてお
り、これが本発明の特徴をなしている。そして、これら
の全構造を覆うようにしてパッシベーション膜１８が形
成されている。なお、パッシベーション膜１８に代え
て、層間絶縁膜であってもよい。
囲よりも膜厚の薄い凹部２１ａ，２１ｂが形成されてお
り、これが本発明の特徴をなしている。そして、これら
の全構造を覆うようにしてパッシベーション膜１８が形
成されている。なお、パッシベーション膜１８に代え
て、層間絶縁膜であってもよい。
【００１２】チャネル層１２はｎ型ＧａＡｓ薄層からな
り、例えば１００ｎｍ程度の厚さに形成される。ソース
電極１３およびドレイン電極１４は例えばＡｕＧｅ／Ｎ
ｉからなり、２００ｎｍ程度の厚さに形成される。ゲー
ト電極は例えばＡｌ，Ｔｉ／Ｐｔ／Ａｕ，ＷＳｉ等から
なり、そのゲート長Ｌg は１μｍ以下、厚さは５００ｎ
ｍ程度の厚さに形成される。また、ゲート電極１５とソ
ース電極１３との間、およびゲート電極１５とドレイン
電極１４との間の距離は、例えば３μｍ程度に形成され
る。また、絶縁膜１６ａ，１６ｂの凹部２１ａ，２１ｂ
は、幅が例えば０．５〜１．０μｍ、深さが例えば３０
０ｎｍ程度に形成される。なお、凹部２１ａ，２１ｂの
深さは絶縁膜１６ａ，１６ｂの厚さによるもので、深い
ほど良いが、信頼性上残りの膜厚が１００ｎｍ以上とな
るように設定することが望ましい。
り、例えば１００ｎｍ程度の厚さに形成される。ソース
電極１３およびドレイン電極１４は例えばＡｕＧｅ／Ｎ
ｉからなり、２００ｎｍ程度の厚さに形成される。ゲー
ト電極は例えばＡｌ，Ｔｉ／Ｐｔ／Ａｕ，ＷＳｉ等から
なり、そのゲート長Ｌg は１μｍ以下、厚さは５００ｎ
ｍ程度の厚さに形成される。また、ゲート電極１５とソ
ース電極１３との間、およびゲート電極１５とドレイン
電極１４との間の距離は、例えば３μｍ程度に形成され
る。また、絶縁膜１６ａ，１６ｂの凹部２１ａ，２１ｂ
は、幅が例えば０．５〜１．０μｍ、深さが例えば３０
０ｎｍ程度に形成される。なお、凹部２１ａ，２１ｂの
深さは絶縁膜１６ａ，１６ｂの厚さによるもので、深い
ほど良いが、信頼性上残りの膜厚が１００ｎｍ以上とな
るように設定することが望ましい。
【００１３】このＭＥＳＦＥＴでは、ゲート電極１５に
印加した電圧によりゲート電極１５下に生ずる空乏層の
厚みを変化させ、これによりチャネル層１２の実質的な
厚みを変化させてソース電極１３とドレイン電極１４と
の間の抵抗を変化させ、ドレイン電流を制御することが
できるようになっている。より具体的には、ゲート電極
１５に正の電圧を印加すると、ゲート電極１５下の空乏
層は縮んでドレイン電流は増加し、逆に負の電圧を印加
すると、ゲート電極１５下の空乏層が伸びてドレイン電
流は減少する。
印加した電圧によりゲート電極１５下に生ずる空乏層の
厚みを変化させ、これによりチャネル層１２の実質的な
厚みを変化させてソース電極１３とドレイン電極１４と
の間の抵抗を変化させ、ドレイン電流を制御することが
できるようになっている。より具体的には、ゲート電極
１５に正の電圧を印加すると、ゲート電極１５下の空乏
層は縮んでドレイン電流は増加し、逆に負の電圧を印加
すると、ゲート電極１５下の空乏層が伸びてドレイン電
流は減少する。
【００１４】次に、以上のような構成のＭＥＳＦＥＴの
作用を説明する。
作用を説明する。
【００１５】ゲート電極１５の端部に加わる絶縁膜１６
ａ，１６ｂの応力は、絶縁膜１６ａ，１６ｂの膜厚に比
例するので、デバイスの構造上あるいは信頼性上の制約
から絶縁膜１６ａ，１６ｂ全体の膜厚を薄くできない場
合には、相当大きな応力がゲート電極１５の両端部に加
わる。しかし、図１に示したように、絶縁膜１６ａ，１
６ｂに凹部２１ａ，２１ｂを設けることにより、この凹
部２１ａ，２１ｂにおいて応力の大部分が分断され、ゲ
ート電極１５の端部に加わる応力を小さくすることがで
きる。この凹部２１ａ，２１ｂの形成位置をゲート電極
１５に近くする程、応力分断効果は大きくなる。したが
って、構造上あるいはプロセス上許容される範囲で、ゲ
ート電極１５に近い位置に凹部２１ａ，２１ｂを形成す
ることが望ましい。また、凹部２１ａ，２１ｂの幅は、
例示した値には限定されず、絶縁膜１６ａ，１６ｂの応
力を分断できる限りにおいて十分小さい値とすることが
できる。
ａ，１６ｂの応力は、絶縁膜１６ａ，１６ｂの膜厚に比
例するので、デバイスの構造上あるいは信頼性上の制約
から絶縁膜１６ａ，１６ｂ全体の膜厚を薄くできない場
合には、相当大きな応力がゲート電極１５の両端部に加
わる。しかし、図１に示したように、絶縁膜１６ａ，１
６ｂに凹部２１ａ，２１ｂを設けることにより、この凹
部２１ａ，２１ｂにおいて応力の大部分が分断され、ゲ
ート電極１５の端部に加わる応力を小さくすることがで
きる。この凹部２１ａ，２１ｂの形成位置をゲート電極
１５に近くする程、応力分断効果は大きくなる。したが
って、構造上あるいはプロセス上許容される範囲で、ゲ
ート電極１５に近い位置に凹部２１ａ，２１ｂを形成す
ることが望ましい。また、凹部２１ａ，２１ｂの幅は、
例示した値には限定されず、絶縁膜１６ａ，１６ｂの応
力を分断できる限りにおいて十分小さい値とすることが
できる。
【００１６】このように、本実施の形態では、絶縁膜１
６ａ，１６ｂの膜厚が厚く、大きい応力が発生し得る場
合においても、凹部２１ａ，２１ｂの存在によってその
応力が分断され、ゲート電極１５に加わる応力を緩和で
きるので、ゲート電極１５の端部近傍のチャネル層１２
およびＧａＡｓ基板１１に過剰なピエゾ電荷が生ずるこ
とを防止できる。これにより、しきい値電圧Ｖthのばら
つきや制御性を改善し、ショートチャネル効果の発生を
防止することができる。
６ａ，１６ｂの膜厚が厚く、大きい応力が発生し得る場
合においても、凹部２１ａ，２１ｂの存在によってその
応力が分断され、ゲート電極１５に加わる応力を緩和で
きるので、ゲート電極１５の端部近傍のチャネル層１２
およびＧａＡｓ基板１１に過剰なピエゾ電荷が生ずるこ
とを防止できる。これにより、しきい値電圧Ｖthのばら
つきや制御性を改善し、ショートチャネル効果の発生を
防止することができる。
【００１７】次に、本発明の他の実施の形態を説明す
る。
る。
【００１８】図３は本発明の他の実施の形態に係る電界
効果トランジスタであるＧａＡｓＭＥＳＦＥＴの断面構
造を表すものである。この図で、図１と同一要素には同
一の符号を付す。このＧａＡｓＭＥＳＦＥＴは、ソース
電極１３とドレイン電極１４との間のチャネル層１２上
に２つのゲート電極１５ａ，１５ｂを形成したデュアル
ゲート型のＧａＡｓＭＥＳＦＥＴであり、例えば利得制
御機能付加ＦＥＴや変換利得の得られるミクサ用素子等
として用いられるものである。このＦＥＴでは、ソース
電極１３とゲート電極１５ａとの間の凹部２１ａ、およ
びゲート電極１５ｂとドレイン電極１４との間の凹部２
１ｂのほかに、ゲート電極１５ａとゲート電極１５ｂと
の間に絶縁膜１６ｃが形成され、この絶縁膜１６ｃに凹
部２１ｃが形成されている。その他の構造は図１の場合
と同様である。
効果トランジスタであるＧａＡｓＭＥＳＦＥＴの断面構
造を表すものである。この図で、図１と同一要素には同
一の符号を付す。このＧａＡｓＭＥＳＦＥＴは、ソース
電極１３とドレイン電極１４との間のチャネル層１２上
に２つのゲート電極１５ａ，１５ｂを形成したデュアル
ゲート型のＧａＡｓＭＥＳＦＥＴであり、例えば利得制
御機能付加ＦＥＴや変換利得の得られるミクサ用素子等
として用いられるものである。このＦＥＴでは、ソース
電極１３とゲート電極１５ａとの間の凹部２１ａ、およ
びゲート電極１５ｂとドレイン電極１４との間の凹部２
１ｂのほかに、ゲート電極１５ａとゲート電極１５ｂと
の間に絶縁膜１６ｃが形成され、この絶縁膜１６ｃに凹
部２１ｃが形成されている。その他の構造は図１の場合
と同様である。
【００１９】このような構造のデュアルゲート型ＧａＡ
ｓＭＥＳＦＥＴでは、絶縁膜１６ｃの応力が凹部２１ｃ
によって分断されるため、ゲート電極１５ａの右端部お
よびゲート電極１５ｂの左端部に加わる応力が低減され
る。このため、ゲート電極１５ａ，１５ｂの各両端部近
傍のチャネル層１２およびＧａＡｓ基板１１に過剰なピ
エゾ電荷が生ずることを防止できる。
ｓＭＥＳＦＥＴでは、絶縁膜１６ｃの応力が凹部２１ｃ
によって分断されるため、ゲート電極１５ａの右端部お
よびゲート電極１５ｂの左端部に加わる応力が低減され
る。このため、ゲート電極１５ａ，１５ｂの各両端部近
傍のチャネル層１２およびＧａＡｓ基板１１に過剰なピ
エゾ電荷が生ずることを防止できる。
【００２０】なお、図３では、ゲート電極１５ａ，１５
ｂ間に１つの凹部２１ｃを形成するようにしているが、
これに限定されず、ここに２以上の凹部を形成するよう
にしてもよい。
ｂ間に１つの凹部２１ｃを形成するようにしているが、
これに限定されず、ここに２以上の凹部を形成するよう
にしてもよい。
【００２１】以上、いくつかの実施の形態を挙げて本発
明を説明したが、本発明はこれらの実施の形態に限定さ
れるものではなく、その均等の範囲で種々変形可能であ
る。例えば、上記の各実施の形態では、絶縁膜１６ａ，
１６ｂ（図３ではさらに絶縁膜１６ｃ）のすべてに凹部
を設けているが、これに限定されるものではなく、応力
がＦＥＴ特性に悪影響を与える大きさを考慮して、必要
な部分にのみ凹部を形成するようにしてもよい。例え
ば、ショートチャネル効果に影響を与えるのは主として
ゲート電極のドレイン側端部であると考えられるので、
図１，図３における凹部２１ｂのみを設けるようにして
もよい。
明を説明したが、本発明はこれらの実施の形態に限定さ
れるものではなく、その均等の範囲で種々変形可能であ
る。例えば、上記の各実施の形態では、絶縁膜１６ａ，
１６ｂ（図３ではさらに絶縁膜１６ｃ）のすべてに凹部
を設けているが、これに限定されるものではなく、応力
がＦＥＴ特性に悪影響を与える大きさを考慮して、必要
な部分にのみ凹部を形成するようにしてもよい。例え
ば、ショートチャネル効果に影響を与えるのは主として
ゲート電極のドレイン側端部であると考えられるので、
図１，図３における凹部２１ｂのみを設けるようにして
もよい。
【００２２】また、上記の各実施の形態では、凹部２１
ａ，２１ｂ（図３ではさらに凹部２１ｃ）の底部に絶縁
膜を残すようにしているが、通常はこの上にパッシベー
ション膜１８や層間絶縁膜が形成されるので、信頼性上
問題がなければ、凹部の底部に絶縁膜を残さず凹部が基
板（チャネル層１２）にまで達するようにしてもよい。
ａ，２１ｂ（図３ではさらに凹部２１ｃ）の底部に絶縁
膜を残すようにしているが、通常はこの上にパッシベー
ション膜１８や層間絶縁膜が形成されるので、信頼性上
問題がなければ、凹部の底部に絶縁膜を残さず凹部が基
板（チャネル層１２）にまで達するようにしてもよい。
【００２３】さらに、図４に示したように、パッシベー
ション膜１８（または層間絶縁膜）を形成した後に、こ
のパッシベーション膜１８を貫通するようにして凹部２
１ａ，２１ｂを形成するようにしてもよい。
ション膜１８（または層間絶縁膜）を形成した後に、こ
のパッシベーション膜１８を貫通するようにして凹部２
１ａ，２１ｂを形成するようにしてもよい。
【００２４】以上の実施の形態では、電界効果トランジ
スタとしてＧａＡｓＭＥＳＦＥＴを例に説明したが、そ
のほか、Ｊ−ＦＥＴ（接合型ＦＥＴ）やＭＯＳＦＥＴ(M
etalOxide Semiconductor FET) にも適用できることも
いうまでもない。また、本発明の効果は、ピエゾ効果に
よって分極を生ずる材料（ＧａＡｓ等）で半導体基板が
形成されている限り、十分期待できる。
スタとしてＧａＡｓＭＥＳＦＥＴを例に説明したが、そ
のほか、Ｊ−ＦＥＴ（接合型ＦＥＴ）やＭＯＳＦＥＴ(M
etalOxide Semiconductor FET) にも適用できることも
いうまでもない。また、本発明の効果は、ピエゾ効果に
よって分極を生ずる材料（ＧａＡｓ等）で半導体基板が
形成されている限り、十分期待できる。
【００２５】
【発明の効果】以上説明したように本発明の電界効果ト
ランジスタによれば、半導体基板上に少なくとも一部が
形成された絶縁膜に凹部を形成することにより絶縁膜に
生ずる応力を分断するようにしたので、ゲート電極の端
部に加わる応力を緩和することができる。このためゲー
ト電極の端部近傍の半導体基板に過剰なピエゾ電荷が生
ずることを防止でき、しきい値電圧Ｖthのばらつきや制
御性を改善し、ショートチャネル効果の発生を防止する
ことができるという効果がある。
ランジスタによれば、半導体基板上に少なくとも一部が
形成された絶縁膜に凹部を形成することにより絶縁膜に
生ずる応力を分断するようにしたので、ゲート電極の端
部に加わる応力を緩和することができる。このためゲー
ト電極の端部近傍の半導体基板に過剰なピエゾ電荷が生
ずることを防止でき、しきい値電圧Ｖthのばらつきや制
御性を改善し、ショートチャネル効果の発生を防止する
ことができるという効果がある。
【図１】本発明の一実施の形態に係る電界効果トランジ
スタの構造を表す断面図である。
スタの構造を表す断面図である。
【図２】図１の電界効果トランジスタの平面構成を表す
平面図である。
平面図である。
【図３】本発明の他の実施の形態に係る電界効果トラン
ジスタの構造を表す断面図である。
ジスタの構造を表す断面図である。
【図４】本発明のさらに他の実施の形態に係る電界効果
トランジスタの構造を表す断面図である。
トランジスタの構造を表す断面図である。
【図５】従来の電界効果トランジスタの構造を表す断面
図である。
図である。
【図６】ゲート長としきい値電圧との関係を表す図であ
る。
る。
１１…ＧａＡｓ基板、１２…チャネル層、１３…ソース
電極、１４…ドレイン電極、１５、１５ａ，１５ｂ…ゲ
ート電極、１６ａ，１６ｂ，１６ｃ…絶縁膜、１８…パ
ッシベーション膜、２１ａ，２１ｂ，２１ｃ…凹部
電極、１４…ドレイン電極、１５、１５ａ，１５ｂ…ゲ
ート電極、１６ａ，１６ｂ，１６ｃ…絶縁膜、１８…パ
ッシベーション膜、２１ａ，２１ｂ，２１ｃ…凹部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/80
Claims (4)
- 【請求項１】 半導体基板上に形成されたゲート電極、
ソース電極およびドレイン電極と、前記半導体基板上に
少なくとも一部が形成された絶縁膜とを備え、 前記ゲート電極の近傍における前記絶縁膜の一部に、周
囲よりも膜厚の薄い凹部を形成したことを特徴とする電
界効果トランジスタ。 - 【請求項２】 前記絶縁膜における凹部は、前記ゲート
電極の幅方向の全域または一部に形成されていることを
特徴とする請求項１記載の電界効果トランジスタ。 - 【請求項３】 前記絶縁膜における凹部は、前記ソース
電極とゲート電極との間、または前記ゲート電極とドレ
イン電極との間のうち、少なくとも一方に形成されてい
ることを特徴とする請求項１記載の電界効果トランジス
タ。 - 【請求項４】 前記ゲート電極が第１および第２のゲー
ト電極からなるデュアルゲート型電界効果トランジスタ
において、 前記絶縁膜における凹部は、前記ソース電極と第１ゲー
ト電極との間、第１ゲート電極と第２ゲート電極との
間、または前記第２ゲート電極とドレイン電極との間の
うち、少なくとも一箇所に形成されていることを特徴と
する請求項１記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26253996A JPH1092847A (ja) | 1996-09-11 | 1996-09-11 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26253996A JPH1092847A (ja) | 1996-09-11 | 1996-09-11 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092847A true JPH1092847A (ja) | 1998-04-10 |
Family
ID=17377221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26253996A Pending JPH1092847A (ja) | 1996-09-11 | 1996-09-11 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1092847A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7755112B2 (en) | 2006-07-12 | 2010-07-13 | Kabushiki Kaisha Toshiba | Field effect transistor with air bridge |
| US7763914B2 (en) | 2006-07-12 | 2010-07-27 | Kabushiki Kaisha Toshiba | Semiconductor device for high frequency |
| JP2015060861A (ja) * | 2013-09-17 | 2015-03-30 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
-
1996
- 1996-09-11 JP JP26253996A patent/JPH1092847A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7755112B2 (en) | 2006-07-12 | 2010-07-13 | Kabushiki Kaisha Toshiba | Field effect transistor with air bridge |
| US7763914B2 (en) | 2006-07-12 | 2010-07-27 | Kabushiki Kaisha Toshiba | Semiconductor device for high frequency |
| JP2015060861A (ja) * | 2013-09-17 | 2015-03-30 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
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