JP3123589B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタに関する。
スタに関する。
【０００２】
【従来の技術】一般に、電界効果トランジスタには、半
導体・保護膜界面に存在する表面準位の影響によって、
ゲート電圧の正側でのドレイン電流の増加が妨げられる
現象、いわゆるドレイン電流の上づまりが存在する。こ
のドレイン電流の上づまりは、電界効果トランジスタを
高出力素子として利用する際に、大信号動作時の出力と
利得の低下を招くという欠点がある。
導体・保護膜界面に存在する表面準位の影響によって、
ゲート電圧の正側でのドレイン電流の増加が妨げられる
現象、いわゆるドレイン電流の上づまりが存在する。こ
のドレイン電流の上づまりは、電界効果トランジスタを
高出力素子として利用する際に、大信号動作時の出力と
利得の低下を招くという欠点がある。
【０００３】従来、このような欠点を解消した電界効果
トランジスタとして図５に示すようなものがある。この
電界効果トランジスタは、ＧａＡｓ基板５１上に、Ａｌ
ＧａＡｓバッファ層５２、ＩｎＧａＡｓチャネル層５
３、ＡｌＧａＡｓスペーサ層５４、ＡｌＧａＡｓ供給層
５５、及びアンドープＡｌＧａＡｓ層５６が順次、積層
され、さらに、ＧａＡｓキャップ層５７と、その上のソ
ース電極５８及びドレイン電極５９と、アンドープＡｌ
ＧａＡｓ層５６を露出させたリセス６０内で、アンドー
プＡｌＧａＡｓ層５６内に一部埋め込まれたゲート電極
６１を有している。
トランジスタとして図５に示すようなものがある。この
電界効果トランジスタは、ＧａＡｓ基板５１上に、Ａｌ
ＧａＡｓバッファ層５２、ＩｎＧａＡｓチャネル層５
３、ＡｌＧａＡｓスペーサ層５４、ＡｌＧａＡｓ供給層
５５、及びアンドープＡｌＧａＡｓ層５６が順次、積層
され、さらに、ＧａＡｓキャップ層５７と、その上のソ
ース電極５８及びドレイン電極５９と、アンドープＡｌ
ＧａＡｓ層５６を露出させたリセス６０内で、アンドー
プＡｌＧａＡｓ層５６内に一部埋め込まれたゲート電極
６１を有している。
【０００４】この構造によれば、ゲート電極６１がアン
ドープＡｌＧａＡｓ層５６中に埋め込まれているため
に、界面準位の影響を回避することができ、ドレイン電
流の上づまりを解消することができる。
ドープＡｌＧａＡｓ層５６中に埋め込まれているため
に、界面準位の影響を回避することができ、ドレイン電
流の上づまりを解消することができる。
【０００５】
【発明が解決しようとする課題】従来の電界効果トラン
ジスタでは、ゲート電極６１がアンドープＡｌＧａＡｓ
層５６中に埋め込まれているため、通常の電界効果トラ
ンジスタよりもゲート電極のドレイン側の角に電界が集
中するため、ゲート耐圧が低いという問題点がある。
ジスタでは、ゲート電極６１がアンドープＡｌＧａＡｓ
層５６中に埋め込まれているため、通常の電界効果トラ
ンジスタよりもゲート電極のドレイン側の角に電界が集
中するため、ゲート耐圧が低いという問題点がある。
【０００６】本発明は、ドレイン電流の上づまりがな
く、しかもゲート耐圧が高い電界効果トランジスタを提
供することを目的とする。
く、しかもゲート耐圧が高い電界効果トランジスタを提
供することを目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、ゲート
電極とドレイン電極とを有し、前記ゲート電極がリセス
内に露出する化合物半導体層に部分的に埋め込まれた電
界効果トランジスタにおいて、前記ゲート電極の断面形
状を、前記化合物半導体層に埋め込まれた部分のゲート
長さ方向の長さが、深さ方向に進む程小さくなるよう
に、前記ドレイン電極側に傾きを設けた台形状としたこ
とを特徴とする電界効果トランジスタが得られる。
電極とドレイン電極とを有し、前記ゲート電極がリセス
内に露出する化合物半導体層に部分的に埋め込まれた電
界効果トランジスタにおいて、前記ゲート電極の断面形
状を、前記化合物半導体層に埋め込まれた部分のゲート
長さ方向の長さが、深さ方向に進む程小さくなるよう
に、前記ドレイン電極側に傾きを設けた台形状としたこ
とを特徴とする電界効果トランジスタが得られる。
【０００８】また、本発明によれば、ゲート電極とドレ
イン電極とを有し、前記ゲート電極がリセス内に露出す
る化合物半導体層に埋め込まれた電界効果トランジスタ
において、前記ゲート電極の、上面から前記ドレイン電
極側の側面を覆い、前記化合物半導体層に達する電界緩
和電極を設けることにより、事実上前記ゲート電極の形
状を当該ゲート電極の前記ドレイン電極側に生じる電界
の集中を防ぐ形状としたことを特徴とする電界効果トラ
ンジスタが得られる。
イン電極とを有し、前記ゲート電極がリセス内に露出す
る化合物半導体層に埋め込まれた電界効果トランジスタ
において、前記ゲート電極の、上面から前記ドレイン電
極側の側面を覆い、前記化合物半導体層に達する電界緩
和電極を設けることにより、事実上前記ゲート電極の形
状を当該ゲート電極の前記ドレイン電極側に生じる電界
の集中を防ぐ形状としたことを特徴とする電界効果トラ
ンジスタが得られる。
【０００９】さらに、本発明によれば、ＧａＡｓ基板上
に、ＡｌＧａＡｓバッファ層、ＩｎＧａＡｓチャネル
層、ＡｌＧａＡｓスペーサ層、ＡｌＧａＡｓ供給層、ア
ンドープＡｌＧａＡｓ層、及びＧａＡｓキャップ層を順
次積層し、前記ＧａＡｓキャップ層を部分的に除去する
ことにより前記アンドープＡｌＧａＡｓ層を露出させて
第１のリセスを形成するとともに、前記第１のリセスを
挟むように前記ＧａＡｓキャップ層の上にソース電極と
ドレイン電極とを形成し、かつゲート電極を第１のリセ
ス内で一部が前記アンドープＡｌＧａＡｓ層に埋め込ま
れるように形成した電界効果トランジスタにおいて、前
記第１のリセス内に露出する前記アンドープＡｌＧａＡ
ｓ層にさらに第２のリセスを形成し、前記ゲート電極
が、前記第２のリセスの側面であって前記ソース側の側
面に接するとともに前記ドレイン側の側面から離れて形
成されていることを特徴とする電界効果トランジスタが
得られる。
に、ＡｌＧａＡｓバッファ層、ＩｎＧａＡｓチャネル
層、ＡｌＧａＡｓスペーサ層、ＡｌＧａＡｓ供給層、ア
ンドープＡｌＧａＡｓ層、及びＧａＡｓキャップ層を順
次積層し、前記ＧａＡｓキャップ層を部分的に除去する
ことにより前記アンドープＡｌＧａＡｓ層を露出させて
第１のリセスを形成するとともに、前記第１のリセスを
挟むように前記ＧａＡｓキャップ層の上にソース電極と
ドレイン電極とを形成し、かつゲート電極を第１のリセ
ス内で一部が前記アンドープＡｌＧａＡｓ層に埋め込ま
れるように形成した電界効果トランジスタにおいて、前
記第１のリセス内に露出する前記アンドープＡｌＧａＡ
ｓ層にさらに第２のリセスを形成し、前記ゲート電極
が、前記第２のリセスの側面であって前記ソース側の側
面に接するとともに前記ドレイン側の側面から離れて形
成されていることを特徴とする電界効果トランジスタが
得られる。
【００１０】さらにまた、本発明によれば、ＧａＡｓ基
板上に、ＡｌＧａＡｓバッファ層、ＩｎＧａＡｓチャネ
ル層、ＡｌＧａＡｓスペーサ層、ＡｌＧａＡｓ供給層、
アンドープＡｌＧａＡｓ層、及びＧａＡｓキャップ層を
順次積層し、前記ＧａＡｓキャップ層を部分的に除去す
ることにより前記アンドープＡｌＧａＡｓ層を露出させ
て第１のリセスを形成するとともに、前記第１のリセス
を挟むように前記ＧａＡｓキャップ層の上にソース電極
とドレイン電極とを形成し、かつゲート電極を第１のリ
セス内で一部が前記アンドープＡｌＧａＡｓ層に埋め込
まれるように形成した電界効果トランジスタにおいて、
前記アンドープＡｌＧａＡｓ層を下層と上層の２層に分
け、前記第１のリセス内に露出する前記アンドープＡｌ
ＧａＡｓ層の上層の一部を除去して下層を露出させるこ
とにより第２のリセスを形成し、前記ゲート電極が、前
記第２のリセスの側面であって前記ソース側の側面に接
するとともに前記ドレイン側の側面から離れて形成され
ていることを特徴とする電界効果トランジスタが得られ
る。
板上に、ＡｌＧａＡｓバッファ層、ＩｎＧａＡｓチャネ
ル層、ＡｌＧａＡｓスペーサ層、ＡｌＧａＡｓ供給層、
アンドープＡｌＧａＡｓ層、及びＧａＡｓキャップ層を
順次積層し、前記ＧａＡｓキャップ層を部分的に除去す
ることにより前記アンドープＡｌＧａＡｓ層を露出させ
て第１のリセスを形成するとともに、前記第１のリセス
を挟むように前記ＧａＡｓキャップ層の上にソース電極
とドレイン電極とを形成し、かつゲート電極を第１のリ
セス内で一部が前記アンドープＡｌＧａＡｓ層に埋め込
まれるように形成した電界効果トランジスタにおいて、
前記アンドープＡｌＧａＡｓ層を下層と上層の２層に分
け、前記第１のリセス内に露出する前記アンドープＡｌ
ＧａＡｓ層の上層の一部を除去して下層を露出させるこ
とにより第２のリセスを形成し、前記ゲート電極が、前
記第２のリセスの側面であって前記ソース側の側面に接
するとともに前記ドレイン側の側面から離れて形成され
ていることを特徴とする電界効果トランジスタが得られ
る。
【００１１】
【作用】ゲート電極のソース側は半導体中に埋め込まれ
ているため、ドレイン電流の上づまりがなく、かつゲー
ト電極のドレイン側を電界強度が緩和される構造とした
ため、高いゲート電圧を有する電界効果トランジスタを
得ることができる。
ているため、ドレイン電流の上づまりがなく、かつゲー
ト電極のドレイン側を電界強度が緩和される構造とした
ため、高いゲート電圧を有する電界効果トランジスタを
得ることができる。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１に本発明の第１の実施
形態を有する電界効果トランジスタを示す。図１におい
て、従来と同一のものには同一番号を付してある。
施の形態について説明する。図１に本発明の第１の実施
形態を有する電界効果トランジスタを示す。図１におい
て、従来と同一のものには同一番号を付してある。
【００１３】図１の電界効果トランジスタは、ＧａＡｓ
基板５１上に厚さ５００nmのＡｌＧａＡｓバッファ層５
２、厚さ１３nmのＩｎＧａＡｓチャネル層５３、厚さ
１．５nmのＡｌＧａＡｓスペーサ層５４、４×１０18cm
-3にＳｉドーピングした厚さ８０nmのＡｌＧａＡｓ供給
層５５、厚さ２５nmのアンドープＡｌＧａＡｓ層５６、
及び３×１０18cm-3にＳｉドーピングした厚さ８０nmの
ＧａＡｓキャップ層５７を有している。また、ＧａＡｓ
キャップ層５７の上には、ＡｕＧｅ・Ｎｉを蒸着した
後、４５０℃にてアロイして形成したソース電極５８及
びドレイン電極５９を有している。さらに、この電界効
果トランジスタは、ウェットエッチングによってアンド
ープＡｌＧａＡｓ層５６が露出するように幅３μｍのリ
セス６０が形成されており、リセス６０内では、Ｔｉ・
Ａｌを蒸着して形成した０．５μｍ長のゲート電極１１
が露出したアンドープＡｌＧａＡｓ層５６に埋め込まれ
ている。
基板５１上に厚さ５００nmのＡｌＧａＡｓバッファ層５
２、厚さ１３nmのＩｎＧａＡｓチャネル層５３、厚さ
１．５nmのＡｌＧａＡｓスペーサ層５４、４×１０18cm
-3にＳｉドーピングした厚さ８０nmのＡｌＧａＡｓ供給
層５５、厚さ２５nmのアンドープＡｌＧａＡｓ層５６、
及び３×１０18cm-3にＳｉドーピングした厚さ８０nmの
ＧａＡｓキャップ層５７を有している。また、ＧａＡｓ
キャップ層５７の上には、ＡｕＧｅ・Ｎｉを蒸着した
後、４５０℃にてアロイして形成したソース電極５８及
びドレイン電極５９を有している。さらに、この電界効
果トランジスタは、ウェットエッチングによってアンド
ープＡｌＧａＡｓ層５６が露出するように幅３μｍのリ
セス６０が形成されており、リセス６０内では、Ｔｉ・
Ａｌを蒸着して形成した０．５μｍ長のゲート電極１１
が露出したアンドープＡｌＧａＡｓ層５６に埋め込まれ
ている。
【００１４】ここで、ゲート電極１１は、アンドープＡ
ｌＧａＡｓ層５６に埋め込まれた部分が、深さ方向に進
むほどゲート長方向の長さを小さくするように、そのド
レイン電極側に傾きを有している。つまり、ゲート電極
１１の断面形状は、図１に示すような五角形となってい
る。
ｌＧａＡｓ層５６に埋め込まれた部分が、深さ方向に進
むほどゲート長方向の長さを小さくするように、そのド
レイン電極側に傾きを有している。つまり、ゲート電極
１１の断面形状は、図１に示すような五角形となってい
る。
【００１５】上記のような構造を有するヘテロ接合電界
効果トランジスタは、ゲート耐圧が約２０Ｖとなり、従
来のヘテロ接合電界効果トランジスタに比べ、およそ８
Ｖの耐圧向上を実現することができた。なお、このと
き、ドレインＩ−Ｖ特性は、従来のものと同等の特性が
得られた。
効果トランジスタは、ゲート耐圧が約２０Ｖとなり、従
来のヘテロ接合電界効果トランジスタに比べ、およそ８
Ｖの耐圧向上を実現することができた。なお、このと
き、ドレインＩ−Ｖ特性は、従来のものと同等の特性が
得られた。
【００１６】次に図２を参照して、本発明の第２の実施
形態について説明する。図２の電界効果トランジスタ
は、ＧａＡｓ基板５１上に厚さ５００nmのＡｌＧａＡｓ
バッファ層５２、厚さ１３nmのＩｎＧａＡｓチャネル層
５３、厚さ１．５nmのＡｌＧａＡｓスペーサ層５４、４
×１０18cm-3にＳｉドーピングした厚さ８０nmのＡｌＧ
ａＡｓ供給層５５、厚さ２５nmのアンドープＡｌＧａＡ
ｓ層５６、及び３×１０18cm-3にＳｉドーピングした厚
さ８０nmのＧａＡｓキャップ層５７を有している。ま
た、ＧａＡｓキャップ層５７の上には、ＡｕＧｅ・Ｎｉ
を蒸着した後、４５０℃にてアロイして形成したソース
電極５８及びドレイン電極５９を有している。さらに、
この電界効果トランジスタは、ウェットエッチングによ
ってアンドープＡｌＧａＡｓ層５６が露出するように幅
３μｍのリセス６０が形成されており、リセス６０内で
は、Ｔｉ・Ａｌを蒸着して形成した０．５μｍ長のゲー
ト電極１１が露出したアンドープＡｌＧａＡｓ層５６に
埋め込まれている。そして、このゲート電極６１の上部
及びドレイン電極側側面上には、アンドープＡｌＧａＡ
ｓ層５６に達する、ゲート電極と同時に形成された電界
緩和電極２１が形成されている。
形態について説明する。図２の電界効果トランジスタ
は、ＧａＡｓ基板５１上に厚さ５００nmのＡｌＧａＡｓ
バッファ層５２、厚さ１３nmのＩｎＧａＡｓチャネル層
５３、厚さ１．５nmのＡｌＧａＡｓスペーサ層５４、４
×１０18cm-3にＳｉドーピングした厚さ８０nmのＡｌＧ
ａＡｓ供給層５５、厚さ２５nmのアンドープＡｌＧａＡ
ｓ層５６、及び３×１０18cm-3にＳｉドーピングした厚
さ８０nmのＧａＡｓキャップ層５７を有している。ま
た、ＧａＡｓキャップ層５７の上には、ＡｕＧｅ・Ｎｉ
を蒸着した後、４５０℃にてアロイして形成したソース
電極５８及びドレイン電極５９を有している。さらに、
この電界効果トランジスタは、ウェットエッチングによ
ってアンドープＡｌＧａＡｓ層５６が露出するように幅
３μｍのリセス６０が形成されており、リセス６０内で
は、Ｔｉ・Ａｌを蒸着して形成した０．５μｍ長のゲー
ト電極１１が露出したアンドープＡｌＧａＡｓ層５６に
埋め込まれている。そして、このゲート電極６１の上部
及びドレイン電極側側面上には、アンドープＡｌＧａＡ
ｓ層５６に達する、ゲート電極と同時に形成された電界
緩和電極２１が形成されている。
【００１７】このような構造を有するヘテロ接合電界効
果トランジスタは、ゲート耐圧が約１８Ｖとなり、従来
のヘテロ接合電界効果トランジスタに比べ、およそ６Ｖ
の耐圧向上を実現することができた。なお、このとき、
ドレインＩ−Ｖ特性は、従来のものと同等の特性が得ら
れた。
果トランジスタは、ゲート耐圧が約１８Ｖとなり、従来
のヘテロ接合電界効果トランジスタに比べ、およそ６Ｖ
の耐圧向上を実現することができた。なお、このとき、
ドレインＩ−Ｖ特性は、従来のものと同等の特性が得ら
れた。
【００１８】次に、図３を参照して本発明の第３の実施
形態について説明する。図３の電界効果トランジスタ
は、ＧａＡｓ基板５１上に厚さ５００nmのＡｌＧａＡｓ
バッファ層５２、厚さ１３nmのＩｎＧａＡｓチャネル層
５３、厚さ１．５nmのＡｌＧａＡｓスペーサ層５４、４
×１０18cm-3にＳｉドーピングした厚さ８０nmのＡｌＧ
ａＡｓ供給層５５、厚さ２５nmのアンドープＡｌＧａＡ
ｓ層５６、及び３×１０18cm-3にＳｉドーピングした厚
さ８０nmのＧａＡｓキャップ層５７を有している。ま
た、ＧａＡｓキャップ層５７の上には、ＡｕＧｅ・Ｎｉ
を蒸着した後、４５０℃にてアロイして形成したソース
電極５８及びドレイン電極５９を有している。そして、
この電界効果トランジスタでは、ウエットエッチングに
よって、リセス６０に代わる階段状リセス３１が形成さ
れており、Ｔｉ・Ａｌを蒸着して形成する０．５μｍ長
のゲート電極６１は、階段状リセス３１の深い方のリセ
スに段差部側壁に接触するように形成されている。
形態について説明する。図３の電界効果トランジスタ
は、ＧａＡｓ基板５１上に厚さ５００nmのＡｌＧａＡｓ
バッファ層５２、厚さ１３nmのＩｎＧａＡｓチャネル層
５３、厚さ１．５nmのＡｌＧａＡｓスペーサ層５４、４
×１０18cm-3にＳｉドーピングした厚さ８０nmのＡｌＧ
ａＡｓ供給層５５、厚さ２５nmのアンドープＡｌＧａＡ
ｓ層５６、及び３×１０18cm-3にＳｉドーピングした厚
さ８０nmのＧａＡｓキャップ層５７を有している。ま
た、ＧａＡｓキャップ層５７の上には、ＡｕＧｅ・Ｎｉ
を蒸着した後、４５０℃にてアロイして形成したソース
電極５８及びドレイン電極５９を有している。そして、
この電界効果トランジスタでは、ウエットエッチングに
よって、リセス６０に代わる階段状リセス３１が形成さ
れており、Ｔｉ・Ａｌを蒸着して形成する０．５μｍ長
のゲート電極６１は、階段状リセス３１の深い方のリセ
スに段差部側壁に接触するように形成されている。
【００１９】上記のような構造を有するヘテロ接合電界
効果トランジスタは、ゲート耐圧が約２３Ｖとなり、従
来のヘテロ接合電界効果トランジスタに比べ、およそ１
１Ｖの耐圧向上を実現することができた。なお、このと
き、ドレインＩ−Ｖ特性は、従来のものと同等の特性が
得られた。
効果トランジスタは、ゲート耐圧が約２３Ｖとなり、従
来のヘテロ接合電界効果トランジスタに比べ、およそ１
１Ｖの耐圧向上を実現することができた。なお、このと
き、ドレインＩ−Ｖ特性は、従来のものと同等の特性が
得られた。
【００２０】次に、図４を参照して本発明の第４の実施
形態について説明する。図４の電界効果トランジスタ
は、ＧａＡｓ基板５１上に厚さ５００nmのＡｌＧａＡｓ
バッファ層５２、厚さ１３nmのＩｎＧａＡｓチャネル層
５３、厚さ１．５nmのＡｌＧａＡｓスペーサ層５４、４
×１０18cm-3にＳｉドーピングした厚さ８０nmのＡｌＧ
ａＡｓ供給層５５、厚さ２５nmのアンドープＡｌＧａＡ
ｓ層５６、厚さ１０nmのアンドープＧａＡｓ層４１、及
び３×１０18cm-3にＳｉドーピングした厚さ８０nmのＧ
ａＡｓキャップ層５７を有している。また、ＧａＡｓキ
ャップ層５７の上には、ＡｕＧｅ・Ｎｉを蒸着した後、
４５０℃にてアロイして形成したソース電極５８及びド
レイン電極５９を有している。
形態について説明する。図４の電界効果トランジスタ
は、ＧａＡｓ基板５１上に厚さ５００nmのＡｌＧａＡｓ
バッファ層５２、厚さ１３nmのＩｎＧａＡｓチャネル層
５３、厚さ１．５nmのＡｌＧａＡｓスペーサ層５４、４
×１０18cm-3にＳｉドーピングした厚さ８０nmのＡｌＧ
ａＡｓ供給層５５、厚さ２５nmのアンドープＡｌＧａＡ
ｓ層５６、厚さ１０nmのアンドープＧａＡｓ層４１、及
び３×１０18cm-3にＳｉドーピングした厚さ８０nmのＧ
ａＡｓキャップ層５７を有している。また、ＧａＡｓキ
ャップ層５７の上には、ＡｕＧｅ・Ｎｉを蒸着した後、
４５０℃にてアロイして形成したソース電極５８及びド
レイン電極５９を有している。
【００２１】そして、この電界効果トランジスタでは、
選択エッチングによって、ソース電極側でアンドープＧ
ａＡｓ層４１が露出し、ドレイン電極側でアンドープＡ
ｌＧａＡｓ層５６が露出する階段状リセス４２が形成さ
れており、アンドープＡｌＧａＡｓ層５６の表面上にア
ンドープＧａＡｓ層４１の側面に接するようゲート長
０．５μｍのゲート電極６１が形成されている。
選択エッチングによって、ソース電極側でアンドープＧ
ａＡｓ層４１が露出し、ドレイン電極側でアンドープＡ
ｌＧａＡｓ層５６が露出する階段状リセス４２が形成さ
れており、アンドープＡｌＧａＡｓ層５６の表面上にア
ンドープＧａＡｓ層４１の側面に接するようゲート長
０．５μｍのゲート電極６１が形成されている。
【００２２】上記のような構造を有するヘテロ接合電界
効果トランジスタは、ゲート耐圧が約２２Ｖとなり、従
来のヘテロ接合電界効果トランジスタに比べ、およそ１
０Ｖの耐圧向上を実現することができた。なお、このと
き、ドレインＩ−Ｖ特性は、従来のものと同等の特性が
得られた。
効果トランジスタは、ゲート耐圧が約２２Ｖとなり、従
来のヘテロ接合電界効果トランジスタに比べ、およそ１
０Ｖの耐圧向上を実現することができた。なお、このと
き、ドレインＩ−Ｖ特性は、従来のものと同等の特性が
得られた。
【００２３】なお、上記第１乃至第４の実施の形態で
は、シングルドープ構造のヘテロ接合電界効果トランジ
スタについて説明したが、チャネル層の上下に供給層を
有するダブルドープ構造のヘテロ接合電界効果トランジ
スタ、あるいはチャネル層にドナーをドーピングしたヘ
テロ接合電界効果トランジスタに対しても、本発明は、
適用可能である。さらにまた、ＭＥＳＦＥＴやＭＩＳＦ
ＥＴ等、他の電界口がトランジスタに対しても本発明は
適用できる。
は、シングルドープ構造のヘテロ接合電界効果トランジ
スタについて説明したが、チャネル層の上下に供給層を
有するダブルドープ構造のヘテロ接合電界効果トランジ
スタ、あるいはチャネル層にドナーをドーピングしたヘ
テロ接合電界効果トランジスタに対しても、本発明は、
適用可能である。さらにまた、ＭＥＳＦＥＴやＭＩＳＦ
ＥＴ等、他の電界口がトランジスタに対しても本発明は
適用できる。
【００２４】
【発明の効果】本発明によれば、ゲート電極がリセス内
に露出する化合物半導体層に部分的に埋め込まれた電界
効果トランジスタにおいて、前記ゲート電極の断面形状
を、前記化合物半導体層に埋め込まれた部分のゲート長
さ方向の長さが、深さ方向に進む程小さくなるように、
前記ドレイン電極側に傾きを設けた台形状としたこと
で、ゲート電極が埋め込まれたことによるドレイン側電
界強度を緩和することができ、従来に比べ、高いゲート
電圧を実現することができる。これにより、大信号動作
時に出力あるいは利得が低下することなく、高耐圧を有
するという、極めて高出力適用に適した電界効果トラン
ジスタを実現できる。また、ゲート電極に電界緩和電極
を設けても同様の効果が得られる。
に露出する化合物半導体層に部分的に埋め込まれた電界
効果トランジスタにおいて、前記ゲート電極の断面形状
を、前記化合物半導体層に埋め込まれた部分のゲート長
さ方向の長さが、深さ方向に進む程小さくなるように、
前記ドレイン電極側に傾きを設けた台形状としたこと
で、ゲート電極が埋め込まれたことによるドレイン側電
界強度を緩和することができ、従来に比べ、高いゲート
電圧を実現することができる。これにより、大信号動作
時に出力あるいは利得が低下することなく、高耐圧を有
するという、極めて高出力適用に適した電界効果トラン
ジスタを実現できる。また、ゲート電極に電界緩和電極
を設けても同様の効果が得られる。
【図１】本発明の第１の実施の形態を有する電界効果ト
ランジスタの断面図である。
ランジスタの断面図である。
【図２】本発明の第２の実施の形態を有する電界効果ト
ランジスタの断面図である。
ランジスタの断面図である。
【図３】本発明の第３の実施の形態を有する電界効果ト
ランジスタの断面図である。
ランジスタの断面図である。
【図４】本発明の第４の実施の形態を有する電界効果ト
ランジスタの断面図である。
ランジスタの断面図である。
【図５】従来の電界効果トランジスタの断面図である。
１１ ゲート電極 ２１ 電界緩和電極 ３１ 階段状リセス ４１ アンドープＧａＡｓ層 ４２ 階段状リセス ５１ ＧａＡｓ基板 ５２ ＡｌＧａＡｓバッファ層 ５３ ＩｎＧａＡｓチャネル層 ５４ ＡｌＧａＡｓスペーサ層 ５５ ＡｌＧａＡｓ供給層 ５６ アンドープＡｌＧａＡｓ層 ５７ ＧａＡｓキャップ層 ５８ ソース電極 ５９ ドレイン電極 ６０ リセス ６１ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/338 H01L 29/812
Claims (3)
- 【請求項１】 ゲート電極とドレイン電極とを有し、前
記ゲート電極がリセス内に露出する化合物半導体層に部
分的に埋め込まれた電界効果トランジスタにおいて、前
記ゲート電極の断面形状を、前記化合物半導体層に埋め
込まれた部分のゲート長さ方向の長さが、深さ方向に進
む程小さくなるように、前記ドレイン電極側に傾きを設
けた台形状としたことを特徴とする電界効果トランジス
タ。 - 【請求項２】 ゲート電極とドレイン電極とを有し、前
記ゲート電極が表面の化合物半導体層に埋め込まれた電
界効果トランジスタにおいて、前記ゲート電極の上面か
ら前記ドレイン電極側の側面を覆い、前記化合物半導体
層に達する電界緩和電極を設けることにより、事実上前
記ゲート電極の形状を当該ゲート電極の前記ドレイン電
極側に生じる電界の集中を防ぐ形状としたことを特徴と
する電界効果トランジスタ。 - 【請求項３】 ＧａＡｓ基板上に、ＡｌＧａＡｓバッフ
ァ層、ＩｎＧａＡｓチャネル層、ＡｌＧａＡｓスペーサ
層、ＡｌＧａＡｓ供給層、アンドープＡｌＧａＡｓ層、
アンドープＧａＡｓ層、及びＧａＡｓキャップ層を順次
積層し、前記ＧａＡｓキャップ層を部分的に除去するこ
とにより前記アンドープＧａＡｓ層を露出させて第１の
リセスを形成し、選択エッチングにより前記アンドープ
ＧａＡｓ層をソース側のみに残すように前記アンドープ
ＡｌＧａＡｓ層を露出させて第２のリセスを形成すると
ともに、前記第１のリセスを挟むように前記ＧａＡｓキ
ャップ層の上にソース電極とドレイン電極とを形成し、
かつゲート電極を第２のリセス内でアンドープＧａＡｓ
層の側面に接するようにかつドレイン側の側面から離れ
ているように形成したことを特徴とする電界効果トラン
ジスタ。
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|---|---|---|---|
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| JP07261766A JP3123589B2 (ja) | 1995-10-09 | 1995-10-09 | 電界効果トランジスタ |
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1995
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