WO2023223499A1 - 半導体装置 - Google Patents

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WO2023223499A1
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channel
gate electrode
semiconductor device
electrode
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卓也 堤
太郎 佐々木
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日本電信電話株式会社
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present invention relates to a semiconductor device having a field effect transistor structure.
  • terahertz waves which are electromagnetic waves in the 0.3 to 3 THz frequency band
  • a field effect transistor is composed of a semiconductor (channel) layer, a gate electrode formed on the semiconductor (channel) layer, a source electrode formed on both sides of the gate electrode in the horizontal direction, and a drain electrode.
  • a field effect transistor when a potential is applied to a gate electrode, carriers (electrons) traveling in a channel layer between a source electrode and a drain electrode are modulated in accordance with the intensity of the applied potential.
  • ft cutoff frequency
  • fmax maximum operating frequency
  • gate length In order to improve fmax in a field effect transistor, it is important to shorten the length of the gate electrode (gate length).
  • HEMT high electron mobility field effect transistor
  • semiconductor layers such as a buffer layer, a channel layer, a barrier layer, and a cap layer on a semiconductor substrate.
  • carriers are supplied from the ⁇ -doped layer formed in the barrier layer to the channel layer to form a two-dimensional electron gas, forming a conduction channel between the source electrode and the drain electrode.
  • a potential is applied to the gate electrode, the concentration of the two-dimensional electron gas is modulated in response to the intensity of the applied potential, and electrons move through the conduction channel between the source and drain electrodes.
  • a channel layer in which a two-dimensional electron gas is formed and carriers travel, and an electron supply layer into which impurities are introduced are spatially separated.
  • scattering and the like due to impurities are suppressed in the conduction channel, so that electron mobility can be improved and high frequency characteristics can be improved.
  • a spacer layer 806 made of InAlAs made of InAlAs
  • an electron supply layer 807 and a barrier.
  • a structure in which layers 808 and 808 are formed in sequence is disclosed (for example, Patent Document 1).
  • a structure in which a structure (asymmetric recess structure) 912 having a space without a cap layer 906 is formed is disclosed (Patent Document 2).
  • a substrate 901, a buffer layer 902, a channel layer 903, a barrier layer 904, an electron supply layer 905, a first insulating layer 909, an asymmetric recess forming opening 911, a second insulating layer 913, A passivation layer 921 is provided.
  • No. 1012/1013 is disclosed (Patent Document 3).
  • it includes a substrate 1001, a buffer layer 1002, a channel layer 1003, a barrier layer 1004, a passivation layer 1005, an electron supply layer 1008, an insulating film 1014, and an opening 1015.
  • gate length the length of the gate electrode (gate length) causes short channel effects such as a decrease in threshold voltage, which poses a problem.
  • the drain conductance is reduced by forming a long space without a cap layer in the drain electrode side region, the drain resistance increases so as to cancel out the effect of improving fmax.
  • the drain conductance is reduced by forming a long space without a cap layer in the drain electrode side region, the drain resistance increases so as to cancel out the effect of improving fmax.
  • an asymmetric recess structure is applied, there is a certain limit to the effect of improving fmax, and a sufficient effect cannot be obtained.
  • a semiconductor device includes a gate electrode between a source electrode and a drain electrode, and has an electric field effect that causes carriers to travel between the source electrode and the drain electrode.
  • the transistor includes a channel control layer between the channel through which the carriers travel and the gate electrode, and in the channel control layer, a recess is disposed in at least a part of the surface in contact with the gate electrode on the source electrode side. and a portion of the gate electrode is filled in the recess.
  • a semiconductor device with excellent high frequency characteristics can be provided.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view showing the configuration of a semiconductor device according to a second embodiment of the invention.
  • FIG. 3 is a schematic cross-sectional view showing the configuration of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 4 is a schematic cross-sectional view showing the configuration of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 5 is a schematic cross-sectional view showing the configuration of a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 6 is a schematic cross-sectional view showing an example of the configuration of a semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view showing the configuration of a semiconductor device according to
  • FIG. 7 is a schematic cross-sectional view showing an example of the configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 8 is a schematic cross-sectional diagram showing an example of the layer structure of a conventional semiconductor device.
  • FIG. 9 is a schematic cross-sectional view showing an example of the configuration of a conventional semiconductor device.
  • FIG. 10 is a schematic cross-sectional view showing an example of the configuration of a conventional semiconductor device.
  • the semiconductor device 10 includes, in order from the substrate 101 side, a buffer layer 102, a channel layer 103, and a barrier layer (hereinafter also referred to as "channel control layer") 104. , cap layers 106 and 107, and a ⁇ -doped layer 105 within the barrier layer 104.
  • a source electrode 108 and a drain electrode 109 which are ohmic electrodes, are provided on the cap layers 106 and 107.
  • a gate electrode 110 is provided on the barrier layer 104 between the source electrode 108 and the drain electrode 109.
  • the gate electrode 110 is arranged near the center between the source electrode 108 and the drain electrode 109; however, the gate electrode 110 is not limited to this and may be arranged at any position between the source electrode 108 and the drain electrode 109. It's okay.
  • the barrier layer 104 has a recessed portion in a part (one region) of its surface, and the gate electrode 110 is formed on the surface of the barrier layer 104 including the recessed portion.
  • a part (one region) of the surface of the barrier layer 104 that is in contact with the gate electrode 110 has a recessed portion.
  • a portion consisting of the gate electrode 110 and the barrier layer 104 (concave portion) in a predetermined region (one region) is referred to as a “barrier recess portion” 111 (the dotted square portion in the figure).
  • the barrier recess portion 111 that is, the recessed portion is arranged at the end on the source electrode 108 side.
  • the recessed portion may be disposed at least in a part of the source electrode 108 side from the center of the barrier recessed portion 111.
  • a barrier recess portion 111 is formed such that a portion of the gate electrode 110 is filled in the recessed portion of the barrier layer 104.
  • a structure including this barrier recess portion 111 is produced by forming a recessed portion by etching in a predetermined region of the surface of the barrier layer 104, and then forming the gate electrode 110.
  • An InP-based HEMT will be described as an example of the semiconductor device according to this embodiment.
  • the InP-based HEMT is generally used as a high-frequency HEMT in many cases.
  • the buffer layer 102 is a buffer region provided when crystal growth is performed on the semiconductor (InP) substrate 101.
  • Non-doped InAlAs or the like is generally used as the material, and the thickness thereof is about 10 to 1000 nm.
  • the channel layer 103 functions as a channel in which carriers travel between the source electrode 108 and the drain electrode 109, and is a region where carriers are modulated by the electric field from the gate electrode 110.
  • Non-doped InAs is used as the material.
  • In x Ga 1-x As, InSb, etc. can be used.
  • Composite channel structures with different compositions are also applicable.
  • the total thickness of the channel layer 103 is approximately 3 to 20 nm.
  • the barrier layer (channel control layer) 104 is a region for forming a Schottky junction with the gate electrode 110.
  • InP is used as the material.
  • a material having a band gap larger than that of the channel layer and capable of forming a sufficiently high Schottky barrier with respect to the gate electrode 110 can be used, such as InAlAs and InxGa1-xAs.
  • Composite barrier structures with different compositions are also applicable.
  • the total thickness of the barrier layer 104 is set to approximately 1/4 to 1/5 of the gate length or less. For example, when the gate length is 50 nm, the thickness of the barrier layer 104 is 10 nm or more and 12.5 nm or less.
  • the ⁇ -doped layer 105 is formed in a sheet shape to supply carriers in the non-doped barrier layer 104.
  • the dopant is an n-type doping impurity such as Si.
  • the ⁇ -doped layer 105 in the barrier layer 104 is formed approximately in the middle of the barrier layer 104 in the thickness direction (described later).
  • the cap layers 106 and 107 are formed to realize a low-resistance ohmic contact with the source electrode 108 and drain electrode 109, which are ohmic electrodes, without performing annealing treatment, respectively.
  • N-type InP is used as the material.
  • InAlAs, InGaAs, etc. can also be used.
  • the thickness of the cap layers 106 and 107 is set so that a sufficiently low contact resistance can be achieved and external parasitic capacitance can be reduced structurally, and is, for example, 5 to 20 nm.
  • the source electrode 108 and the drain electrode 109 which are ohmic electrodes, are formed to conduct carriers such as electrons to the channel layer 103 via the cap layers 106, 107 and the barrier layer 104, and have a metal laminated structure.
  • a Ti/Pt/Au stacked structure is used as the metal stacked structure.
  • Mo, W, WSi, etc. may be used for the laminated structure.
  • the gate electrode 110 is formed to modulate electrons in the channel layer 103 by an electric field via the barrier layer 104, and has a metal laminated structure like the source electrode 108 and the drain electrode 109.
  • a Ti/Pt/Au stacked structure is used as the metal stacked structure.
  • Mo, W, WSi, etc. may be used for the laminated structure.
  • the length of the gate electrode 110 (gate length) is set to be about 4 to 5 times the thickness of the barrier layer 104.
  • the barrier recess portion 111 is arranged on the source electrode 108 side of the gate electrode 110.
  • the length of the barrier recess portion 111 is approximately 20 to 50% of the gate length. For example, when the gate length is about 50 nm, the length of the barrier recess portion 111 is 10 to 25 nm.
  • the depth of the recess in the barrier recess 111 only needs to be smaller than the thickness of the barrier layer 104.
  • the depth of the recess in the barrier recess 111 is set to 2 to 8 nm.
  • the barrier recess structure reduces the distance between the gate electrode and the channel layer (thickness of the barrier layer), so short channel effects such as a decrease in threshold voltage can be suppressed.
  • the barrier layer is formed thickly at the end of the gate electrode on the drain electrode side, the electric field strength near the end of the gate electrode on the drain electrode side is relaxed, and is applied to electrons traveling through the channel layer in the gate region.
  • the electric field generated by the electric field is suppressed. As a result, generation of hot electrons can be suppressed and drain conductance can be reduced.
  • the drain conductance can be reduced with a configuration in which a sufficient cap layer region (area) in the drain electrode side region is ensured, for example, with a configuration that does not have an asymmetric recess structure.
  • a sufficient cap layer region (area) in the drain electrode side region is ensured, for example, with a configuration that does not have an asymmetric recess structure.
  • electrons are sufficiently induced in the barrier layer in the drain electrode side region, so an increase in drain resistance can be avoided.
  • the drain conductance can be reduced without increasing the drain resistance, so fmax can be improved.
  • the drain conductance can be further reduced and fmax can be improved.
  • fmax can be improved by reducing drain conductance in a HEMT structure with a shortened gate length and a high-mobility channel.
  • an increase in drain conductance due to hot electron generation can be suppressed without increasing drain resistance, and a field effect transistor having good high frequency characteristics can be realized.
  • the depth of the recessed portion of the barrier recess portion 211 is greater than the position (depth) of the ⁇ -doped layer 105 in the barrier layer 104.
  • Other configurations are similar to those of the first embodiment.
  • the threshold voltage tends to increase, although it depends on the density of the induced electron gas.
  • the threshold voltage is high, it is necessary to apply a high reverse bias to the gate electrode when turning off the HEMT, which places restrictions on the bias design of the circuit.
  • a high fmax can be achieved using a high mobility channel and the threshold voltage can be reduced, so that the circuit can be easily modified. Can do bias design.
  • the barrier layer 304 is made of different materials on the electrode side (surface side) and the channel layer side.
  • the barrier layer 304_1 on the channel layer side will be referred to as a "channel layer side barrier layer”
  • the barrier layer 304_2 on the electrode side (surface side) will be referred to as an "electrode side barrier layer”.
  • Other configurations are similar to those of the first embodiment.
  • the depth of the recess of the barrier recess 311 is equal to or greater than the thickness of the electrode-side barrier layer 304_2 and less than the total thickness of the barrier layer (the total thickness of the channel-side barrier layer 304_1 and the electrode-side barrier layer 304_2). It is.
  • the channel side barrier layer 304_1 is made of a material with a wider band gap than the electrode side barrier layer 304_2, and for example, InAlAs, InP, and InAlP can be used. Thereby, the distance between the gate electrode 310 and the channel layer 103 can be effectively shortened.
  • the electrode side barrier layer 304_2 is made of a material that has a small energy difference with the conduction band edges of the cap layers 106 and 107, and for example, InGaAs or InAs can be used. Thereby, the energy difference between the cap layers 106 and 107 and the conduction band edges can be reduced, and the ohmic resistance can be reduced.
  • the ⁇ -doped layer 305 may be disposed at the boundary between the channel-side barrier layer 304_1 and the electrode-side barrier layer 304_2, may be disposed on the electrode-side barrier layer 304_2, or may be disposed on the channel-side barrier layer 304_1. may be done.
  • the distance between the gate electrode and the channel layer can be effectively shortened, so that short channel The effect can be suppressed. Furthermore, since the drain resistance can be reduced by reducing the ohmic resistance, ft can be further improved, and fmax can be further improved.
  • a high dielectric material 412 is selectively provided between the gate electrode 410 and the barrier layer 104 in the barrier recess portion 411.
  • Other configurations are similar to those of the first embodiment.
  • the high dielectric material 412 for example, Al 2 O 3 , HfO 2 , ZrO 2 , HfSiO 4 or the like can be used.
  • the thickness of the high dielectric material 412 is 20 to 50% of the depth of the recess of the barrier recess 411.
  • an insulating high dielectric material can be arranged even if the distance between the gate electrode and the channel layer is shortened. Therefore, leakage current can be reduced.
  • the semiconductor device 50 includes a barrier recess portion 511 over the entire area of the gate electrode 510.
  • the recess of the barrier recess 511 has a constant depth in a predetermined region of the gate electrode 510 on the source electrode 108 side, and gradually becomes shallower toward the end of the gate electrode 510 on the drain electrode 109 side. .
  • the configuration of the concave portion of the barrier recess portion 511 is not limited to this, and may be configured to become continuously shallow from the end portion of the barrier recess portion 511 on the source electrode 108 side to the end portion on the drain electrode 109 side.
  • the thickness of the barrier layer 504 directly under the gate electrode 510 increases continuously from the end on the source electrode 108 side to the end on the drain electrode 109 side.
  • the shape of the recessed portion of the barrier recess portion (the depth from the end on the source electrode side to the end on the drain electrode side) can be improved.
  • the electric field strength at the end of the gate electrode on the drain electrode side can be easily relaxed.
  • ft can be further improved, and fmax can be further improved.
  • the recessed portion of the barrier recess portion 611 has a slope that becomes linearly shallower from the end on the source electrode 108 side to the end on the drain electrode 109 side. It may have a structure.
  • a HEMT is used as a semiconductor device, but the present invention is not limited to this.
  • electric field of ctor FET etc. Applicable to effect transistors.
  • the MOSFET 70 includes a Si substrate 701, a p-type semiconductor (Si) layer 702, an n-type source region 703, an n-type drain region 704, and an oxide film (insulating film or channel control layer). layer) 705, a source electrode 706, a drain electrode 707, and a gate electrode 708. Further, an inversion layer (channel) 709 is formed, and electrons travel as carriers.
  • an oxide film (insulating film) 705 has a recess in a part (one region) of its surface, and a gate electrode 708 is formed on the surface of the oxide film 705 including the recess.
  • the oxide film 705 directly under the gate electrode 708 is thin in a predetermined region (one region) and thick in another region.
  • a portion consisting of the gate electrode 708 and the oxide film 705 in a predetermined region (one region) is a barrier recess portion 711 (the dotted rectangular portion in the figure). Further, the barrier recess portion 711 is arranged on the source electrode 706 side of the gate electrode 708.
  • an n-type semiconductor layer, an n-type source region, and an n-type drain region may also be used.
  • the hole runs as a carrier.
  • a recess is disposed at least in a part of the source electrode side.
  • the present invention relates to a semiconductor device having a field effect transistor structure, and can be applied to technologies using terahertz waves, such as high-speed wireless communication, non-destructive internal inspection, material analysis, and atmospheric sensing.

Abstract

本発明の半導体装置（１０）は、ソース電極（１０８）とドレイン電極（１０９）との間にゲート電極（１１０）を備え、ソース電極とドレイン電極との間でキャリアが走行する電界効果トランジスタであって、キャリアが走行するチャネル（１０３）とゲート電極との間にチャネル制御層（１０４）を備え、チャネル制御層において、ゲート電極と接する面の少なくともソース電極側の一部に凹部が配置され、凹部にゲート電極の一部が充填されている。　これにより、本発明は、高周波特性に優れる半導体装置を提供できる。

Description

半導体装置
　本発明は、電界効果トランジスタ構造を有する半導体装置に関する。
　０．３～３ＴＨｚの電磁波周波数帯であるテラヘルツ波を用いる技術について、１００Ｇｂｐｓを超える高速無線通信や、３次元イメージングによる非破壊内部検査、電磁波吸収を利用した成分分析、宇宙空間からの大気センシングなど新たなアプリケーションが模索され、実現されている。
　テラヘルツ波によるアプリケーションを実現するためには、アプリケーションを構成する電子デバイスに、より良好な高周波特性が必要とされる。良好な高周波特性を有する電子デバイスとして、物性的に高い電子移動度を有する化合物半導体を材料とした電界効果トランジスタが用いられる。今後テラヘルツ波技術の更なる発展に向けて、より良好な高周波特性を有する電界効果トランジスタが必要となる。
　電界効果トランジスタは、半導体（チャネル）層と、半導体（チャネル）層に形成されるゲート電極と、ゲート電極の水平方向両側に形成されるソース電極と、ドレイン電極とから構成される。電界効果トランジスタでは、ゲート電極に電位を印加すると、印加した電位の強度に対応し、ソース電極とドレイン電極との間のチャネル層を走行するキャリア（電子）が変調される。
　電界効果トランジスタにおいて高周波特性を向上させるためには、チャネル層における変調スピードを上げることが必要である。この電界効果トランジスタの高周波特性を示す指標には、遮断周波数（ｆｔ）と最大動作周波数（ｆｍａｘ）がある。このうち、アナログ電子回路における増幅の観点ではｆｍａｘの向上が重要である。ｆｍａｘは、電界効果トランジスタの電力利得が１となる周波数を示す。
　電界効果トランジスタにおいてｆｍａｘを向上させるためには、ゲート電極の長さ（ゲート長）を短縮することが重要である。
　また、電界効果トランジスタにおいて、ドレイン電極に高いバイアスを印加すると、ゲート・ドレイン電極間のチャネル層においてホットエレクトロンが発生する。これは電子・ホール対を生成させ、ドレインコンダクタンスを増加させる。その結果、ｆｍａｘが劣化する。そこで、ｆｍａｘを向上させるためには、ドレインコンダクタンスを低減することも重要である。
　また、高周波特性を向上させる電界効果トランジスタとして、高電子移動度電界効果トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）がある。ＨＥＭＴは、半導体層として、半導体基板上にバッファ層、チャネル層、バリア層、キャップ層などを備える。
　ＨＥＭＴでは、バリア層に形成されるδドープ層からチャネル層に対しキャリアが供給されて２次元電子ガスが形成され、ソース電極とドレイン電極との間の伝導チャネルを形成する。ゲート電極に電位を印加すると、印加した電位の強度に対応し、２次元電子ガスの濃度が変調され、ソース電極とドレイン電極との間の伝導チャネルを通じて電子が移動する。
　また、ＨＥＭＴでは、２次元電子ガスが形成されキャリアが走行するチャネル層と、不純物が導入されている電子供給層とが空間的に分離されている。その結果、ＨＥＭＴでは、伝導チャネルにおいて不純物による散乱等が抑制されるため、電子移動度を向上でき、高周波特性を向上できる。
　そこで、ＨＥＭＴにおいてｆｍａｘを向上させるためには、ゲート電極の長さ（ゲート長）を短縮することと、ドレインコンダクタンスを低減することとともに、チャネル層に高移動度材料を適用することも重要となる。
　ＨＥＭＴを含む電界効果トランジスタにおいて、ゲート長の短縮は、スケーリング技術として実現されている。
　また、ＨＥＭＴにおいて高移動度チャネル層を適用するために、図８に示すように、Ｉｎ組成ｘがｘ≦０．８のＩｎＧａＡｓからなる第１チャネル層８０３と、Ｉｎ組成ｘが０．８＜ｘ≦１のＩｎＧａＡｓあるいはＩｎＡｓからなる第２チャネル層８０４と、組成ｘがｘ≦０．８のＩｎＧａＡｓからなる第３チャネル層８０５と、ＩｎＡｌＡｓからなるスペーサ層８０６と、電子供給層８０７と、障壁層８０８とが順に形成される構成が開示されている（例えば、特許文献１）。
　また、ドレインコンダクタンスを低減するために、図９に示すように、ゲート電極９１４とソース電極９０７との間の距離よりゲート電極９１４とドレイン電極９０８との間の距離が長くなるように、非対称にキャップ層９０６のない空間を有する構造（非対称リセス構造）９１２が形成される構成が開示されている（特許文献２）。その他、基板９０１と、バッファ層９０２と、チャネル層９０３と、障壁層９０４と、電子供給層９０５と、第１絶縁層９０９と、非対称リセス形成用開口部９１１と、第２絶縁層９１３と、パッシベーション層９２１とを備える。
　同様に、図１０に示すように、ゲート電極１０１１とソース電極１００９との間の距離よりゲート電極１０１１とドレイン電極１０１０との間の距離が長くなるようにキャップ層１０１８が除去された非対称リセス構造１０１２／１０１３が開示されている（特許文献３）。その他、基板１００１と、バッファ層１００２と、チャネル層１００３と、障壁層１００４と、パッシベーション層１００５と、電子供給層１００８と、絶縁膜１０１４と、開口部１０１５とを備える。
　これらの非対称リセス構造によれば、ドレイン電極側領域におけるキャリア空乏化を意図的に引き起こすことにより、高いドレインバイアス印加時にホットエレクトロンの発生を抑制できる。その結果、ドレインコンダクタンスを低減させ、ｆｍａｘの向上を図ることができる。
特許第５５２５０１３号公報 特許第６８１００１４号公報 特許第５６６２５４７号公報
　しかしながら、電界効果トランジスタにおいて、ゲート電極の長さ（ゲート長）を短縮すると、しきい値電圧の低下などの短チャネル効果が生じて問題となる。
　また、高移動度チャネル層を適用する構成では、ＩｎＡｓなどの高移動度チャネル材料におけるバンドギャップが小さいので、ドレイン電極への高いバイアス印加時のゲート・ドレイン電極間のチャネル層におけるホットエレクトロンの発生が著しい。このことが、ｆｍａｘを劣化させる。
　また、非対称リセス構造を有する構成では、ドレイン電極側領域でキャップ層がない空間近傍の障壁層（バリア層）において電子が誘起されない。その結果、電子が誘起されない障壁層（バリア層）が長くなるため、ドレイン抵抗が著しく増加する。ドレイン抵抗が増加すると、ｆｔが劣化し、ひいてはｆｍａｘが大きく劣化する。
　このように、ドレイン電極側領域のキャップ層のない空間を長く形成することによってドレインコンダクタンスを低減しても、そのｆｍａｘの向上効果を打ち消すようにドレイン抵抗が増加する。その結果、非対称リセス構造を適用しても、ｆｍａｘ向上効果には一定の制限が生じ、十分な効果が得られない。
　上述したような課題を解決するために、本発明に係る半導体装置は、ソース電極とドレイン電極との間にゲート電極を備え、前記ソース電極と前記ドレイン電極との間でキャリアが走行する電界効果トランジスタであって、前記キャリアが走行するチャネルと前記ゲート電極との間にチャネル制御層を備え、前記チャネル制御層において、前記ゲート電極と接する面の少なくとも前記ソース電極側の一部に凹部が配置され、前記凹部に前記ゲート電極の一部が充填されていることを特徴とする。
　本発明によれば、高周波特性に優れる半導体装置を提供できる。
図１は、本発明の第１の実施の形態に係る半導体装置の構成を示す断面概要図である。 図２は、本発明の第２の実施の形態に係る半導体装置の構成を示す断面概要図である。 図３は、本発明の第３の実施の形態に係る半導体装置の構成を示す断面概要図である。 図４は、本発明の第４の実施の形態に係る半導体装置の構成を示す断面概要図である。 図５は、本発明の第５の実施の形態に係る半導体装置の構成を示す断面概要図である。 図６は、本発明の第５の実施の形態に係る半導体装置の構成の一例を示す断面概要図である。 図７は、本発明の実施の形態に係る半導体装置の構成の一例を示す断面概要図である。 図８は、従来の半導体装置の層構成の一例を示す断面概要図である。 図９は、従来の半導体装置の構成の一例を示す断面概要図である。 図１０は、従来の半導体装置の構成の一例を示す断面概要図である。
＜第１の実施の形態＞
　本発明の第１の実施の形態に係る半導体装置について、図１を参照して説明する。
＜半導体装置の構成＞
　本実施の形態に係る半導体装置１０は、図１に示すように、基板１０１側より、順にバッファ層１０２と、チャネル層１０３と、バリア層（以下、「チャネル制御層」ともいう。）１０４と、キャップ層１０６、１０７とを備え、バリア層１０４内にδドープ層１０５を備える。　
　また、キャップ層１０６、１０７上に、オーミック電極であるソース電極１０８とドレイン電極１０９を備える。
　また、ソース電極１０８とドレイン電極１０９の間におけるバリア層１０４上に、ゲート電極１１０を備える。ここで、ゲート電極１１０が、ソース電極１０８とドレイン電極１０９の間の中央付近に配置される例を示すが、これに限らず、ソース電極１０８とドレイン電極１０９の間のいずれの位置に配置されてもよい。
　また、バリア層１０４がその表面の一部（一の領域）に凹部を有し、ゲート電極１１０がその凹部を含むバリア層１０４の表面上に形成される。換言すれば、バリア層１０４においてゲート電極１１０と接する面の一部（一の領域）に凹部を有する。その結果、ゲート電極１１０直下のバリア層１０４は、所定の領域（一の領域）で薄く、他の領域で厚くなる。
　ここで、所定の領域（一の領域）におけるゲート電極１１０とバリア層１０４（凹部）からなる部分を「バリアリセス部」１１１という（図中、点線四角部分）。
　ここで、バリア層１０４とゲート電極１１０とが接する領域において、バリアリセス部１１１すなわち凹部は、ソース電極１０８側の端部に配置される。ここで、凹部は、バリアリセス部１１１の中央より、少なくともソース電極１０８側の一部に配置されればよい。
　このように、ゲート電極１１０が接触するバリア層１０４において、そのゲート電極１１０の一部がバリア層１０４の凹部に充填されている構成で、バリアリセス部１１１が形成される。
　このバリアリセス部１１１を含む構造は、バリア層１０４の表面の所定の領域にエッチングで凹部を形成した後に、ゲート電極１１０を形成することにより作製される。
　本実施の形態に係る半導体装置の一例として、ＩｎＰ系ＨＥＭＴについて説明する。ここで、ＩｎＰ系ＨＥＭＴは、一般的に高周波向けＨＥＭＴで適用されることが多い。
　ＩｎＰ系ＨＥＭＴにおいて、バッファ層１０２は、半導体（ＩｎＰ）基板１０１上に結晶成長される際に設けられる緩衝領域である。材料にはノンドープのＩｎＡｌＡｓなどが一般に用いられ、その厚さは１０～１０００ｎｍ程度である。
　チャネル層１０３は、ソース電極１０８とドレイン電極１０９との間をキャリアが走行するチャネルとして機能し、ゲート電極１１０からの電界によってキャリアが変調される領域である。チャネル層１０３における電子移動度が高いほど高周波性能を高めることができる。材料にはノンドープのＩｎＡｓを用いる。他にＩｎｘＧａ１－ｘＡｓ、ＩｎＳｂなどを用いることができる。また、異なる組成を有する複合チャネル構造も適用できる。チャネル層１０３の合計の厚さは、３～２０ｎｍ程度である。
　バリア層（チャネル制御層）１０４は、ゲート電極１１０とショットキー接合を形成するための領域である。材料にはＩｎＰを用いる。他に、ＩｎＡｌＡｓ、ＩｎｘＧａ１－ｘＡｓなど、チャネル層のバンドギャップよりも大きなバンドギャップを有し、ゲート電極１１０に対し十分に高いショットキー障壁が形成可能な材料を用いることができる。また、異なる組成を有する複合バリア構造も適用できる。バリア層１０４の合計の厚さは、ゲート長の概ね１／４～１／５程度以下で設定される。例えば、ゲート長が５０ｎｍの場合、バリア層１０４の厚さは１０ｎｍ以上１２．５ｎｍ以下である。
　δドープ層１０５は、ノンドープであるバリア層１０４においてキャリアを供給するためにシート状に形成される。ドーパントは、ｎ型のドーピング不純物のＳｉ等である。バリア層１０４内におけるδドープ層１０５は、概ねバリア層１０４の厚さ方向の中間付近に形成される（後述）。
　キャップ層１０６、１０７はそれぞれ、オーミック電極であるソース電極１０８とドレイン電極１０９に対し、アニール処理を実施することなく低抵抗なオーミック接合を実現するために形成される。材料にはｎ型ＩｎＰを用いる。他に、ＩｎＡｌＡｓ、ＩｎＧａＡｓなどを用いることができる。キャップ層１０６、１０７の厚さは、十分に低いコンタクト抵抗が実現でき、構造的に外部寄生容量を低減できるように設定され、例えば５～２０ｎｍである。
　オーミック電極であるソース電極１０８とドレイン電極１０９は、電子などのキャリアをキャップ層１０６、１０７、バリア層１０４を介しチャネル層１０３に伝導させるために形成され、金属積層構造を有する。金属積層構造には、Ｔｉ／Ｐｔ／Ａｕの積層構造を用いる。他に積層構造には、Ｍｏ、Ｗ、ＷＳｉなどを用いてもよい。
　ゲート電極１１０は、バリア層１０４を介する電界によって、チャネル層１０３における電子などを変調するために形成され、ソース電極１０８とドレイン電極１０９と同様に金属積層構造を有する。金属積層構造には、Ｔｉ／Ｐｔ／Ａｕの積層構造を用いる。他に積層構造には、Ｍｏ、Ｗ、ＷＳｉなどを用いてもよい。
　また、ゲート電極１１０の長さ（ゲート長）は、バリア層１０４の厚さの４～５倍程度に設定される。
　バリアリセス部１１１は、ゲート電極１１０のソース電極１０８側に配置される。バリアリセス部１１１の長さは、ゲート長の２０～５０％程度である。例えば、ゲート長が５０ｎｍ程度の場合、バリアリセス部１１１の長さは１０～２５ｎｍである。
　また、バリアリセス部１１１における凹部の深さは、バリア層１０４の厚さよりも小さければよい。例えば、バリア層１０４の厚さが１０ｎｍ程度の場合、バリアリセス部１１１における凹部の深さは２～８ｎｍで設定される。
＜効果＞
　本実施の形態では、バリアリセス構造により、ゲート電極とチャネル層との間の距離（バリア層の厚さ）が短縮されるので、しきい値電圧の低下などの短チャネル効果を抑制できる。
　さらに、ゲート電極のドレイン電極側の端部においてバリア層が厚く形成されるので、ゲート電極のドレイン電極側の端部近傍における電界強度が緩和され、ゲート領域でチャネル層を走行する電子に印加される電界が抑制される。その結果、ホットエレクトロンの発生を抑止し、ドレインコンダクタンスを低減できる。
　また、本実施の形態では、ドレイン電極側領域のキャップ層領域（面積）が十分に確保される構成、例えば、非対称リセス構造を有さない構成で、ドレインコンダクタンスを低減できる。この構成では、ドレイン電極側領域の障壁層（バリア層）で十分に電子が誘起されるため、ドレイン抵抗の増加を回避できる。このように、ドレイン抵抗が増加することなくドレインコンダクタンスを低減できるので、ｆｍａｘを向上できる。
　当然、非対称リセス構造を適用する構成でも、さらにドレインコンダクタンスを低減でき、ｆｍａｘを向上できる。
　このように、ゲート長が短縮され高移動度チャネルを用いたＨＥＭＴ構造において、ドレインコンダクタンスを低減することによって、ｆｍａｘを向上できる。
　本実施の形態に係る半導体装置によれば、ドレイン抵抗を増加することなくホットエレクトロン発生によるドレインコンダクタンスの増加を抑制でき、良好な高周波特性を有する電界効果トランジスタを実現できる。
＜第２の実施の形態＞
　本発明の第２の実施の形態に係る半導体装置について、図２を参照して説明する。
＜半導体装置の構成＞
　本実施の形態に係る半導体装置２０では、図２に示すように、バリアリセス部２１１の凹部の深さが、バリア層１０４内におけるδドープ層１０５の位置（深さ）よりも大きい。その他の構成は、第１の実施の形態と同様である。
　従来のＨＥＭＴ構造においてチャネル層に高移動度チャネルを適用する場合は、誘起される電子ガスの密度に依存するが、しきい値電圧が高くなる傾向がある。しきい値電圧が高い場合には、ＨＥＭＴをオフするときにゲート電極に高い逆バイアスを印加する必要があるので、回路のバイアス設計に制約が生じる。
　本実施の形態に係る半導体装置によれば、第１の実施の形態の効果に加えて、高移動度チャネルを用いて高いｆｍａｘを実現するとともにしきい値電圧を低減できるので、容易に回路のバイアス設計をできる。
＜第３の実施の形態＞
　本発明の第３の実施の形態に係る半導体装置について、図３を参照して説明する。
＜半導体装置の構成＞
　本実施の形態に係る半導体装置３０において、図３に示すように、バリア層３０４は電極側（表面側）とチャネル層側で異なる材料から構成される。以下、チャネル層側のバリア層３０４＿１を「チャネル層側バリア層」、電極側（表面側）のバリア層３０４＿２を「電極側バリア層」という。その他の構成は、第１の実施の形態と同様である。
　ここで、バリアリセス部３１１の凹部の深さは、電極側バリア層３０４＿２の厚さ以上で、バリア層全体の厚さ（チャネル側バリア層３０４＿１と電極側バリア層３０４＿２との合計の厚さ）未満である。
　チャネル側バリア層３０４＿１は、電極側バリア層３０４＿２よりバンドギャップが広い材料で構成され、例えば、ＩｎＡｌＡｓ、ＩｎＰ、ＩｎＡｌＰを用いることができる。これにより、ゲート電極３１０とチャネル層１０３との距離を実効的に短縮することができる。
　また、電極側バリア層３０４＿２は、キャップ層１０６、１０７の伝導帯端とのエネルギー差が小さい材料で構成され、例えば、ＩｎＧａＡｓ、ＩｎＡｓを用いることができる。これにより、キャップ層１０６、１０７の伝導帯端とのエネルギー差を低減してオーミック抵抗を低減できる。
　ここで、δドープ層３０５は、チャネル側バリア層３０４＿１と電極側バリア層３０４＿２との境界に配置されてもよく、電極側バリア層３０４＿２に配置されてもよく、チャネル層側バリア層３０４＿１に配置されてもよい。
　本実施の形態に係る半導体装置によれば、第１の実施の形態の効果に加えて、ゲート電極とチャネル層との距離を実効的に短縮できるので、しきい値電圧の低下などの短チャネル効果を抑制できる。さらに、オーミック抵抗の低減によりドレイン抵抗を低減できるので、さらにｆｔを向上でき、ひいてはｆｍａｘを向上できる。
＜第４の実施の形態＞
　本発明の第４の実施の形態に係る半導体装置について、図４を参照して説明する。
＜半導体装置の構成＞
　本実施の形態に係る半導体装置４０では、図４に示すように、バリアリセス部４１１において、ゲート電極４１０とバリア層１０４との間に選択的に高誘電材料４１２を備える。その他の構成は、第１の実施の形態と同様である。
　ここで、高誘電材料４１２には、例えばＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯ４などを用いることができる。高誘電材料４１２の厚さは、バリアリセス部４１１の凹部の深さの２０～５０％である。
　本実施の形態に係る半導体装置によれば、第１の実施の形態の効果に加えて、ゲート電極とチャネル層との間の距離を短縮しても、絶縁性の高誘電材料が配置されるのでリーク電流を低減できる。
＜第５の実施の形態＞
　本発明の第５の実施の形態に係る半導体装置について、図５を参照して説明する。
＜半導体装置の構成＞
　本実施の形態に係る半導体装置５０は、図５に示すように、バリアリセス部５１１をゲート電極５１０の全域に備える。
　詳細には、バリアリセス部５１１の凹部は、ゲート電極５１０のソース電極１０８側の所定の領域で一定の深さを有し、ゲート電極５１０のドレイン電極１０９側の端部に向けて徐々に浅くなる。
　ここで、バリアリセス部５１１の凹部の構成は、これに限らず、バリアリセス部５１１のソース電極１０８側の端部からドレイン電極１０９側の端部まで連続的に浅くなる構成でもよい。
　換言すれば、バリアリセス部５１１において、ゲート電極５１０直下のバリア層５０４の厚さが、ソース電極１０８側の端部からドレイン電極１０９側の端部まで連続的に増加する。
　本実施の形態に係る半導体装置によれば、第１の実施の形態の効果に加えて、バリアリセス部の凹部の形状（ソース電極側の端部からドレイン電極側の端部までの深さ）を最適化することにより、容易にゲート電極のドレイン電極側の端部での電界強度を緩和できる。これにより、さらにｆｔを向上でき、ひいてはｆｍａｘを向上できる。
　また、本実施の形態に係る半導体装置において、図６に示すように、バリアリセス部６１１の凹部が、ソース電極１０８側の端部からドレイン電極１０９側の端部に向けて線形的に浅くなる傾斜構造を有してもよい。
　本発明の実施の形態では、半導体装置としてＨＥＭＴを用いる例を示したが、これに限らず、ＭＯＳＦＥＴ（Ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ－ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）、ＭＩＳＦＥＴ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＦＥＴ）等の電界効果トランジスタに適用できる。
　例えば、ＭＯＳＦＥＴ７０は、図７に示すように、Ｓｉ基板７０１と、ｐ型半導体（Ｓｉ）層７０２と、ｎ型ソース領域７０３と、ｎ型ドレイン領域７０４と、酸化膜（絶縁膜、またはチャネル制御層）７０５と、ソース電極７０６と、ドレイン電極７０７と、ゲート電極７０８とを備える。また、反転層（チャネル）７０９が形成され、キャリアとして電子が走行する。
　ＭＯＳＦＥＴ７０において、酸化膜（絶縁膜）７０５がその表面の一部（一の領域）に凹部を有し、ゲート電極７０８がその凹部を含む酸化膜７０５の表面上に形成される。その結果、ゲート電極７０８直下の酸化膜７０５は、所定の領域（一の領域）で薄く、他の領域で厚くなる。ここで、所定の領域（一の領域）におけるゲート電極７０８と酸化膜７０５からなる部分がバリアリセス部７１１である（図中、点線四角部分）。また、バリアリセス部７１１は、ゲート電極７０８のソース電極７０６側に配置される。
　ここでは、ｐ型半導体層と、ｎ型ソース領域と、ｎ型ドレイン領域とを用いる例を示したが、ｎ型半導体層と、ｐ型ソース領域と、ｐ型ドレイン領域とを用いてもよい。この場合、キャリアとしてホールが走行する。
　以上より、本発明の実施の形態に係る半導体装置では、ソース電極とドレイン電極との間でキャリアが走行する領域（チャネル）とゲート電極との間に配置される層において、ゲート電極との界面の少なくてもソース電極側の一部に凹部が配置される。
　これにより、ドレイン抵抗を増加することなくホットエレクトロン発生によるドレインコンダクタンスの増加を抑制でき、良好な高周波特性を有する電界効果トランジスタを実現できる。
　本発明の実施の形態では、半導体装置の構成、製造方法などにおいて、各構成部の構造、寸法、材料等の一例を示したが、これに限らない。半導体装置の機能を発揮し効果を奏するものであればよい。
　本発明は、電界効果トランジスタ構造を有する半導体装置に関するものであり、高速無線通信、非破壊内部検査、材料分析、大気センシングなどテラヘルツ波を用いる技術に適用することができる。
１０　半導体装置
１０３　チャネル（層）
１０４　チャネル制御層（バリア層）
１０８　ソース電極
１０９　ドレイン電極
１１０　ゲート電極

Claims (6)

  1. 　ソース電極とドレイン電極との間にゲート電極を備え、前記ソース電極と前記ドレイン電極との間でキャリアが走行する電界効果トランジスタであって、
    　前記キャリアが走行するチャネルと前記ゲート電極との間にチャネル制御層を備え、
    　前記チャネル制御層において、前記ゲート電極と接する面の少なくとも前記ソース電極側の一部に凹部が配置され、
    　前記凹部に前記ゲート電極の一部が充填されている
    　ことを特徴とする半導体装置。
  2. 　前記チャネル制御層において、前記凹部が、前記ソース電極側の端部から前記ドレイン電極側の端部に向けて浅くなる
    　ことを特徴とする請求項１に記載の半導体装置。
  3. 　順に、前記チャネルとして機能するチャネル層と、
    　前記チャネル制御層とを備え、
    　前記チャネル制御層の一の領域の上に順に、第１のキャップ層と、前記ソース電極とを備え、
    　前記チャネル制御層の他の領域の上に順に、第２のキャップ層と、前記ドレイン電極とを備え、
    　前記チャネル層が第１の半導体から構成され、
    　前記チャネル制御層が、前記第１の半導体より大きいバンドギャップを有する第２の半導体から構成される
    　ことを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 　前記チャネル制御層が、δドープ層を有し、
    　前記凹部が、前記ゲート電極と接する面から、前記δドープ層の位置よりも深い
    　ことを特徴とする請求項３に記載の半導体装置。
  5. 　前記チャネル制御層が、前記チャネル層側に配置される第１のチャネル制御層と、前記ゲート電極側に配置される第２のチャネル制御層とからなり、
    　前記第１のチャネル制御層のバンドギャップが、前記第２のチャネル制御層のバンドギャップより大きい
    　ことを特徴とする請求項３に記載の半導体装置。
  6. 　前記凹部における前記チャネル制御層と、前記ゲート電極との境界に、高誘電材料が配置される
    　ことを特徴とする請求項３に記載の半導体装置。
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