WO2012008141A1 - 電界効果トランジスタ - Google Patents

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WO2012008141A1
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effect transistor
field effect
layer
electrode
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田中　健一郎
上田　哲三
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パナソニック株式会社
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    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a field effect transistor applicable to a power transistor used in a power circuit of a consumer device.
  • Nitride semiconductors have a larger band gap, dielectric breakdown electric field, and saturation drift velocity of electrons than silicon (Si) or GaAs. Further, in a heterostructure transistor composed of AlGaN / GaN formed on a substrate having a (0001) plane as a main surface, a two-dimensional electron gas (hereinafter also referred to as 2DEG) is formed at the heterointerface due to spontaneous polarization and piezoelectric polarization. Occurs.
  • 2DEG two-dimensional electron gas
  • heterostructure transistor 2DEG having a sheet carrier concentration of about 1 ⁇ 10 13 cm ⁇ 2 or more can be obtained without any doping.
  • High electron mobility transistors (HEMTs) using this high-concentration 2DEG as a carrier have attracted attention in recent years, and field effect transistors having various HEMT structures (heterojunction) have been proposed.
  • FIG. 6 is a diagram showing a cross-sectional structure of a conventional field effect transistor 500 shown in Patent Document 1.
  • the field effect transistor is also simply referred to as an FET (Field-Effect-Transistor).
  • the FET is also simply referred to as a device.
  • the first semiconductor layer 510 (operation layer) made of the first nitride semiconductor (GaN) and the second nitride semiconductor are formed on the substrate 501.
  • a second semiconductor layer 520 (barrier layer) is stacked.
  • the band gap of the second nitride semiconductor is larger than the band gap of the first nitride semiconductor.
  • the second semiconductor layer 520 By forming the second semiconductor layer 520 on the first semiconductor layer 510, a heterojunction interface is formed. Therefore, the 2DEG layer 511 is formed in a region near the heterojunction interface in the first semiconductor layer 510.
  • openings 521.1 and 521.2 that penetrate through the second semiconductor layer 520 and reach (contact with) the first semiconductor layer 510 are formed.
  • Each of the openings 521.1 and 521.2 is formed so as to penetrate the 2DEG layer 511 and reach a region below the 2DEG layer 511.
  • the source electrode S50 that is an ohmic electrode is formed by embedding a conductive material in the opening 521.1.
  • a drain electrode D50 which is an ohmic electrode is formed by embedding a conductive material in the opening 521.2.
  • a gate electrode G50 which is a Schottky electrode is formed.
  • the gate electrode G50 is formed between the source electrode S50 and the drain electrode D50.
  • a surface protective film 550 is formed on the source electrode S50, the drain electrode D50, and the gate electrode G50.
  • the field effect transistor 500 is also referred to as a conventional FET.
  • the ON resistance can be reduced by increasing the width of the gate electrode (the width of the current path between the source and drain).
  • the pit is a void-like defect.
  • the withstand voltage between the pits and the substrate decreases. That is, the withstand voltage of the FET (device) decreases.
  • the withstand voltage is a limit value of a voltage that can be applied to a device or the like.
  • the probability that the withstand voltage of the FET (device) is less than a predetermined withstand voltage for being regarded as a non-defective product increases, and the yield of the FET (device) decreases.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a field effect transistor capable of suppressing a decrease in yield.
  • a field effect transistor includes a substrate, a first semiconductor layer made of a first nitride semiconductor, and a band gap larger than that of the first nitride semiconductor.
  • An opening is formed in the second semiconductor layer so as to penetrate the second semiconductor layer and reach the first semiconductor layer.
  • An insulator is formed on at least a part of the upper surface where the second semiconductor layer is not formed above, and an electrode is formed in the opening so as to cover the insulator.
  • the electrode includes the first semiconductor layer and the second semiconductor layer. It is formed in contact with the interface with the body layer.
  • an insulator is formed on at least a part of the upper surface of the first semiconductor layer where the second semiconductor layer is not formed above.
  • An electrode is formed in the opening so as to cover the insulator. The electrode is formed so as to be in contact with an interface between the first semiconductor layer and the second semiconductor layer.
  • the insulator can suppress a decrease in withstand voltage between the defect and the substrate. That is, the insulator can suppress a decrease in withstand voltage of the field effect transistor.
  • a two-dimensional electron gas layer is formed on a surface portion of the first semiconductor layer, which corresponds to a region in the vicinity of the interface between the first semiconductor layer and the second semiconductor layer,
  • the electrode is formed so as to penetrate the second semiconductor layer and the two-dimensional electron gas layer.
  • the electrode is in direct contact with the two-dimensional electron gas layer. Therefore, even if an insulator is formed, the contact resistance of the electrode can be reduced.
  • an n-type impurity is doped in a portion corresponding to the inner surface portion of the opening of the first semiconductor layer and the second semiconductor layer.
  • the portion corresponding to the inner surface portion of the opening includes an end portion of the interface between the first semiconductor layer and the second semiconductor layer.
  • a buffer layer is further provided, and the substrate, the buffer layer, and the first semiconductor layer are stacked in this order.
  • the insulator is made of at least one of AlN, SiO 2 , SiN, sapphire, diamond, and an insulating organic material.
  • FIG. 1 is a diagram showing a cross-sectional structure of the field effect transistor according to the first embodiment.
  • FIG. 2 is a diagram showing the relationship between the element area of the device and its yield.
  • FIG. 3 is a diagram for explaining a field effect transistor having a defect.
  • FIG. 4 is a diagram showing a cross-sectional structure of the field effect transistor according to the second embodiment.
  • FIG. 5 is a diagram showing a cross-sectional structure of the field effect transistor according to the third embodiment.
  • FIG. 6 is a diagram showing a cross-sectional structure of a conventional field effect transistor.
  • FIG. 7 is an electron micrograph showing hexagonal pits.
  • FIG. 1 is a diagram showing a cross-sectional structure of a field effect transistor 100 according to the first embodiment.
  • the field effect transistor 100 is a heterojunction field effect transistor.
  • the field effect transistor 100 is also a high electron mobility transistor (HEMT).
  • FIG. 1 shows a surface protective film 150 that is not included in the field effect transistor 100.
  • the surface protective film 150 may be included in the field effect transistor 100.
  • the field effect transistor 100 includes a substrate 101, a buffer layer 102, a first semiconductor layer 110, a second semiconductor layer 120, a source electrode S10, a drain electrode D10, and a gate.
  • An electrode G10 and insulators 130.1 and 130.2 are provided.
  • the substrate 101 is, for example, a p-type Si substrate.
  • the buffer layer 102 is formed on the substrate 101.
  • the buffer layer 102 has an AlN (aluminum nitride) buffer, a superlattice structure in which 100 cycles of AlN and GaN are formed.
  • the film thickness of the AlN buffer is, for example, 300 nm.
  • the film thickness of AlN in one period of the superlattice structure is, for example, 5 nm.
  • the film thickness of GaN in one period of the superlattice structure is, for example, 20 nm.
  • the first semiconductor layer 110 is formed on the buffer layer 102. That is, the first semiconductor layer 110 is formed above the substrate 101. That is, the substrate 101, the buffer layer 102, and the first semiconductor layer 110 are stacked in this order.
  • the first semiconductor layer 110 is made of a first nitride semiconductor.
  • the first nitride semiconductor is, for example, GaN (gallium nitride). Note that the first nitride semiconductor is not limited to GaN, and may be another material that is a nitride semiconductor. Further, the first nitride semiconductor may be a mixture of GaN and other materials.
  • the film thickness of the first semiconductor layer 110 is, for example, 2 ⁇ m.
  • the second semiconductor layer 120 is formed on the first semiconductor layer 110.
  • the second semiconductor layer 120 is made of a second nitride semiconductor.
  • the second nitride semiconductor is, for example, AlGaN.
  • the second nitride semiconductor is not limited to AlGaN, and may be another material that is a nitride semiconductor.
  • the second nitride semiconductor may be a mixture of AlGaN and other materials.
  • the film thickness of the second semiconductor layer 120 is, for example, 50 nm.
  • the band gap of the second nitride semiconductor is larger than that of the first nitride semiconductor.
  • a heterojunction interface is formed by forming the second semiconductor layer 120 on the first semiconductor layer 110. Therefore, a 2DEG (two-dimensional electron gas) layer 111 is formed in a region near the heterojunction interface in the first semiconductor layer 110.
  • the 2DEG layer 111 is a layer formed of 2DEG (two-dimensional electron gas).
  • a two-dimensional electron gas layer (2DEG layer 111) is formed on the surface portion of the first semiconductor layer 110, which corresponds to a region near the interface between the first semiconductor layer 110 and the second semiconductor layer 120. Is done.
  • an opening (hereinafter also referred to as a through region) penetrating the second semiconductor layer 120 is formed. Specifically, openings 121.1 and 121.2 that penetrate through the second semiconductor layer 120 and reach (contact with) the first semiconductor layer 110 are formed in the second semiconductor layer 120.
  • the openings 121.1 and 121.2 are formed by a dry etching process.
  • the depth of each of the openings 121.1 and 121.2 is, for example, 100 nm.
  • Insulator 130.1 is formed.
  • the area of the bottom surface of the insulator 130.1 is, for example, 80% to 100% of the area of the layer upper surface A.
  • An insulator 130.2 is formed.
  • the area of the bottom surface of the insulator 130.2 is, for example, 80% to 100% of the area of the layer upper surface B.
  • a source electrode S10 which is an ohmic electrode is formed in the opening 121.1. That is, an electrode (source electrode S10) is formed in the opening 121.1 so as to cover the upper portion of the insulator 130.1.
  • the source electrode S10 as an electrode is formed so as to be in contact with the interface between the first semiconductor layer 110 and the second semiconductor layer 120. Specifically, the source electrode S10 as an electrode is formed so as to be in contact with an end portion of the interface between the first semiconductor layer 110 and the second semiconductor layer 120.
  • the source electrode S10 as an electrode is formed so as to penetrate the second semiconductor layer 120 and the two-dimensional electron gas layer (2DEG layer 111).
  • the source electrode S10 is formed so that the lower part of the source electrode S10 reaches a region below the 2DEG layer 111.
  • the source electrode S10 is mainly made of Ti and Al.
  • the film thickness of the source electrode S10 is 200 nm.
  • the drain electrode D10 which is an ohmic electrode is formed in the opening 121.2. That is, an electrode (drain electrode D10) is formed in the opening 121.2 so as to cover the upper portion of the insulator 130.2.
  • the drain electrode D ⁇ b> 10 as an electrode is formed so as to be in contact with the interface between the first semiconductor layer 110 and the second semiconductor layer 120.
  • the drain electrode D ⁇ b> 10 as an electrode is formed so as to be in contact with an end portion of the interface between the first semiconductor layer 110 and the second semiconductor layer 120.
  • the drain electrode D10 as an electrode is formed so as to penetrate the second semiconductor layer 120 and the two-dimensional electron gas layer (2DEG layer 111).
  • drain electrode D10 is formed so that the lower portion of the drain electrode D10 reaches a region below the 2DEG layer 111.
  • the drain electrode D10 is mainly made of Al.
  • the drain electrode D10 has a thickness of 200 nm.
  • the source electrode S10 and the drain electrode D10 are sequentially formed.
  • the gate electrode G10 is formed on the second semiconductor layer 120 and is formed between the source electrode S10 and the drain electrode D10.
  • the gate electrode G10 is made of a Schottky electrode or a p-type nitride semiconductor.
  • An example of the p-type nitride semiconductor is p-GaN.
  • a surface protective film 150 is formed on the source electrode S10, the drain electrode D10, and the gate electrode G10.
  • the inventors of the present application used AlN formed by a plasma CVD apparatus as a material constituting the insulators 130.1 and 130.2. Further, the inventors of the present application set the film thickness of the insulators 130.1 and 130.2 to 150 nm, and the distance d1 between the insulator 130.1 and the 2DEG layer 111 in the X direction is, for example, 0.5 ⁇ m. It was. The distance d1 between the insulator 130.2 and the 2DEG layer 111 in the X direction is also set to 0.5 ⁇ m as an example.
  • the inventors of the present application used AlN having good heat dissipation as a material constituting the insulators 130.1 and 130.2 in consideration of heat dissipation, but is not limited to this and functions as an insulator. Other materials may be used as long as they are materials.
  • the material constituting the insulators 130.1 and 130.2 may be, for example, SiO 2 , SiN, Al 2 O 3 , sapphire, diamond, or an insulating organic material. That is, the insulators 130.1 and 130.2 are made of at least one of AlN, SiO 2 , SiN, sapphire, diamond, and an insulating organic material.
  • FIG. 2 is a diagram showing the relationship between the element area of the device and its yield.
  • the horizontal axis indicates the element area of the field effect transistor, and the vertical axis indicates the yield of the field effect transistor.
  • the field effect transistor is also referred to as an FET.
  • the yield of the FET is a yield when an FET satisfying the following condition A is regarded as “defective”.
  • the condition A is that the leakage current is 10 ⁇ 7 A / mm or less when the drain-source voltage V DS is 400 V in the FET OFF state.
  • a defect that causes a decrease in withstand voltage of a device is also referred to as a withstand voltage decrease defect.
  • the withstand voltage drop defect is a pit.
  • the withstand voltage drop defect is not limited to a pit, and may be, for example, a dislocation, a micropipe, or an inversion domain.
  • Characteristic curves L11, L12, L13, L14, L15, and L16 are theoretical curves corresponding to the density of the withstand voltage drop defect when it is assumed that the withstand voltage drop defect exists in the device (FET).
  • the withstand voltage drop defect assumed to exist in the device is, for example, a defect that prevents the withstand voltage of the device (FET) from becoming 400 V or more.
  • the withstand voltage drop defect is a pit.
  • the above-mentioned density of the withstand voltage drop defect is also the in-plane density of the leak path.
  • the characteristic curves L11, L12, L13, L14, L15, and L16 are characteristic curves corresponding to the withstand voltage drop defect density of 10,000, 1000, 100, 10, 1, 0.1 / cm 2 , respectively.
  • the density of the withstand voltage drop defect that prevents the withstand voltage of the device (FET) from becoming 400 V or higher is about 10 / cm 2 .
  • a characteristic point P1 (triangle ( ⁇ ) mark) indicates the yield of the field effect transistor 100 (device) in which the insulators 130.1 and 130.2 are formed.
  • the black circles ( ⁇ ) are plots of the yield when the insulators 130.1 and 130.2 are not formed in the FET having various element areas as a function of the element area.
  • the characteristic point P0 indicates the yield of the device (field effect transistor) when the insulators 130.1 and 130.2 are not formed in the field effect transistor 100.
  • the yield indicated by the characteristic point P1 is about twice the yield indicated by the characteristic point P0 in the same element area. That is, in the same element area, the yield was doubled when the insulator was present, compared to the case where the insulator was absent. Thus, it can be seen that the yield of the device (field effect transistor) is improved by the formation of the insulator.
  • the conventional FET described in FIG. 6 is considered.
  • the withstand voltage between the withstand voltage drop defect and the substrate is lowered.
  • the voltage drop defect is a pit as an example.
  • the probability that the withstand voltage of the FET (device) is less than a predetermined withstand voltage for being regarded as a non-defective product increases, and the yield of the FET (device) decreases.
  • the length of the gate electrode in the longitudinal direction (the length of the gate electrode G50 in FIG. 6 in the depth direction) is increased and the effective area of the FET (device) is increased, the breakdown voltage drop defect in the effective area of the device is increased.
  • the probability of existence increases. Therefore, in order to maintain the existence probability of the withstand voltage drop defect below a predetermined value, the length of the gate electrode cannot be increased indefinitely.
  • the width (length) in the X direction of the source electrode S50 in FIG. 6 is referred to as a source electrode length. Further, the width (length) in the X direction of the drain electrode D50 in FIG. 6 is referred to as a drain electrode length.
  • Reason A is because the current flowing through the source electrode and the drain electrode is limited.
  • Reason B is that if the source electrode length and the drain electrode length are shortened, the heat dissipation property is deteriorated and the device characteristics may be deteriorated.
  • a withstand voltage drop defect B11 exists immediately below the insulator 130.1.
  • the withstand voltage drop defect B11 is a pit.
  • the withstand voltage drop defect B11 exists immediately below the insulator 130.2. In this case, even if a voltage is applied to the drain electrode D10, since the insulator 130.2 exists, the withstand voltage between the withstand voltage drop defect B11 and the substrate can be maintained.
  • the ohmic electrodes (source electrode S10, drain electrode D10) are in direct contact with the 2DEG layer 111. Therefore, even if the insulators 130.1 and 130.2 are formed, the contact resistance between the ohmic electrode (source electrode S10 and drain electrode D10) and the 2DEG layer 111 is not affected. Therefore, it does not affect the static characteristics of the device.
  • field effect transistor 100 even if the effective area of field effect transistor 100 is increased by increasing the gate width, field effect transistor 100 has a desired withstand voltage. Can be maintained. That is, it is possible to suppress a decrease in the probability that the withstand voltage of the field effect transistor 100 maintains a predetermined withstand voltage or higher for being regarded as a non-defective product. That is, it is possible to suppress a decrease in yield of the field effect transistor.
  • FIG. 4 is a diagram showing a cross-sectional structure of a field effect transistor 100A according to the second embodiment.
  • the field effect transistor 100A is different from the field effect transistor 100 of FIG. 1 in that a region 122 doped with an n-type impurity is formed. Since the other structure of field effect transistor 100A is the same as that of field effect transistor 100, detailed description will not be repeated. Further, since the material of the constituent elements constituting the field effect transistor 100A is the same as that of the field effect transistor 100, detailed description will not be repeated.
  • each of the openings 121.1 and 121.2 is also collectively referred to as an opening 121.
  • a portion (region 122) corresponding to the inner surface portion of the opening 121 is doped with an n-type impurity.
  • the n-type impurity is, for example, silicon (Si).
  • the concentration of the n-type impurity when the n-type impurity is doped is 10 ⁇ 18 cm ⁇ 3 .
  • a portion (region 122) of the first semiconductor layer 110 and the second semiconductor layer 120 corresponding to the inner surface portion of the opening 121.1 is doped with an n-type impurity.
  • the portion corresponding to the inner surface portion of the opening 121.1 includes the end portion of the interface between the first semiconductor layer 110 and the second semiconductor layer 120. That is, the n-type impurity is doped in the portion (region 122) where the source electrode S10 (ohmic electrode) and the 2DEG layer 111 are in contact.
  • a portion (region 122) corresponding to the inner surface portion of the opening 121.2 is doped with an n-type impurity.
  • the portion corresponding to the inner surface portion of the opening 121.2 includes the end portion of the interface between the first semiconductor layer 110 and the second semiconductor layer 120. That is, the n-type impurity is doped in the portion (region 122) where the drain electrode D10 (ohmic electrode) and the 2DEG layer 111 are in contact.
  • the contact resistance between the drain electrode D10 (ohmic electrode) and the 2DEG layer 111 is reduced.
  • the material constituting the insulators 130.1 and 130.2 is AlN, and the film thickness of the insulators 130.1 and 130.2 is 150 nm. It is. Further, a distance d1 (see FIG. 1) between the insulator 130.1 (insulator 130.2) and the 2DEG layer 111 in the X direction is, for example, 0.5 ⁇ m.
  • the yield of FET is the yield when an FET satisfying the above-mentioned condition A is regarded as “defective”, as in the first embodiment.
  • a characteristic point P2 (outlined square ( ⁇ ) mark) shows the yield of the field effect transistor 100A in which the insulators 130.1 and 130.2 are formed.
  • the yield indicated by the characteristic point P2 is approximately twice the yield indicated by the characteristic point P0. That is, the yield of the field effect transistor in the presence of an insulator is approximately twice that of the field effect transistor in the absence of an insulator. Thus, even in the configuration of the field effect transistor 100A in the present embodiment, an improvement in yield can be achieved.
  • the configuration of the field effect transistor 100A in the present embodiment can suppress a decrease in the yield of the field effect transistor 100A as in the first embodiment.
  • FIG. 5 is a diagram showing a cross-sectional structure of a field effect transistor 100B according to the third embodiment.
  • the field effect transistor 100B is different from the field effect transistor 100 of FIG. 1 in that the insulator 130.1 is not formed in the opening 121.1. Since the structure of the other field effect transistor 100B is the same as that of the field effect transistor 100, detailed description will not be repeated. Further, since the material of the constituent elements constituting the field effect transistor 100B is the same as that of the field effect transistor 100, detailed description will not be repeated.
  • the present invention is not limited to this configuration, and only the insulator 130.1 of the insulators 130.1 and 130.2 may be formed in the field effect transistor 100B.
  • the material constituting the insulator 130.2 is AlN, and the thickness of the insulator 130.2 is 150 nm. Further, a distance d1 (see FIG. 1) between the insulator 130.2 and the 2DEG layer 111 in the X direction is 0.5 ⁇ m as an example.
  • the material constituting the insulator 130.2 is AlN with good heat dissipation in consideration of heat dissipation, but the material is not limited to this and functions as an insulator. Other materials may be used if present.
  • the material constituting the insulator 130.2 may be, for example, SiO 2 , SiN, Al 2 O 3 , sapphire, diamond, or an insulating organic material.
  • the yield of FET is the yield when an FET satisfying the above-mentioned condition A is regarded as “defective”, as in the first embodiment.
  • a characteristic point P3 (open white circle ( ⁇ ) mark) indicates the yield of the field effect transistor 100B in which the insulator 130.2 is formed. As shown in FIG. 2, the yield indicated by the characteristic point P2 is about 1.5 times the yield indicated by the characteristic point P0 in the same element area. Thus, even in the configuration of the field effect transistor 100B in this embodiment, an improvement in yield can be achieved.
  • the configuration of the field effect transistor 100B in the present embodiment can suppress a decrease in the yield of the field effect transistor 100B as in the first embodiment.
  • the field effect transistor according to the present invention can be used as a power transistor used in a power supply circuit of a consumer device such as an air conditioner or a dimmer.

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Abstract

　開口部（１２１．１）の形成により、第１の半導体層（１１０）の上面のうち、上方に第２の半導体層（１２０）が形成されていない部分の少なくとも一部には、絶縁体（１３０．１）が形成される。開口部（１２１．１）には、絶縁体（１３０．１）を覆うようにソース電極（Ｓ１０）が形成される。ソース電極（Ｓ１０）は、第１の半導体層（１１０）と前記第２の半導体層（１２０）との界面と接するように形成される。

Description

電界効果トランジスタ
　本発明は、民生機器の電源回路に用いられるパワートランジスタに適用可能な電界効果トランジスタに関する。
　窒化物半導体は、シリコン（Ｓｉ）やＧａＡｓなどと比べ、バンドギャップ、絶縁破壊電界、電子の飽和ドリフト速度のいずれもが大きい。また、（０００１）面を主面とする基板上に形成された、ＡｌＧａＮ／ＧａＮからなる、ヘテロ構造のトランジスタでは、自発分極およびピエゾ分極によりヘテロ界面に２次元電子ガス（以下、２ＤＥＧともいう）が生じる。
　そのため、当該ヘテロ構造のトランジスタでは、何もドープしなくとも１×１０13ｃｍ-2程度以上のシートキャリア濃度の２ＤＥＧが得られる。この高濃度の２ＤＥＧをキャリアとして用いた高電子移動度トランジスタ（ＨＥＭＴ（High Electron Mobility Transistor））が近年注目を集めており、種々のＨＥＭＴ構造（ヘテロ接合）の電界効果トランジスタが提案されている。
　図６は、特許文献１に示される従来の電界効果トランジスタ５００の断面構造を示す図である。以下においては、電界効果トランジスタを、単に、ＦＥＴ（Field Effect Transistor）ともいう。また、以下においては、ＦＥＴを、単に、デバイスともいう。
　図６に示されるように、電界効果トランジスタ５００においては、基板５０１上に、第１の窒化物半導体（ＧａＮ）からなる第１の半導体層５１０（動作層）、第２の窒化物半導体からなる第２の半導体層５２０（障壁層）が積層される。第２の窒化物半導体のバンドギャップは、第１の窒化物半導体のバンドギャップより大きい。
　第１の半導体層５１０上に第２の半導体層５２０が形成されることにより、ヘテロ接合界面が形成される。そのため、第１の半導体層５１０におけるヘテロ接合界面の近傍の領域には、２ＤＥＧ層５１１が形成される。
　第２の半導体層５２０には、当該第２の半導体層５２０を貫通して第１の半導体層５１０に達する（接する）開口部５２１．１，５２１．２が形成される。
　なお、開口部５２１．１，５２１．２の各々は、２ＤＥＧ層５１１を貫通し、当該２ＤＥＧ層５１１よりも下側の領域に達するように形成される。
　開口部５２１．１の内部に、導電性材料が埋め込まれることにより、オーミック電極であるソース電極Ｓ５０が形成される。また、開口部５２１．２の内部に、導電性材料が埋め込まれることにより、オーミック電極であるドレイン電極Ｄ５０が形成される。
　第２の半導体層５２０上には、ショットキー電極であるゲート電極Ｇ５０が形成される。また、ゲート電極Ｇ５０は、ソース電極Ｓ５０とドレイン電極Ｄ５０との間に形成される。
　なお、ソース電極Ｓ５０、ドレイン電極Ｄ５０およびゲート電極Ｇ５０上には、表面保護膜５５０が形成される。
　この構成により、オーミック電極と２ＤＥＧ層とが直接接触するため、オーミック電極のコンタクト抵抗を低減することができる。以下においては、電界効果トランジスタ５００を、従来のＦＥＴともいう。
特開２００７－３２９３５０号公報
　しかしながら、従来のＦＥＴでは、以下のような問題を解決できない。
　例えば、従来のＦＥＴにおいては、ゲート電極の幅（ソース－ドレイン間の電流経路の幅）を長くすることにより、ＯＮ時の抵抗（ＯＮ抵抗）を下げることができる。
　ところが、当該従来のＦＥＴの第１の半導体層５１０または第２の半導体層５２０には、図７の電子線顕微鏡写真に示されるような小さなピットが存在する場合がある。当該ピットは、ボイド状の欠陥である。ピットが存在する場合、ピットと基板との間の耐電圧が低下する。すなわち、ＦＥＴ（デバイス）の耐電圧が低下する。耐電圧とは、デバイス等に印加可能な電圧の限界値である。
　そのため、ＦＥＴ（デバイス）の耐電圧が、良品とみなされるための所定の耐電圧未満となる確率が増大し、ＦＥＴ（デバイス）の歩留りが低下する。
　本発明は、上述の問題点を解決するためになされたものであって、その目的は、歩留りの低下を抑制可能な電界効果トランジスタを提供することである。
　上述の課題を解決するために、この発明のある局面に従う電界効果トランジスタは、基板と、第１の窒化物半導体からなる第１の半導体層と、前記第１の窒化物半導体よりもバンドギャップの大きい第２の窒化物半導体からなる第２の半導体層とを備え、前記第１の半導体層は、前記基板の上方に形成され、前記第２の半導体層は、前記第１の半導体層上に形成され、前記第２の半導体層には、該第２の半導体層を貫通して前記第１の半導体層に達する開口部が形成され、前記開口部の形成により、前記第１の半導体層の上面のうち、上方に前記第２の半導体層が形成されていない部分の少なくとも一部には、絶縁体が形成され、前記開口部には、前記絶縁体を覆うように電極が形成され、前記電極は、前記第１の半導体層と前記第２の半導体層との界面と接するように形成される。
　すなわち、前記開口部の形成により、前記第１の半導体層の上面のうち、上方に前記第２の半導体層が形成されていない部分の少なくとも一部には、絶縁体が形成される。前記開口部には、前記絶縁体を覆うように電極が形成される。前記電極は、前記第１の半導体層と前記第２の半導体層との界面と接するように形成される。
　ここで、仮に、第１の半導体層のうち、絶縁体の下部に耐電圧の低下の要因となる欠陥（例えば、ピット）が存在するとする。この場合、絶縁体により、欠陥と基板との間の耐電圧の低下を抑制することができる。すなわち、絶縁体により、電界効果トランジスタの耐電圧の低下を抑制することができる。
　これにより、耐電圧の低下の要因となる欠陥が存在する場合でも、電界効果トランジスタの耐電圧が、良品とみなされるための所定の耐電圧以上を維持する確率の低下を抑制することができる。
　すなわち、電界効果トランジスタの歩留りの低下を抑制することができる。
　また、好ましくは、前記第１の半導体層と前記第２の半導体層との界面の近傍の領域に相当する、前記第１の半導体層の表面部には、２次元電子ガス層が形成され、前記電極は、前記第２の半導体層および前記２次元電子ガス層を貫通するように形成される。
　これにより、電極は、２次元電子ガス層と直接接触する。そのため、絶縁体が形成されていても、当該電極のコンタクト抵抗を小さくすることができる。
　また、好ましくは、前記第１の半導体層および前記第２の半導体層のうち、前記開口部の内側の表面部に相当する部分には、ｎ型不純物がドーピングされる。
　また、好ましくは、前記開口部の内側の表面部に相当する部分は、前記第１の半導体層と前記第２の半導体層との界面の端部を含む。
　また、好ましくは、さらに、バッファ層を備え、前記基板、前記バッファ層および前記第１の半導体層は、この順で積層される。
　また、好ましくは、前記絶縁体は、少なくとも、ＡｌＮ、ＳｉＯ2、ＳｉＮ、サファイア、ダイヤモンドおよび絶縁性有機物のいずれかからなる。
　本発明により、歩留りの低下を抑制することができる。
図１は、第１の実施の形態における電界効果トランジスタの断面構造を示す図である。 図２は、デバイスの素子面積とその歩留りとの関係を表した図である。 図３は、欠陥が存在する電界効果トランジスタを説明するための図である。 図４は、第２の実施の形態における電界効果トランジスタの断面構造を示す図である。 図５は、第３の実施の形態における電界効果トランジスタの断面構造を示す図である。 図６は、従来の電界効果トランジスタの断面構造を示す図である。 図７は、六角形状のピットを示す電子線顕微鏡写真である。
　以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の構成要素には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明を省略する場合がある。
　なお、実施の形態において例示される各構成要素の寸法、材質、形状、それらの相対配置などは、本発明が適用される装置の構成や各種条件により適宜変更されるものであり、本発明はそれらの例示に限定されるものではない。また、各図における各構成要素の寸法は、実際の寸法と異なる場合がある。
　＜第１の実施の形態＞
　図１は、第１の実施の形態における電界効果トランジスタ１００の断面構造を示す図である。電界効果トランジスタ１００は、ヘテロジャンクション電界効果トランジスタである。また、電界効果トランジスタ１００は、高電子移動度トランジスタ（ＨＥＭＴ）でもある。なお、図１には、電界効果トランジスタ１００には含まれない表面保護膜１５０が示される。なお、表面保護膜１５０は、電界効果トランジスタ１００に含まれても良い。
　図１に示されるように、電界効果トランジスタ１００は、基板１０１と、バッファ層１０２と、第１の半導体層１１０と、第２の半導体層１２０と、ソース電極Ｓ１０と、ドレイン電極Ｄ１０と、ゲート電極Ｇ１０と、絶縁体１３０．１，１３０．２とを備える。
　基板１０１は、一例として、ｐ型のＳｉ基板である。
　バッファ層１０２は、基板１０１上に形成される。バッファ層１０２は、ＡｌＮ（窒化アルミニウム）バッファ、ＡｌＮおよびＧａＮを１００周期形成した超格子構造を有する。当該ＡｌＮバッファの膜厚は、例えば、３００ｎｍである。当該超格子構造１周期中のＡｌＮの膜厚は、例えば、５ｎｍである。当該超格子構造１周期中のＧａＮの膜厚は、例えば、２０ｎｍである。
　第１の半導体層１１０は、バッファ層１０２上に形成される。すなわち、第１の半導体層１１０は、基板１０１の上方に形成される。つまり、基板１０１、バッファ層１０２および第１の半導体層１１０は、この順で積層される。
　第１の半導体層１１０は、第１の窒化物半導体からなる。第１の窒化物半導体は、例えば、ＧａＮ（窒化ガリウム）である。なお、第１の窒化物半導体は、ＧａＮに限定されず、窒化物半導体である他の材料であってもよい。また、第１の窒化物半導体は、ＧａＮと他の材料が混合されたものであってもよい。第１の半導体層１１０の膜厚は、例えば、２μｍである。
　第２の半導体層１２０は、第１の半導体層１１０上に形成される。第２の半導体層１２０は、第２の窒化物半導体からなる。第２の窒化物半導体は、例えば、ＡｌＧａＮである。なお、第２の窒化物半導体は、ＡｌＧａＮに限定されず、窒化物半導体である他の材料であってもよい。また、第２の窒化物半導体は、ＡｌＧａＮと他の材料が混合されたものであってもよい。第２の半導体層１２０の膜厚は、例えば、５０ｎｍである。
　第２の窒化物半導体のバンドギャップは、第１の窒化物半導体のバンドギャップより大きい。
　なお、第１の半導体層１１０上に第２の半導体層１２０が形成されることにより、ヘテロ接合界面が形成される。そのため、第１の半導体層１１０におけるヘテロ接合界面の近傍の領域には、２ＤＥＧ（２次元電子ガス）層１１１が形成される。２ＤＥＧ層１１１は、２ＤＥＧ（２次元電子ガス）により形成される層である。
　すなわち、第１の半導体層１１０と第２の半導体層１２０との界面の近傍の領域に相当する、第１の半導体層１１０の表面部には、２次元電子ガス層（２ＤＥＧ層１１１）が形成される。
　第２の半導体層１２０には、当該第２の半導体層１２０を貫通する開口部（以下、貫通領域部ともいう）が形成される。具体的には、第２の半導体層１２０には、第２の半導体層１２０を貫通して第１の半導体層１１０に達する（接する）開口部１２１．１，１２１．２が形成される。
　開口部１２１．１，１２１．２は、ドライエッチング工程により形成される。開口部１２１．１，１２１．２の各々の深さは、例えば、１００ｎｍである。
　開口部１２１．１の形成により、第１の半導体層１１０の上面のうち、上方に第２の半導体層１２０が形成されていない部分（以下、層上面Ａともいう）の少なくとも一部には、絶縁体１３０．１が形成される。なお、絶縁体１３０．１の底面の面積は、層上面Ａの面積の例えば８０％～１００％である。
　開口部１２１．２の形成により、第１の半導体層１１０の上面のうち、上方に第２の半導体層１２０が形成されていない部分（以下、層上面Ｂともいう）の少なくとも一部には、絶縁体１３０．２が形成される。
　なお、絶縁体１３０．２の底面の面積は、層上面Ｂの面積の例えば８０％～１００％である。
　開口部１２１．１には、オーミック電極であるソース電極Ｓ１０が形成される。すなわち、開口部１２１．１には、絶縁体１３０．１の上部を覆うように電極（ソース電極Ｓ１０）が形成される。電極としてのソース電極Ｓ１０は、第１の半導体層１１０と第２の半導体層１２０との界面と接するように形成される。具体的には、電極としてのソース電極Ｓ１０は、第１の半導体層１１０と第２の半導体層１２０との界面の端部と接するように形成される。また、電極としてのソース電極Ｓ１０は、第２の半導体層１２０および２次元電子ガス層（２ＤＥＧ層１１１）を貫通するように形成される。
　また、ソース電極Ｓ１０は、当該ソース電極Ｓ１０の下部が、当該２ＤＥＧ層１１１よりも下側の領域に達するように形成される。
　ソース電極Ｓ１０は、主に、ＴｉとＡｌからなる。ソース電極Ｓ１０の膜厚は、２００ｎｍである。
　開口部１２１．２には、オーミック電極であるドレイン電極Ｄ１０が形成される。すなわち、開口部１２１．２には、絶縁体１３０．２の上部を覆うように電極（ドレイン電極Ｄ１０）が形成される。電極としてのドレイン電極Ｄ１０は、第１の半導体層１１０と第２の半導体層１２０との界面と接するように形成される。具体的には、電極としてのドレイン電極Ｄ１０は、第１の半導体層１１０と第２の半導体層１２０との界面の端部と接するように形成される。また、電極としてのドレイン電極Ｄ１０は、第２の半導体層１２０および２次元電子ガス層（２ＤＥＧ層１１１）を貫通するように形成される。
　また、ドレイン電極Ｄ１０は、当該ドレイン電極Ｄ１０の下部が、当該２ＤＥＧ層１１１よりも下側の領域に達するように形成される。
　ドレイン電極Ｄ１０は、主に、Ａｌからなる。ドレイン電極Ｄ１０の厚みは、２００ｎｍである。ソース電極Ｓ１０およびドレイン電極Ｄ１０は、順次形成される。
　ゲート電極Ｇ１０は、第２の半導体層１２０上に形成され、かつ、ソース電極Ｓ１０とドレイン電極Ｄ１０との間に形成される。ゲート電極Ｇ１０は、ショットキー電極もしくはｐ型窒化物半導体からなる。ｐ型窒化物半導体としては一例としてｐ－ＧａＮが挙げられる。
　ソース電極Ｓ１０、ドレイン電極Ｄ１０およびゲート電極Ｇ１０上には、表面保護膜１５０が形成される。
　本願の発明者らは、絶縁体１３０．１，１３０．２を構成する材料として、プラズマＣＶＤ装置により形成されるＡｌＮを用いた。また、本願の発明者らは、絶縁体１３０．１，１３０．２の膜厚を１５０ｎｍとし、Ｘ方向における、絶縁体１３０．１と２ＤＥＧ層１１１との距離ｄ１は、一例として、０．５μｍとした。また、Ｘ方向における、絶縁体１３０．２と２ＤＥＧ層１１１との距離ｄ１も、一例として、０．５μｍとした。
　本願の本発明者らは、絶縁体１３０．１，１３０．２を構成する材料として、放熱性を考慮して放熱性のよいＡｌＮを用いたが、これに限定されず、絶縁体として機能する材料であれば他の材料が用いられてもよい。
　絶縁体１３０．１，１３０．２を構成する材料は、例えば、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、サファイア、ダイヤモンド、絶縁性有機物等であってもよい。すなわち、絶縁体１３０．１，１３０．２は、少なくとも、ＡｌＮ、ＳｉＯ2、ＳｉＮ、サファイア、ダイヤモンドおよび絶縁性有機物のいずれかからなる。
　図２は、デバイスの素子面積とその歩留りとの関係を表した図である。
　図２において、横軸は、電界効果トランジスタの素子面積を示し、縦軸は、電界効果トランジスタの歩留りを示す。以下においては、電界効果トランジスタを、ＦＥＴともいう。
　ここで、ＦＥＴとしての電界効果トランジスタ１００の構造として、ソース－ゲート間距離ＬSG＝１．５μｍ、ゲート電極長ＬG＝２μｍ、ゲート－ドレイン間距離ＬGD＝１０μｍ、ソース電極長ＬS＝８μｍ、ドレイン電極長ＬD＝８μｍとした。
　ＦＥＴの歩留りは、以下の条件Ａを満たすＦＥＴを「不良」とみなした場合の歩留りである。当該条件Ａは、ＦＥＴのＯＦＦ状態において、ドレイン－ソース間電圧ＶDSが４００Ｖである場合にリーク電流が１０-7Ａ／ｍｍ以下であるという条件である。
　以下においては、デバイス（例えば、ＦＥＴ）の耐電圧の低下の要因となる欠陥を、耐電圧低下欠陥ともいう。耐電圧低下欠陥は、一例として、ピットであるとする。なお、耐電圧低下欠陥は、ピットに限定されず、例えば、転位、マイクロパイプ、インバージョンドメインであってもよい。
　特性曲線Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４，Ｌ１５，Ｌ１６は、デバイス（ＦＥＴ）内に、耐電圧低下欠陥が存在すると仮定した場合の当該耐電圧低下欠陥の密度に対応する理論曲線である。
　デバイス（ＦＥＴ）内に存在すると仮定した耐電圧低下欠陥は、一例として、デバイス（ＦＥＴ）の耐電圧が４００Ｖ以上になることを妨げる欠陥であるとする。当該耐電圧低下欠陥は、一例として、ピットであるとする。前述の耐電圧低下欠陥の密度とは、リークパスの面内密度でもある。
　特性曲線Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４，Ｌ１５，Ｌ１６は、それぞれ、耐電圧低下欠陥の密度が１００００，１０００，１００，１０，１，０．１／ｃｍ2に対応する特性曲線である。
　特性曲線Ｌ１１～Ｌ１６より、デバイス（ＦＥＴ）の耐電圧が４００Ｖ以上になることを妨げる耐電圧低下欠陥の密度は、およそ１０／ｃｍ2であることがわかる。
　図２において、特性点Ｐ１（三角（▲）印）は、絶縁体１３０．１，１３０．２が形成された電界効果トランジスタ１００（デバイス）の歩留りを示す。
　一方、黒丸（●）印は種々の素子面積を持つＦＥＴにおいて、絶縁体１３０．１，１３０．２が形成されてない場合の歩留りを、素子面積の関数としてプロットしたものである。特性点Ｐ０は、電界効果トランジスタ１００において、仮に、絶縁体１３０．１，１３０．２が形成されていない場合のデバイス（電界効果トランジスタ）の歩留りを示す。
　図２より、同一素子面積において、特性点Ｐ１が示す歩留りは、特性点Ｐ０が示す歩留りの約２倍である。すなわち、同一素子面積において、絶縁体がない場合と比べ、絶縁体がある場合には歩留りが２倍に上昇した。このように、絶縁体の形成によりデバイス（電界効果トランジスタ）の歩留りが向上することがわかる。
　＜比較例＞
　ここで、図６で説明した、従来のＦＥＴについて考察する。前述したように、当該従来のＦＥＴの第１の半導体層５１０または第２の半導体層５２０に、耐電圧低下欠陥が存在する場合、耐電圧低下欠陥と基板との間の耐電圧が低下する。ここで、当該電圧低下欠陥は、一例として、ピットであるとする。
　そのため、ＦＥＴ（デバイス）の耐電圧が、良品とみなされるための所定の耐電圧未満となる確率が増大し、ＦＥＴ（デバイス）の歩留りが低下する。
　なお、ゲート電極の長手方向の長さ（図６のゲート電極Ｇ５０の奥行方向の長さ）を長くし、ＦＥＴ（デバイス）の有効面積を大きくするほど、デバイスの有効面積中の耐電圧低下欠陥の存在確率が増大する。そのため、耐電圧低下欠陥の存在確率を所定値以下に維持するためには、ゲート電極の長さを無制限に長くすることはできない。
　ここで、図６のソース電極Ｓ５０のＸ方向の幅（長さ）を、ソース電極長という。また、図６のドレイン電極Ｄ５０のＸ方向の幅（長さ）を、ドレイン電極長という。
　デバイスの有効面積をなるべく小さくする手段の一つとして、ソース電極長やドレイン電極長を短くする手段も考えられる。しかしながら、この手段は、以下に示す理由Ａ，Ｂから好ましい手段ではない。
　理由Ａは、ソース電極やドレイン電極に流れる電流に制限が生じるためである。
　理由Ｂは、ソース電極長、ドレイン電極長を短くすると、放熱性が悪化し、デバイスの特性が悪化する可能性があるためである。
　特に、２ＤＥＧを用いた窒化物半導体電界効果トランジスタにおいては、温度が上がるにつれて電子の移動度が減少し、それに伴いシート抵抗が上昇する。そのため、放熱性が悪化するようなデバイス構造は望ましくない。
　ここで、本実施の形態における電界効果トランジスタ１００において、図３に示すように、絶縁体１３０．１の直下に、耐電圧低下欠陥Ｂ１１が存在したとする。耐電圧低下欠陥Ｂ１１は、一例として、ピットであるとする。
　この場合、ドレイン電極Ｄ１０に電圧が印加されたとしても、絶縁体１３０．１，１３０．２が存在するため、耐電圧低下欠陥Ｂ１１と基板１０１との間の耐電圧を維持することができる。
　すなわち、耐電圧低下欠陥Ｂ１１と基板１０１との間の耐電圧の低下を抑制することができる。
　なお、電界効果トランジスタ１００において、絶縁体１３０．２の直下に、耐電圧低下欠陥Ｂ１１が存在するとする。この場合に、ドレイン電極Ｄ１０に電圧が印加されたとしても、絶縁体１３０．２が存在するため、耐電圧低下欠陥Ｂ１１と基板との間の耐電圧を維持することができる。
　これにより、耐電圧の低下の要因となる欠陥が存在する場合であっても、電界効果トランジスタ１００の耐電圧が、良品とみなされるための所定の耐電圧以上を維持する確率の低下を抑制することができる。
　すなわち、電界効果トランジスタ１００の歩留りの低下を抑制することができる。
　また、オーミック電極（ソース電極Ｓ１０、ドレイン電極Ｄ１０）は、２ＤＥＧ層１１１と直接接触する。そのため、当該絶縁体１３０．１，１３０．２が形成されていても、オーミック電極（ソース電極Ｓ１０、ドレイン電極Ｄ１０）と、２ＤＥＧ層１１１とのコンタクト抵抗は影響を受けない。したがってデバイスの静特性には何ら影響を及ぼさない。
　したがって、本実施の形態に係る電界効果トランジスタ１００の構成によれば、ゲート幅を長くすることにより、電界効果トランジスタ１００の有効面積を大きくしても、電界効果トランジスタ１００は、所望の耐電圧を維持することができる。すなわち電界効果トランジスタ１００の耐電圧が、良品とみなされるための所定の耐電圧以上を維持する確率の低下を抑制することができる。すなわち、電界効果トランジスタの歩留りの低下を抑制することができる。
　したがって、本実施の形態に係る電界効果トランジスタ１００の構成によれば、歩留りの向上を実現することができる。
　＜第２の実施の形態＞
　図４は、第２の実施の形態における電界効果トランジスタ１００Ａの断面構造を示す図である。
　電界効果トランジスタ１００Ａは、図１の電界効果トランジスタ１００と比較して、ｎ型不純物がドーピングされている領域１２２が形成されている点が異なる。それ以外の電界効果トランジスタ１００Ａの構造は、電界効果トランジスタ１００と同様なので詳細な説明は繰り返さない。また、電界効果トランジスタ１００Ａを構成する構成要素の材料も、電界効果トランジスタ１００と同様なので詳細な説明は繰り返さない。
　以下においては、開口部１２１．１，１２１．２の各々を、総括的に、開口部１２１ともいう。
　具体的には、第１の半導体層１１０および第２の半導体層１２０のうち、開口部１２１の内側の表面部に相当する部分（領域１２２）には、ｎ型不純物がドーピングされる。
　ｎ型不純物は、例えば、シリコン（Ｓｉ）である。ｎ型不純物がドーピングされる際の当該ｎ型不純物の濃度は、１０-18ｃｍ-3である。
　さらに具体的には、第１の半導体層１１０および第２の半導体層１２０のうち、開口部１２１．１の内側の表面部に相当する部分（領域１２２）には、ｎ型不純物がドーピングされる。開口部１２１．１の内側の表面部に相当する部分は、第１の半導体層１１０と第２の半導体層１２０との界面の端部を含む。すなわち、ソース電極Ｓ１０（オーミック電極）と２ＤＥＧ層１１１とがコンタクトしている部分（領域１２２）に、ｎ型不純物がドーピングされる。
　これにより、ソース電極Ｓ１０（オーミック電極）と２ＤＥＧ層１１１とのコンタクト抵抗が低減される。
　また、第１の半導体層１１０および第２の半導体層１２０のうち、開口部１２１．２の内側の表面部に相当する部分（領域１２２）には、ｎ型不純物がドーピングされる。ここで、開口部１２１．２の内側の表面部に相当する部分は、第１の半導体層１１０と第２の半導体層１２０との界面の端部を含む。すなわち、ドレイン電極Ｄ１０（オーミック電極）と２ＤＥＧ層１１１とがコンタクトしている部分（領域１２２）に、ｎ型不純物がドーピングされる。
　これにより、ドレイン電極Ｄ１０（オーミック電極）と２ＤＥＧ層１１１とのコンタクト抵抗が低減される。
　なお、本実施の形態においても、第１の実施の形態と同様、絶縁体１３０．１，１３０．２を構成する材料はＡｌＮであり、絶縁体１３０．１，１３０．２の膜厚は１５０ｎｍである。また、Ｘ方向における、絶縁体１３０．１（絶縁体１３０．２）と２ＤＥＧ層１１１との距離ｄ１（図１参照）は、一例として、０．５μｍである。
　なお、本実施の形態においても、第１の実施の形態と同様、ＦＥＴとしての電界効果トランジスタ１００Ａの構造として、ソース－ゲート間距離ＬSG＝１．５μｍ、ゲート電極長ＬG＝２μｍ、ゲート－ドレイン間距離ＬGD＝１０μｍ、ソース電極長ＬS＝８μｍ、ドレイン電極長ＬD＝８μｍである。
　ＦＥＴの歩留りは、第１の実施の形態と同様、前述の条件Ａを満たすＦＥＴを「不良」とみなした場合の歩留りである。
　図２において、特性点Ｐ２（中抜きの四角（□）印）は、絶縁体１３０．１，１３０．２が形成されている電界効果トランジスタ１００Ａの電界効果トランジスタの歩留りを示す。
　図２により、同一素子面積において、特性点Ｐ２が示す歩留りは、特性点Ｐ０が示す歩留りの約２倍である。つまり、絶縁体がある場合の電界効果トランジスタの歩留りは、絶縁体がない場合の電界効果トランジスタの歩留りの約２倍である。このように、本実施の形態における電界効果トランジスタ１００Ａの構成においても、歩留りの向上を達成することができる。
　また、本実施の形態における電界効果トランジスタ１００Ａの構成により、第１の実施の形態と同様に、電界効果トランジスタ１００Ａの歩留りの低下を抑制することができる。
　＜第３の実施の形態＞
　図５は、第３の実施の形態における電界効果トランジスタ１００Ｂの断面構造を示す図である。
　電界効果トランジスタ１００Ｂは、図１の電界効果トランジスタ１００と比較して、開口部１２１．１に、絶縁体１３０．１が形成されていない点が異なる。それ以外の電界効果トランジスタ１００Ｂの構成は、電界効果トランジスタ１００と同様なので詳細な説明は繰り返さない。また、電界効果トランジスタ１００Ｂを構成する構成要素の材料も、電界効果トランジスタ１００と同様なので詳細な説明は繰り返さない。
　すなわち、電界効果トランジスタ１００Ｂには、絶縁体１３０．１，１３０．２のうち、絶縁体１３０．２のみが形成されている。なお、この構成に限定されず、電界効果トランジスタ１００Ｂには、絶縁体１３０．１，１３０．２のうち、絶縁体１３０．１のみが形成されていてもよい。
　なお、本実施の形態においても、第１の実施の形態と同様、絶縁体１３０．２を構成する材料はＡｌＮであり、絶縁体１３０．２の膜厚は１５０ｎｍである。また、Ｘ方向における、絶縁体１３０．２と２ＤＥＧ層１１１との距離ｄ１（図１参照）は、一例として、０．５μｍである。
　なお、第１の実施の形態と同様、絶縁体１３０．２を構成する材料を、放熱性を考慮して放熱性のよいＡｌＮとしたが、これに限定されず、絶縁体として機能する材料であれば他の材料が用いられてもよい。絶縁体１３０．２を構成する材料は、例えば、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、サファイア、ダイヤモンド、絶縁性有機物等であってもよい。
　なお、本実施の形態においても、第１の実施の形態と同様、ＦＥＴとしての電界効果トランジスタ１００Ｂの構造として、ソース－ゲート間距離ＬSG＝１．５μｍ、ゲート電極長ＬG＝２μｍ、ゲート－ドレイン間距離ＬGD＝１０μｍ、ソース電極長ＬS＝８μｍ、ドレイン電極長ＬD＝８μｍである。
　ＦＥＴの歩留りは、第１の実施の形態と同様、前述の条件Ａを満たすＦＥＴを「不良」とみなした場合の歩留りである。
　図２において、特性点Ｐ３（中抜きの白丸（○）印）は、絶縁体１３０．２が形成されている電界効果トランジスタ１００Ｂの電界効果トランジスタの歩留りを示す。図２により、同一素子面積において、特性点Ｐ２が示す歩留りは、特性点Ｐ０が示す歩留りの約１．５倍である。このように、本実施の形態における電界効果トランジスタ１００Ｂの構成においても、歩留りの向上を達成することができる。
　また、本実施の形態における電界効果トランジスタ１００Ｂの構成により、第１の実施の形態と同様に、電界効果トランジスタ１００Ｂの歩留りの低下を抑制することができる。
　以上、本発明における電界効果トランジスタについて、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、あるいは異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　本発明における電界効果トランジスタは、エアコン、調光装置等の民生機器の電源回路等で用いられるパワートランジスタとして、利用することができる。
１００，１００Ａ，１００Ｂ　電界効果トランジスタ
１０１　基板
１０２　バッファ層
１１０　第１の半導体層
１２０　第２の半導体層
１２１．１，１２１．２　開口部
１２２　領域
１３０．１，１３０．２　絶縁体
１５０　表面保護膜
Ｄ１０　ドレイン電極
Ｇ１０　ゲート電極
Ｓ１０　ソース電極
 

Claims (6)

  1. 　基板と、
    　第１の窒化物半導体からなる第１の半導体層と、
    　前記第１の窒化物半導体よりもバンドギャップの大きい第２の窒化物半導体からなる第２の半導体層とを備え、
    　前記第１の半導体層は、前記基板の上方に形成され、
    　前記第２の半導体層は、前記第１の半導体層上に形成され、
    　前記第２の半導体層には、該第２の半導体層を貫通して前記第１の半導体層に達する開口部が形成され、
    　前記開口部の形成により、前記第１の半導体層の上面のうち、上方に前記第２の半導体層が形成されていない部分の少なくとも一部には、絶縁体が形成され、
    　前記開口部には、前記絶縁体を覆うように電極が形成され、
    　前記電極は、前記第１の半導体層と前記第２の半導体層との界面と接するように形成される
    　電界効果トランジスタ。
  2. 　前記第１の半導体層と前記第２の半導体層との界面の近傍の領域に相当する、前記第１の半導体層の表面部には、２次元電子ガス層が形成され、
    　前記電極は、前記第２の半導体層および前記２次元電子ガス層を貫通するように形成される
    　請求項１に記載の電界効果トランジスタ。
  3. 　前記第１の半導体層および前記第２の半導体層のうち、前記開口部の内側の表面部に相当する部分には、ｎ型不純物がドーピングされる
    　請求項１または２に記載の電界効果トランジスタ。
  4. 　前記開口部の内側の表面部に相当する部分は、前記第１の半導体層と前記第２の半導体層との界面の端部を含む
    　請求項３に記載の電界効果トランジスタ。
  5. 　さらに、バッファ層を備え、
    　前記基板、前記バッファ層および前記第１の半導体層は、この順で積層される
    　請求項１～４のいずれか１項に記載の電界効果トランジスタ。
  6. 　前記絶縁体は、少なくとも、ＡｌＮ、ＳｉＯ2、ＳｉＮ、サファイア、ダイヤモンドおよび絶縁性有機物のいずれかからなる
    　請求項１～５のいずれか１項に記載の電界効果トランジスタ。
     
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