CN108649071B - 半导体器件及其制造方法 - Google Patents

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Abstract

本申请提供一种半导体器件及其制造方法，包括：在衬底上依次形成缓冲层和势垒层，其中，所述缓冲层与所述势垒层之间形成有二维电子气；刻蚀所述势垒层的源极区域和漏极区域，以在所述缓冲层上形成沟槽，并在所述沟槽上形成掺杂层；在所述势垒层与所述掺杂层上形成钝化层，并对所述钝化层进行刻蚀，暴露出部分势垒层，所述部分势垒层与所述掺杂层相接触；将所述离子掺杂到与所述部分势垒层相接触的部分缓冲层中。上述半导体器件及其制造方法，通过对部分缓冲层进行离子掺杂，减少二维电子气与掺杂层之间的接触电阻，从而减少器件的导通电阻。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种半导体器件及其制造方法。
背景技术
作为第三代半导体材料的代表，氮化镓(GaN)具有许多优良的特性，高临界击穿电场、高电子迁移率、高二维电子气浓度和良好的高温工作能力等。基于氮化镓的第三代半导体器件，如高电子迁移率晶体管(HEMT)、异质结构场效应晶体管(HFET)等已经得到了应用，尤其在射频、微波等需要大功率和高频率的领域具有明显优势。
对于HEMT或者HFET器件而言，从源极到漏极的沟道导通主要通过氮化镓铝(AlGaN)和GaN界面处的二维电子气(2DEG)来实现。但由于AlGaN与GaN均接近于绝缘体，具有较大的接触电阻，导致了整个器件的导通电阻较大，限制了器件的使用范围。
发明内容
基于此，有必要提供一种半导体器件及其制造方法，以减少接触电阻而大幅减少导通电阻。
本申请提供一种半导体器件制造方法，包括：
在衬底上依次形成缓冲层和势垒层，其中，所述缓冲层与所述势垒层之间形成有二维电子气；
刻蚀所述势垒层的源极区域和漏极区域，以在所述缓冲层上形成沟槽，并在所述沟槽上形成掺杂层；
在所述势垒层与所述掺杂层上形成钝化层，并对所述钝化层进行刻蚀，暴露出部分势垒层，所述部分势垒层与所述掺杂层相接触；
将所述离子掺杂到与所述部分势垒层相接触的部分缓冲层中。
可选的，在所述势垒层与所述掺杂层上形成钝化层之后的步骤包括：对所述钝化层进行刻蚀之后，还暴露出部分掺杂层，所述暴露出的部分势垒层与所述部分掺杂层相接触；
将离子注入到所述部分掺杂层和与所述部分势垒层相接触的部分缓冲层中。
可选的，所述刻蚀所述势垒层的源极区域和漏极区域，以在所述缓冲层上形成沟槽的步骤包括：
在所述势垒层上依次形成绝缘电介质层和掩膜层；
在所述掩膜层上形成对应所述源极区域和漏极区域的欧姆接触区；
对所述欧姆接触区内的势垒层和缓冲层进行刻蚀。
可选的，所述掺杂层为n型掺杂层。
可选的，所述在一个所述掺杂层上形成源极，在另一所述掺杂层上形成漏极，所述势垒层上形成栅极。
可选的，所述离子是n型硅离子或者是n型硅离子与n型氧离子的混合离子。
可选的，所述掺杂层的离子掺杂浓度大于2×1019cm-3。
相应的，本申请还提供一种半导体器件，包括：
衬底；
依次位于所述衬底上缓冲层和势垒层；
刻蚀所述势垒层源极区域和漏极区域形成的沟槽，；
位于所述沟槽内并与所述势垒层接触的掺杂层；
所述缓冲层包括缓冲掺杂部，所述缓冲掺杂部与所述掺杂层和所述势垒层相接触。
可选的，所述掺杂层包括二次掺杂部，所述二次掺杂部与所述缓冲掺杂部和所述势垒层相接触
上述的半导体器件及其制造方法，通过对部分缓冲层进行离子掺杂，减少二维电子气与掺杂层之间的接触电阻，从而减少器件的导通电阻。
附图说明
图1为实施例一种的半导体器件制造的流程图；
图2-图7为实施例一的半导体器件制造过程中的结构图；
图8-图9为实施例二的半导体器件制造过程中的结构图。
图中标号：
1-衬底；2-缓冲层；3-势垒层；4-掺杂层；5-钝化层；6-二维电子气；7-源极；8-漏极；9-栅极；11-沟槽；21-缓冲掺杂部、；31-势垒掺杂部；41-二次掺杂部。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体器件及其制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
在本实施例中所提供的半导体器件的制造方法请参考图1，所述方法包括：
S11：在衬底上依次形成缓冲层和势垒层；
其中，所述衬底材料包括但不限于蓝宝石、碳化硅、硅、金刚石、氮化镓和氮化铝等材料。所述缓冲层与所述势垒层堆叠在一起形成异质结，所述缓冲层靠近所述势垒层一端的表面形成二维电子气(2DEG)，所述2DEG具有高电子密度和高电子迁移率。典型的异质结为AlGaN/GaN，即所述缓冲层为GaN，所述势垒层为AlGaN。所述缓冲层也可以为InN、AlN、AlGaN,InGaN等氮化物，所述势垒层也可以为InAlN、AlN、ScAlN等合金材料的一种或几种的叠加。所述衬底的厚度为50到1000微米，所述势垒层的厚度为3到100纳米，所述缓冲层的厚度为50到10000纳米。为方便说明，后续将以AlGaN/GaN结构为例进行说明，可以理解的是，这不会妨碍本领域技术人员对本申请的理解。
S12：刻蚀所述势垒层的源极区域和漏极区域，以在所述缓冲层上形成沟槽，并在所述沟槽上形成掺杂层；
其中，为了在所述缓冲层的上形成沟槽，可以在所述势垒层表面沉积绝缘介电层，并在所述绝缘介电层上覆盖掩膜层，采用光刻工艺在掩膜层上形成欧姆接触和非欧姆接触区，所述欧姆接触区位于所述非欧姆接触区的两侧。所述欧姆接触区对应所述势垒层的源极区域和漏极区域。然后对欧姆接触区的势垒层进行刻蚀，所述刻蚀完欧姆接触区的势垒层后，还会刻蚀势垒层下方的部分缓冲层，从而形成位于缓冲层上的沟槽。
在沟槽形成后，在沟槽中生长掺杂层，所述掺杂层的材料与所述缓冲层一致，在本实施例中，所述掺杂层为n型GaN掺杂层，所述掺杂层的离子掺杂浓度大于2×1019cm-3。所述掺杂层的厚度为5到100纳米。所述掺杂层与所述势垒层相接触。所述掺杂层为后续在掺杂层上形成的源极和漏极区域提供隧穿电子，形成非合金欧姆接触。而为了器件能够在高频率下工作，导通电阻必须尽可能低，所述导通电阻是指源极与漏极区域之间的总电阻。在高频器件中，导通电阻大小主要由掺杂层与电子气之间的接触电阻决定，因此为了获得低导通电阻，可以减小掺杂层与电子气之间的接触电阻。
S13：在所述势垒层与所述掺杂层上形成钝化层，并对所述钝化层进行刻蚀，暴露出部分势垒层，所述暴露出的部分势垒层与所述掺杂层相接触。
其中，可以通过在所述势垒层与所述掺杂层的表面沉积钝化层，并在钝化层上覆盖掩膜层，利用光刻工艺在掩膜层上形成需要的图案，之后对钝化层进行刻蚀，使与掺杂层相接触的部分势垒层暴露出来。
S14：将所述离子掺杂到与所述部分势垒层相接触的部分缓冲层中。
其中，进行离子注入时，由于钝化层的存在，掺杂层和未暴露出的势垒层会被钝化层挡住，离子只能轰击到暴露出的部分势垒层和暴露出的部分势垒层对应下方的缓冲层中，使离子掺杂到所述部分势垒层和部分缓冲层中。所述部分缓冲层与所述掺杂层和部分势垒层均接触。离子注入完成后，为激活注入的离子和修复离子轰击引起的晶格损伤，进行退火工艺，从而在所述缓冲层和势垒层内分别形成缓冲掺杂部和势垒掺杂部。
以下将结合图2-图6对本申请所提供的半导体器件制造方法做进一步说明。
具体的，所述衬底1上依次层叠有所述缓冲层2和势垒层3，形成如图2所示的结构。形成所述缓冲层2和所述势垒层3的方法可以是金属有机化学气相沉积(MOCVD)或者分子束外延(MBE)。
所述势垒层3包括源极区域、漏极区域和栅极区域，分别用于设置源极、漏极和栅极。由于势垒层3的电阻较大，为了增加器件的导电性能，将所述势垒层的源极区域与漏极区域刻蚀掉，并对下层的缓冲层形成过刻蚀，即刻蚀掉部分缓冲层2，在缓冲层2上形成沟槽11，所述沟槽11从势垒层3表面延伸至缓冲层2表面，形成如图3所示的结构。所述绝缘介电层可以为二氧化硅层、氮化硅层或者是二氧化硅层加氮化硅层。所述掩膜层可以为光刻胶。所述刻蚀可以为干法刻蚀或者为湿法刻蚀。
所述沟槽11形成后，可以通过MBE或者MOCVD等方式在所述沟槽11内形成掺杂层4，之后去除剩余的绝缘介电层和掩膜层，形成如图4所示的结构。
所述掺杂层4形成后，在所述掺杂层4和所述势垒层3上覆盖钝化层5，所述钝化层5可以为介电层与金属层(可以为铝、铜等)的堆叠。再在所述钝化层上覆盖掩膜层，所述掩膜层可以为光刻胶，利用光刻工艺在掩膜层上定义出需要刻蚀的部分，并采用等离子体干法蚀刻去除部分钝化层5，从而暴露出与所述掺杂层4相接触的部分势垒层3，形成如图5所示的结构。
如图6所示，所述离子按箭头所示方向轰击所述器件，钝化层能够阻挡离子轰击其覆盖的部分，保护钝化层下方的结构不被轰击，二未被钝化层覆盖的结构会被离子离子，形成离子掺杂结构。所述离子为n型离子，可以为硅离子，也可以是硅离子与氧离子的混合离子。离子注入的过程中，注入的离子能量和剂量都较高。因此，离子除了注入到暴露出的部分势垒层中，还会注入到所暴露出的势垒层3下方对应的缓冲层2中，然后进行退火工艺，在所述缓冲层和势垒层内形成缓冲掺杂部21和势垒掺杂部31。所述退火工艺可以是激光退火或者热退火。
离子注入完成后，通过湿法工艺去除残留的钝化层5和掩膜层，在一个所述掺杂层4上形成源极7，在另一所述掺杂层4上形成漏极8，在所述势垒层3的栅极区域形成栅极9，形成如图7所示的器件结构。所述源极7和漏极8可以为钛、铝、镍、金中任意多种组成的合金；所述栅极9可以为镍/金或者铂/金构成的金属叠层。
在本实施例中，通过对部分缓冲层进行离子掺杂，减少电子气与掺杂层之间的接触电阻，从而减少器件的导通电阻。
实施例二
本实施例所提供的半导体器件的制造方法与实施例一的区别在于：S12之后，在所述势垒层3和所述掺杂层4上形成钝化层5，对所述钝化层5进行刻蚀之后，暴露出部分势垒层31和部分掺杂层41，所述暴露出的部分势垒层3与所述部分掺杂层4相接触，然后对所述暴露出的部分势垒层3与所述部分掺杂层4进行离子掺杂，将离子掺杂到所述部分掺杂层3和与所述部分势垒层4相接触的部分缓冲层2中，形成缓冲掺杂部21、势垒掺杂部31和二次掺杂部41，形成如图8所示的结构。
在形成如图8所示的结构后，通过湿法工艺去除残留的钝化层5和掩膜层，在一个所述掺杂层4上形成源极7，在另一所述掺杂层4上形成漏极8，在所述势垒层3的栅极区域形成栅极9，最终形成如图9所示的器件结构。
本实施例的其他特征均与实施例一一致，此处不再进行阐述。
在本实施例中，通过对部分缓冲层进行离子掺杂，对部分掺杂层进行二次离子掺杂，进一步减少电子气与掺杂层之间的接触电阻，从而减少器件的导通电阻。
实施例三
在本实施例中所提供的半导体器件的结构请参考图7，包括：
衬底1；依次位于所述衬底上缓冲层2和势垒层3；刻蚀所述势垒层3源极区域和漏极区域形成位于所述缓冲层2上的沟槽11；位于所述沟槽11内并与所述势垒层3接触的掺杂层4；所述缓冲层2包括缓冲掺杂部31，所述缓冲掺杂部31与所述掺杂层4和所述势垒层3相接触。
其中，所述衬底材料包括但不限于蓝宝石、碳化硅、硅、金刚石和氮化铝等材料。
所述缓冲层2与所述势垒层3堆叠在一起形成异质结，所述缓冲层2靠近所述势垒层3一端的表面形成二维电子气6，所述二维电子气6具有高电子密度和高电子迁移率。典型的异质结为AlGaN/GaN，即所述缓冲层2为GaN，所述势垒层3为AlGaN。所述缓冲层2也可以为InN、AlN、AlGaN，InGaN等氮化物，所述势垒层也可以为InAlN、AlN、ScAlN等合金材料的一种或几种的叠加。为方便说明，后续将以AlGaN/GaN结构为例进行说明，可以理解的是，这不会妨碍本领域技术人员对本申请的理解。
为了在所述缓冲层2的上形成沟槽11，可以在所述势垒层3表面沉积绝缘介电层，并在所述绝缘介电层上覆盖掩膜层，采用光刻工艺在掩膜层上形成欧姆接触和非欧姆接触区，所述欧姆接触区位于所述非欧姆接触区的两侧。所述欧姆接触区对应所述势垒层3的源极区域和漏极区域。然后对欧姆接触区的势垒层3进行刻蚀，所述刻蚀完欧姆接触区的势垒层3后，还会刻蚀到势垒层3下方的部分缓冲层2，从而形成位于缓冲层2上的沟槽11。
在沟槽11形成后，在沟槽11中生长掺杂层4，所述掺杂层4的材料与所述缓冲层2一致，在本实施例中，所述掺杂层2为n型GaN掺杂层。所述n型GaN掺杂层为后续在n型GaN掺杂层上形成的源极和漏极区域提供隧穿电子，形成非合金欧姆接触。而为了器件能够在高频率下工作，导通电阻必须尽可能低，所述导通电阻是指源极与漏极区域之间的总电阻。而导通电阻大小主要由掺杂层与电子气之间的接触电阻决定，因此为了获得低导通电阻，可以减小掺杂层与电子气之间的接触电阻。
对暴露出的部分势垒层3以及对应下方的缓冲层2进行离子掺杂，形成缓冲掺杂部21和离子掺杂部31，所述缓冲掺杂部21靠近所述掺杂层4并与所述掺杂层4相接触。所述缓冲掺杂部21可用采用离子注入方式形成。所述离子为n型离子，可以是硅离子，也可以是硅离子和氧离子的混合离子。
所述半导体器件还包括源极7、漏极8和栅极9。所述源极7和漏极8分别位于所述掺杂层4上，所述栅极9位于所述势垒层3的栅极区域上。所述源极7和漏极8可以为钛、铝、镍、金中任意多种组成的合金；所述栅极9可以为镍/金或者铂/金构成的金属叠层。
实施例四
本实施所提供的所提供的半导体器件的结构请参考图9，包括：
衬底1；依次位于所述衬底上缓冲层2和势垒层3；刻蚀所述势垒层3源极区域和漏极区域形成位于所述缓冲层2上的沟槽11；位于所述沟槽11内并与所述势垒层3接触的掺杂层4；所述缓冲层2包括缓冲掺杂部31，所述缓冲掺杂部21与所述势垒层3相接触，所述掺杂层4包括二次掺杂部41，所述二次掺杂部41与所述缓冲掺杂部21和所述势垒层3相接触。
所述二次掺杂部41的离子浓度大于所述掺杂层4中除二次掺杂部41以外部分的浓度。
本实施例的其他特征均与实施例三一致，此处不再进行阐述。
综上所述，本申请所提供的半导体器件及其制造方法，通过对部分缓冲层进行离子掺杂的方式，减少电子气与掺杂层之间的接触电阻，从而减少器件的导通电阻。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (7)

1.一种半导体器件制造方法，其特征在于，包括：
在衬底上依次形成缓冲层和势垒层，其中，所述缓冲层与所述势垒层之间形成有二维电子气；
刻蚀所述势垒层的源极区域和漏极区域，以在所述缓冲层上形成沟槽，并在所述沟槽上形成掺杂层；
在所述势垒层与所述掺杂层上形成钝化层，并对所述钝化层进行刻蚀，暴露出部分势垒层，所述部分势垒层与所述掺杂层相接触；
将离子掺杂到与所述部分势垒层相接触的部分缓冲层中。
2.根据权利要求1所述的半导体器件制造方法，其特征在于，在所述势垒层与所述掺杂层上形成钝化层之后的步骤包括：
对所述钝化层进行刻蚀之后，还暴露出部分掺杂层，所述暴露出的部分势垒层与所述部分掺杂层相接触；
将离子掺杂到所述部分掺杂层和与所述部分势垒层相接触的部分缓冲层中。
3.根据权利要求1或2所述的半导体器件制造方法，其特征在于，所述刻蚀所述势垒层的源极区域和漏极区域，以在所述缓冲层上形成沟槽的步骤包括：
在所述势垒层上依次形成绝缘电介质层和掩膜层；
在所述掩膜层上形成对应所述源极区域和漏极区域的欧姆接触区；
对所述欧姆接触区内的势垒层和缓冲层进行刻蚀。
4.根据权利要求1或2所述的半导体器件制造方法，其特征在于，所述掺杂层为n型掺杂层。
5.根据权利要求1或2所述的半导体器件制造方法，其特征在于，在一个所述掺杂层上形成源极，在另一所述掺杂层上形成漏极，所述势垒层上形成栅极。
6.根据权利要求1或2所述的半导体器件制造方法，其特征在于，所述离子是n型硅离子或者是n型硅离子与n型氧离子的混合离子。
7.根据权利要求1或2所述的半导体器件制造方法，其特征在于，所述掺杂层的离子掺杂浓度大于2×1019cm-3。
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