KR20190130032A - 고전력 소자의 열관리를 위한 다이아몬드 에어 브리지 - Google Patents

고전력 소자의 열관리를 위한 다이아몬드 에어 브리지 Download PDF

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KR20190130032A
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칼 디 호바트
앤드류 디 쾰러
프랜시스 제이 컵
트래비스 제이 앤더슨
타티아나 아이 페겔슨
마르코 제이 타드예르
루네 루나
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미합중국 (관리부서 : 미합중국 해군성)
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Abstract

GaN FET 및 AlGaN/GaN HEMT 소자들과 같은 고도로 스케일된, 고 전력 전자 및 광전자 소자에서, 폐열을 없애기 위해 그런 소자에 다이아몬드 에어 브리지를 구현함으로써, 열 관리를 개선하는 소자 구조 및 방법. 다이아몬드 에어 브리지는, 유전체 재료층의 표면 상에서, Ⅲ족-질화물 재료 표면 상에서, 또는 다이아몬드 다결정 핵생성층의 표면 상에서 성장될 수 있는 다결정 다이아몬드 재료층으로 형성될 수 있고, 하부 재료와의 성장 계면에서 높은 열 전도율을 갖도록 최적화될 수도 있다.

Description

고전력 소자의 열관리를 위한 다이아몬드 에어 브리지
본 출원은 2017년 4월 10일 출원된 미국 가출원 62/483,745호에 기초하여 우선권 주장하는 그의 정규출원이다.
본 명세서는 고전자이동도 트랜지스터(High Electron Mobility Transistors; HEMT)에 관한 것이며, 특히 소자의 열관리를 제공하기 위하여 그 안에 내장된 다이아몬드층을 갖는 HEMT에 관한 것이다.
게이트와 드레인 사이 및 게이트와 소스 사이의 기생용량은, 특히 고주파수에서, GaN-계 고전자이동도에 상당한 영향을 미칠 수 있다. 게이트와, 드레인, 소스 및 바디(body) 간의 용량의 중요한 결정 요인은 게이트-드레인 간 및 게이트-소스 간 영역 내의 패시베이션 재료의 두께와 유전율이다. 낮은 유전율을 갖는 패시베이션 재료층은 게이트와 드레인 간 및 게이트와 소스 간 용량이 낮게 될 것이다.
GaN-계 고전자이동도 트랜지스터(HEMT) 기술은 지난 몇 년간 괄목할만한 개선을 보이고 있다. 이들의 대부분은 재료의 성장, 소자 설계 및 소자 제조에 있어서의 개선에 의한 것이다. 전력 추가 효율에 있어서의 상당한 개선에도 불구하고, RF, 마이크로파, 밀리미터파 및 전력 스위칭 적용을 위해 설계된 GaN HEMT는, 열을 방산(dissipation)하는 능력으로 인하여 심각한 제약을 받아서, 상당히 낮은 전력 레벨, 펄스 길이 및 사용 주기에서 동작해야만 한다는 것이 갈수록 명확해지고 있다.
최근 열 시뮬레이션은, 기판이 열 임피던스의 주된 원인이 아니며, 오히려 이것은 근처-채널 소자 영역에서의 엄청나게 높은 전력 방산 밀도(높은 메가와트로 추정됨)와 온도의 상승에 따라 크게 감소하는 열 전도율로 인해, 주변 재료 및 기판으로 국소적으로 열을 확산시키는 Ⅲ족-질화물 반도체 재료층의 능력이라고 보여주고 있다. 채널 근처에서 방산된 열전력을 국소적으로 확산시키는 능력을 통합시키는 것은 전체 소자 성능에 큰 영향을 줄 수 있으며 전체 전력 출력의 상당한 개선을 허용할 것이다.
전자 소자 상에 다이아몬드를 증착하여 열관리를 개선하는 과거의 방법은 추가의 부정적인 용량을 발생시킨다. 예를 들어, 쿠브(Kub) 등에 의한 미국특허 8,039,301호의 "Gate After Dimond Transister"에 기재된 바와 같이, 절연 다이아몬드는 AlGaN/GaN 고전자이동도 트랜지스터(High Electron Mobility Transistor; 여기서 HEMT라고 함)의 게이트와 드레인 사이에 배치되어서 게이트에 인접하게 놓여진 고전력 밀도 영역으로부터 열을 빼낸다. 다이아몬드 재료는 거의 6의 유전율을 지니는데, 낮기는 하지만, 이는, 고주파수에서 게인을 손실시키는 게이트와 드레인 사이에서의 추가 용량성 커플링을 발생시킨다. 호발트(Hobart) 등에 의한 미국 특허 9,159,641호의 "Nanocrystalline diamond three-dimensional films in patterned semiconductor substrates", 쿠브 등에 의한 미국 특허 9,246,305호의 "Light-emitting devices with integrated diamond"; 호발트 등에 의한 미국 특허 9,305,858호의 "Nanocrystalline diamond three-dimensional films in patterned semiconductor substrates"; 퀄러(Koehler) 등에 의한 미국 특허 9,331,163호의 "Transistor with Diamond Gate" 및 퀄러 등의 미국 특허 9,466,684호의 "Transistor with Diamond Gate"를 또한 참조한다.
이 문제는, 아주 높은 주파수 소자(트랜지스터)에 대하여 상당히 더 중대하게 되는데, 이는 게이트와 드레인의 간격이, 높은 주행 시간을 얻기 위하여 축소되어 있기 때문이다. 그러나, 동시에, 게이트와 드레인 간의 용량성 커플링이 증가한다. 고도로 스케일된 소자에서 게이트와 드레인 사이에 높은 유전율 재료를 삽입하는 것은 고주파수에서 게인의 손실을 일으키는 용량성 커플링을 증가시키기만 한다.
본 요약은 상세한 설명부에서 더 많이 설명되는 개념들을 간단한 형태로 소개하고자 한다. 이 요약은 청구되는 대상의 중요 특징 또는 필수 특징들을 확인하고자 의도하는 것이 아니며, 청구되는 대상의 범위를 결정하는데 도움으로서 사용되도록 의도하는 것도 아니다. 대신에, 이것은 여기에서 설명되고 청구된 대상의 간단한 개요로서만 제공된다.
본 발명은, GaN FET(Field Effect Transistor), 더 상세하게는, AlGaN/GaN HEMT(High Electron Mobility Transistor) 소자들과 같은 고도로 스케일된, 고 전력 전자 및 광전자 소자에서, 폐열(waste heat)을 없애기 위해 그런 소자에 다이아몬드 에어 브리지를 구현함으로써, 열관리를 개선하는 소자 구조 및 방법을 제공한다.
본 발명에 따르면, 다이아몬드 재료층은 반도체 헤테로구조에서 희생층 상에 증착된다. 그런 후 그 희생층이 제거되어, 다이아몬드 에어 브리지(diamond air bridge)로서 다이아몬드 재료층이 매달려 있게 된다.
대부분의 실시예에서, 다이아몬드 재료층은 나노결정 다이아몬드 재료층이 될 것이다. 다이아몬드 재료층은 유전체 재료층의 표면 상에서, Ⅲ족-질화물 재료 표면 상에서, 또는 유전체 재료층의 표면 또는 Ⅲ족-질화물 재료 표면에 형성된 다이아몬드 나노결정 핵생성층의 표면 상에서 성장될 수 있고, 하부 재료와의 성장 계면에서 높은 열 전도율을 갖도록 최적화될 수도 있다.
일부 실시예에서는, 다이아몬드 재료층은 게이트 전극이 형성되기 전에 형성되고, 반면에 다른 실시예에서는, 다이아몬드 재료층이 그 이후에 형성된다.
일부 실시예에서는, 패시베이션층이 Ⅲ족-질화물 재료층의 표면 상에 증착되고 희생층은 패시베이션층 상에 증착된다.
일부 실시예에서는, 유전체 재료층이 패시베이션층 상에 증착된다.
일부 실시예에서는, 유전체 재료층이 다이아몬드층 상에 증착된다.
일부 실시예에서는, 패시베이션층이 유전체 재료층 상에 증착된다.
도 1a 내지 1f는 본 명세에 따르는 다이아몬드 에어 브리지를 갖는 HEMT의 예시적인 실시예의 형태를 보여주는 블록도이다.
도 2a 내지 2h는 본 명세에 따르는 다이아몬드 에어 브리지를 갖는 HEMT의 다른 예시적인 실시예의 형태를 보여주는 블록도이다.
도 3a 및 도 3b는 도 1a 내지 1f 및 도 2a 내지 2h에 도시된 HEMT의 추가 형태를 보여주는 블록도이다.
도 4a 내지 4h는 본 명세에 따르는 다이아몬드 에어 브리지를 갖는 HEMT의 다른 예시적인 실시예의 형태를 보여주는 블록도이다.
도 5a 내지 5f는 본 명세에 따르는 다이아몬드 에어 브리지를 갖는 HEMT의 다른 예시적인 실시예의 형태를 보여주는 블록도이다.
도 6a 내지 6h는 본 명세에 따르는 다이아몬드 에어 브리지를 갖는 HEMT의 다른 예시적인 실시예의 형태를 보여주는 블록도이다.
도 7a 내지 7h는 본 명세에 따르는 다이아몬드 에어 브리지를 갖는 HEMT의 다른 예시적인 실시예의 형태를 보여주는 블록도이다.
도 8a 내지 8d는 본 명세에 따르는 다이아몬드 에어 브리지를 갖는 HEMT의 다른 예시적인 실시예의 형태를 보여주는 블록도이다.
도 9a 및 9b는 본 발명에 따르는 다이아몬드 에어 브리지를 형성하는 방법의 실행에 대한 축소의 형태를 보여주는 SEM 화상이다.
상기에서 요약된 본 발명의 형태 및 특징은 다양한 형태로 실시될 수 있다. 이하의 설명은, 그 형태와 특징이 실행될 수 있는 조합 및 구조를, 예로서 보여준다. 설명된 형태, 특징 및/또는 실시예는 단지 예 일뿐이며, 당업자가 본 명세의 범위를 벗어나지 않는 범위에서 다른 형태, 특징 및/또는 실시예를 사용할 수도 있고 혹은 구조적 및 기능적 변형을 할 수도 있음이 명백하다.
본 발명은, GaN FET(Field Effect Transistor), 더 상세하게는, AlGaN/GaN HEMT(High Electron Mobility Transistor) 소자들과 같은 고도로 스케일된, 고 전력 전자 및 광전자 소자에서, 폐열을 없애기 위해 그런 소자에 다이아몬드 에어 브리지를 구현함으로써, 열관리를 개선하는 소자 구조 및 방법을 제공한다.
대부분의 실시예에 있어서, 다이아몬드 재료층은 나노결정 다이아몬드 재료층이다. 일부 실시예에서는, 다이아몬드 재료층이 약 300 W/mK 보다 큰 열전도율을 가질 수도 있으며, 다른 실시예에서는, 다이아몬드 재료층이 약 800 W/mK 보다 크거나, 약 1200 W/mK 보다 크거나, 1600 W/mK 보다 크거나, 2000W/mK 보다 크거나 또는 2300 W/mK 보다 큰 열전도율을 가질 수도 있다.
다이아몬드는 약 6의 유전율을 가지며, 따라서 다이아몬드 재료층은 높은 열전도율을 가질 뿐만 아니라, 또한 전기적으로 절연되어 있다.
본 발명에 따르는 다이아몬드 에어 브리지 개념은 트랜지스터 위에 다이아몬드를 매달아 놓음으로써 드레인과 게이트 사이의 용량성 커플링을 상당히 감소시킨다. 이것은 게이트와 드레인 사이에 저유전율 에어(air)(1의 유전율)를 유도한다.
고성능 RF, 마이크로파 또는 전력 스위칭 트랜지스터 구조에서의 다이아몬드 에어 브리지의 구현은 많은 변형을 가질 수 있으나, 주로 다이아몬드막의 증착 전에 희생층(종종 "SL"이라고 함)의 증착 및 패터닝을 포함한다. 다이아몬드 재료층은, 유전체 재료층의 표면, Ⅲ족-질화물 재료면, 또는 제1 유전체 재료층의 표면 또는 Ⅲ족-질화물 재료면 상에 형성되는 다이아몬드 나노결정 핵생성층의 표면에 성장시킬 수 있으며, 하부 재료층과의 성장 계면에서 높은 열전도율을 갖도록 최적화될 수도 있다.
이 기본적인 SL과 다이아몬드 에어 브리지 형성 공정은 임의의 소자 제조 시퀀스에 있어서 몇 개의 지점 중 어느 한 지점에서 구현될 수 있다.
일부 실시예에서는, 다이아몬드 재료층은 게이트 전극이 형성되기 전에 형성되는 반면, 다른 실시예에서는 다이아몬드 재료층이 나중에 형성된다. 일부 실시예에서는, 선택적인 다이아몬드 재료층이 또한 게이트 전극의 형성 후에 형성된다.
일부 실시예에서, 유전체 재료층은 게이트 금속 전극과 AlGaN/GaN HEMT의 AlGaN 표면 사이에 배치될 수 있다. 그런 유전체층은 낮은 표면 상태 밀도, 낮은 핫전자 캐리어 트래핑, 높은 절연 필드 강도, 낮은 트랜지스터 전류 붕괴 특성, 낮은 트랜지스터 분산 특성을 갖는 능력에 최적화되어야 한다. 유전체층은 충분히 얇아서 반도체 표면에서 다이아몬드 열-확산층으로의 열 임피던스가 낮다.
유전체층은 인시튜(in-situ) 또는 엑스시튜(ex-situ) 성장 기술을 사용하여 성장되는 AlGaN 또는 GaN 표면에 하나 이상의 유전체층을 구성하는 복합 유전체층일 수 있다.
인시튜든 엑스시튜든 간에, 유전체층은, 일반적으로, 실리콘 질화물, 실리콘산화물, 알루미늄 질화물, 또는 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 가돌리늄 산화물, 또는 스트론튬 산화물과 같은 박막층인 일반적인 금속 산화물층을 갖는 금속 산화물의 그룹으로부터 이루어지거나, 혹은 실리콘 질화물, 실리콘 산화물 및/또는 금속 산화물의 조합으로 구성하는 복합 유전체일 것이다. 또한, 유전체는 낮은 이온 에너지를 갖는 플라즈마 기술을 사용하여 증착시켜서, Ⅲ족-질화물 표면을 손상시키지 않도록 하여 AlGaN/GaN HEMT에서 낮은 전류 붕괴 및 낮은 분산을 용이하게 하는 것이 보통 바람직할 것이다.
인시튜 성장된 유전체층은 일반적으로, 화학기상증착(CVD), 금속 유기 화학기상증착(MOCVD), 분자빔 에피텍시(MBE), 원자층 증착, 원자층 에피테시, 또는 플라즈마 증착 기술에 의하여 성장될 것이다.
엑스시튜 유전체층 증착 방법은 일반적으로 알려진 모든 박막 성장 기술을 포함하지만 원자층 증착, 원자층 에피텍시, 플라즈마 강화 화학기상증착 및 화학기상증착과 같은 새로운 성장 기술을 또한 포함할 수 있다. 약 600℃에서의 선택적 강화를 실행하여서 엑스시튜에서 증착된 유전체층의 유전 강도를 증가시킬 수 있다.
후보 제1 유전체층의 예로는 인시튜 1nm 두께의 인시튜 성장된 실리콘 질화물층이며 이어서 원자층 증착(ALD) 공정에 의하여 형성된 엑스시튜 3nm 두께의 금속 산화물층 또는 알루미늄 질화물층이다. 인시튜 실리콘 질화물층이 사용되지 않은 경우에는, AlGaN 또는 GaN 표면을 질소, 암모니아 또는 플라즈마 질소 스텝에 노출시켜서 질소를 AlGaN 또는 GaN 표면과 반응시켜서 AlGaN 또는 GaN 표면에 질소 공극을 최소화하는 것이 바람직할 수 있다.
유전체층은 또한 금속 게이트 아래에서 절연성 게이트 유전체층으로서 작용한다. 또한, 이것은 GaN 또는 AlGaN 표면이 다이아몬드 증착 공정 중에 손상되는 것을 방지하거나 또는 다이아몬드막의 성장 중에 화학적 분해되는 것을 방지할 수 있다. 다이아몬드를 위한 성장 환경은 CH/H2 가스 혼합물을 일반적으로 포함하며, 이 가스는 일반적인 다이아몬드 성장 온도에서 GaN 표면을 분해할 수 있는데, 실리콘 질화물 또는 다른 유전체층 재료의 박층이 다이아몬드 성장 중에 GaN 표면을 보호할 수 있다.
일부 실시예에서는, 다이아몬드 재료층이 제1 유전체층의 표면에 증착될 수도 있으며, 다이아몬드층이 나노결정 다이아몬드 핵생성층의 형태로 있을 수도 있다. 다이아몬드 증착 공정은 다이아몬드 성장을 위한 핵생성층으로 작용하는 나노결정 다이아몬드 입자의 초음파 증착을 일반적으로 사용한다. 초음파 에너지에 의해 가속화되는 나노결정 다이아몬드 입자는, 만일 제1 유전체층이 존재하지 않는다면 GaN 표면과 충돌하여 메커니컬 손상을 일으킬 수 있다.
소자의 표면 패시베이션은 게이트 전극의 형성 이전 혹은 이후에 실행될 수 있으나, 모든 경우에 패시베이션은 표면 근처에서 전자의 트래핑으로 인한 전류 붕괴에 대한 소자 안정성을 제공하기 위하여 필요하다. 표면 패시베이션 재료는 Si3N4 및 AlN을 포함한다. GaN의 가장 좋은 표면 패시베이션은 GaN 또는 AlGaN 또는 AlN 표면에 직접 증착된 실리콘 질화물층으로 일반적으로 얻어진다.
다이아몬드 에어 브리지를 포함하는 소자 구조 및 그의 제조방법의 다양한 실시예는 함께 제출되어 본 명세서의 일부를 형성하고 있는 도면과의 맥락으로 설명될 것이다. 이하의 도면 및 설명에 있어서, 동일한 구조의 구성요소는 동일한 번호로 매겨지되, 첫번째 숫자만이 구성요소가 도시되어 있는 도면을 반영하여 변화된다. 예를 들어, 다이아몬드 에어 브리지를 형성하는 다이아몬드층은, 도 1a 내지 도 1f에서 나타내는 실시예의 설명에서는 구성요소 108, 도 2a 내지 도 2h에서 나타내는 실시예의 설명에서는 구성요소 208, 도 4a 내지 4h에서 나타내는 실시예의 설명에서는 구성요소 408 등으로 언급된다. 또한, 간결함을 위하여, 하나의 도면에 대하여 도입되고 설명된 구성요소는, 그 설명이 명확성을 위하여 필요하지 않다면, 이후의 도면에서 나타났을 경우 상세하게 설명되지 않는다. 또한 소자와 그의 제조방법이, HEMT 소자들, 특히 AlGaN/GaN HEMT 소자의 맥락으로 이하에서 설명될지라도, 당업자는, 여기서 설명된 특징 및 제조 방법이 다른 전자 소자들에도 적용되도록 용이하게 변형될 수도 있다는 것을 용이하게 이해할 것이며, 다이아몬드 브리지 형성의 원리와 형태를 모든 그런 추가의 소자 및 제조 방법에 적용하는 것은 본 개요의 범위 내인 것으로 본다.
도 1a 내지 1f는 그 안에 다이아몬드 에어 브리지를 갖는 반도체 소자 구조 및 그 제조방법의 제 1 실시예의 형태를 나타내며, 여기에서, 소자는 다이아몬드 에어 브리지 제조 공정 전에 게이트가 형성된 AlGaN/GaN HEMT이다.
제조 공정은 도 1a에 도시된 스텝 1에서 시작하는데, GaN 버퍼층(101) 및 AlGaN 배리어층(102)을 포함하는 AlGaN/GaN HEMT가 기판(미도시)상에 형성된다. 도 1a 내지 1f에 도시된 실시예에서, 패시베이션층(106)은 AlGaN 배리어층(102)의 상면 상에 형성되고, 패시베이션층의 패터닝된 개구에 소스, 게이트 및 드레인 전극(103, 104, 및 105)이 형성된다. 소스 및 드레인 전극은 티타늄, 알루미늄, 백금, 니켈, 금, 또는 이들 금속의 층상 조합과 같은 임의의 적합한 재료로 형성될 수 있는 반면에, 게이트 전극은 AlGaN/GaN HEMT의 경우에 Ⅲ족-질화물 재료의 표면에 접촉하는 금속 질화물 재료층, 내화 금속층, 합금 금속층, 니켈, 금, 또는 구리층을 포함할 수 있다.
도 1b에 도시된 스텝 2에서, 희생층(도면에 도시된 바와 같이, 종종 간단하게 "SL"로 표기함)(107)은 패시베이션층, 소스, 게이트 및 드레인 전극 상에 증착된다. SL(106)은 다른 재료에 대해 높은 선택성으로 습식 또는 건식 에칭될 수 있는 임의의 적합한 재료로 구성될 수 있다. 희생층의 후보 재료로는 다결정 Si 및 비정질 SiO2이다. 도 3에 도시된 스텝 3에서, SL(107)은, 소스, 게이트 및 드레인 재료가 에칭에 의해 영향을 받지 않고 남아 있도록, 선택적으로 에칭되고, 결과적으로 SL(107)은 소스, 게이트 및 드레인 전극 사이에서만 연장하고, 소스, 게이트, 및 드레인의 상면은 노출된다. SL(107)의 이러한 선택적 에칭은, 예를 들어, XeF2(다결정 희생층의 경우)을 이용하여 또는 증기 또는 무수 HF(비정질 SiO2 희생층의 경우)에 의해 달성될 수 있다.
도 1d에 도시된 스텝 4에서, 다이아몬드막(108)은 희생층의 상면 상 및 소스, 게이트 및 드레인의 노출된 상면 상에 증착된다. 다이아몬드막(108)은 초나노결정 다이아몬드, 나노결정 다이아몬드 및 다결정 다이아몬드의 형태일 수 있으며, p-형 도핑용 메탄(CH4), 수소, 질소, 아르곤, 및 디보란을 포함하는 전구 물질로부터 마이크로파 지원 화학기상증착 또는 열 필라멘트 화학기상증착에 의해 성장될 수 있고, 300℃와 900℃ 사이의 온도에서 증착될 수 있다. 일부 다이아몬드 막의 경우, 다이아몬드 막(108)의 증착 전에 다이아몬드 시드층이 증착되어 다이아몬드 재료의 성장을 개시할 수 있다.
도 1e에 도시된 스텝 5에서, 다이아몬드층(108)은, 예를 들어, 에칭에 의해 패터닝되어, 소스, 게이트 및 드레인 전극의 일부를 노출시켜 소자로의 전기 접촉을 가능하게 한다.
마지막으로, 도 1f에 도시된 스텝 6에서, 패시베이션층 위에 매달려 있는 다이아몬드층(108)을 남겨둔 채로, SL(107)을 예를 들어 에칭에 의해 제거하여, HEMT에서 소스와 게이트 사이 및 게이트와 드레인 사이에 다이아몬드 에어 브리지를 형성한다.
도 2a 내지 2h의 블록 개략도는 본 발명에 따른 다이아몬드 에어 브리지를 갖는 반도체 소자를 제조하는 다른 실시예의 형태를 나타내고 있다. 이 실시예에서는, 희생층 및 다이아몬드층이 증착된 후 그리고 희생층이 제거되기 전에 게이트가 형성된다는 점을 제외하고는, 도 1a 내지 1f에 대하여 상술한 것과 동일한 기본 처리 스텝이 수행된다. 게이트 전극이 희생층 또는 다이아몬드 증착 공정 시에 제공되는 조건을 견딜 수 없을 때에, 이러한 구현은 유용하다.
그러한 소자의 제조는 스텝 1에서의 기본 소자 구조의 형성으로 시작하는데, 여기서 구조는 GaN 버퍼층(201) 및 AlGaN 배리어층(202)을 포함하는 AlGaN/GaN HEMT 및 AlGaN 배리어층의 상면 상에 형성된 소스 및 드레인 전극(204 및 205)을 포함한다. 또한, 본 실시예에서, 패시베이션층(206)은 소스와 드레인 사이의 AlGaN 배리어층의 상면 상에 형성된다. 도 2b에 도시된 스텝 2에서, SL(207)은 패시베이션층 상에 형성되고, 도 2c에 도시된 스텝 3에서, 다이아몬드층(208)은 희생층의 상면 상에 형성되어, 다이아몬드층(208)이 또한 소스 및 드레인 구조의 상면을 덮도록 측면으로 연장되어 있다.
스텝 4, 5, 및 6(도 2d, 2e, 및 2f)에서, 다이아몬드층, 희생층, 및 패시베이션층은, 스텝 7의 게이트(204) 형성을 위한 개구를 형성하도록 패터닝되며, 게이트(204)는, 도 2g에 도시된 바와 같이, AlGaN층을 향해 아래로 연장하여 AlGaN층과 접촉하고 또한 다이아몬드층의 상면을 따라 측면으로 연장되어 있다. 마지막으로, 도 2h에 도시된 스텝 8에서, 패시베이션층 위에 매달려 있는 다이아몬드층(208)을 남겨둔 채로, 희생층을 예를 들어 에칭에 의해 제거하여, HEMT에서 소스와 게이트 사이 및 게이트와 드레인 사이에 다이아몬드 에어 브리지를 형성한다.
"게이트 선행(gate first)" 공정 또는 "게이트 후행(gate last)" 공정의 양자의 경우에 있어서, 일부 실시예에서는, 게이트 절연 유전체층이, 도 3a("게이트 선행") 또는 도 3b("게이트 후행")에 도시된 바와 같이 게이트의 형성 전에 증착되어 게이트를 절연하고 소자에서의 전류 누설을 줄일 수 있다. 임의의 적합한 절연 유전체가 사용될 수 있으며, 특히 Al2O3, ZrO3, SiO2, Si3N4, 및 HfO2가 적합하다.
다이아몬드 에어 브리지가 내장된 HEMT 소자의 다른 실시예에서는, 패시베이션, SL 및 다이아몬드층들이 우선 증착되고, 이어서 오믹 접촉(ohmic contact)(소스 및 드레인) 및 게이트 전극을 형성한다.
도 4a 내지 4h의 블록 개략도는 그러한 소자의 형태 및 그 제조 공정을 도시하고 있다.
도 4a에 도시된 바와 같이, 스텝 1에서, GaN 버퍼층(401) 및 AlGaN 배리어층(402)을 포함하고 패시베이션층(406)이 AlGaN층의 상면 상에 형성되어 있는 기본적인 HEMT 구조가 형성된다. 도 4b에 도시된 스텝 2에서, SL(407)은 패시베이션층의 상면 상에 형성되고, 도 4c에 도시된 스텝 3에서, 다이아몬드층(408)이 희생층의 상면 상에 증착된다.
도 4d, 4e, 및 4f에 도시된 스텝 4, 5, 및 6에서는, 다이아몬드층, 희생층, 및 패시베이션층이 에칭되어, 도 4g에 도시된 바와 같이, 스텝 7의 소스 및 드레인 접촉(403/407)을 형성하기 위한 개구와 도 4h에 도시된 스텝 8의 게이트 전극(404)을 형성하기 위한 개구를 제공한다. 마지막으로, 도 4i에 도시된 스텝 9에서, 희생층이 제거되어, 패시베이션층 위에 매달려 있는 다이아몬드 에어 브리지(408)가 남겨지게 된다.
도 5a 내지 도 5f에 도시된 블록 개략도는, 게이트와 드레인의 양자로부터 다이아몬드층을 더 크게 분리시키도록 SL의 두께를 증가시킴으로써 게이트-드레인 간 용량을 추가적으로 감소시키는 공정을 나타내고 있다. 본 발명의 이러한 형태에 따른 구조는 게이트와 드레인 사이의 용량성 결합을 감소시키고, 이것은 소자 성능 및 효율을 향상시킨다.
본 발명의 이 실시예에 따른 다이아몬드 에어 브리지를 갖는 HEMT의 형성은 도 5a에 도시된 스텝 1에서 시작하며, 여기서는, 상술한 바와 같이, GaN 버퍼층(501) 및 AlGaN 배리어층(502)을 포함하는 AlGaN/GaN HEMT가 형성되고, 소스, 게이트 및 드레인(503, 504, 및 505)과 AlGaN층의 상면 상에 형성된 패시베이션층(506)과 함께 형성되며, 여기서 패시베이션층(506)은 소스와 게이트 사이 및 게이트와 드레인 사이에서 연장한다.
도 5b 및 5c에 도시된 스텝 2 및 3에서, SL(507)은 구조의 상면 상에 증착된다. 이 실시예에서는, 희생층이 증착되어, 소스와 게이트 사이 및 게이트와 드레인 사이의 패시베이션층을 덮고, 또한 소스, 게이트 및 드레인의 상부 표면을 추가적으로 덮어서, 패시베이션층, 소스, 게이트 및 드레인이 모두 도 5c에 도시된 바와 같이 두꺼운 희생층으로 덮여 있다. 도 5d에 도시된 스텝 4에서, SL(507)은 소스, 게이트 및 드레인과의 전기적 접촉을 위한 노출 영역을 제공하기 위해 에칭되지만, 에칭되지 않은 영역에는 두꺼운 희생층이 남아 있다.
도 5e에 도시된 스텝 5에서, 다이아몬드층(508)은 소스, 게이트, 및 드레인의 상면 및 측면과 두꺼운 SL의 상면 상을 포함하여 소자 내의 모든 노출 표면에 걸쳐서 성장된다.
마지막으로, 도 5f에 도시된 스텝 6에서, 패시베이션층과 소스, 게이트 및 드레인의 부분 위에 매달려 있는 다이아몬드 에어 브리지가 남겨지도록 희생층이 에칭되고, 그것과 함께 소스, 게이트 및 드레인의 다른 부분은 접촉하는 다이아몬드층을 가져서 이들 층에서 열관리를 제공한다. 상술한 바와 같이, SL의 두께로 인해, 본 발명의 이 실시예에서의 다이아몬드 에어 브리지는 구조물 위, 특히 게이트와 드레인 위에 더 크게 떨어져서 매달리게 되고, 이것은 소자 내 게이트와 드레인 사이의 용량성 결합을 감소시킨다.
본 발명에 따른 다이아몬드 에어 브리지를 갖는 HEMT의 다른 실시예에 있어서, 이 실시예의 형태들은 도 6a 내지 6f의 블록 개략도에 의해 도시되어 있고, 높게 재성장된 n+ 에피택셜 접촉이 접촉 저항을 감소시키기 위해서 사용되어 소스 및 드레인을 구현한다.
이러한 소자의 제조는 도 6a에 도시된 스텝 1에서 시작하며, 여기서는 n+ 에피택셜 구조("n+ 에피")(611)가 AlGaN/GaN HEMT의 각 단부의 상면 상에 형성되어 있다. 일부 실시예에서는, n+ 에피는 블랭킷층(blanket layer)으로서 형성되고 이후에 선택적으로 에칭 제거될 수 있다. 다른 실시예에서는, 트랜지스터의 표면은 유전체층으로 보호될 수 있으며, n+ 에피는 유전체층의 패턴화된 개구에 선택적으로 증착된다. 어느 경우에나, 오믹 접촉(612)은 각 n+ 에피 구조의 상면 상에 형성될 수 있다. 그런 후, SL(607)은 AlGaN층의 상면 상에 증착되고, 또한 AlGaN층의 대향 단부에서 n+ 에피와 오믹층의 측면을 따라 증착된다.
도 6b에 도시된 스텝 2에서, 다이아몬드층(608)은 소자의 모든 노출 상면을 덮도록 오믹층과 희생층의 상면 상에 증착된다. 도 6c 및 6d에 도시된 스텝 3 및 4에서, 다이아몬드층(도 6c 참조) 및 희생층(도 6d 참조)은 AlGaN층 표면까지 에칭되어 게이트 형성용 트렌치를 제공한다.
도 6e에 도시된 스텝 5에서, 유전체층(609)이 다이아몬드층의 상면 상에, 트렌치의 측면을 따라 다이아몬드층 및 희생층 상에, 그리고 트렌치 바닥의 AlGaN층의 상면 상에 증착되어, 스텝 6(도 6f)에서 형성된 게이트(604)를 AlGaN층으로부터 절연시킨다.
도 6g에 도시된 스텝 7에서, 게이트의 양측에서 오믹층과 트렌치 사이에 매달려 있는 다이아몬드층을 남겨두고서, 희생층이 제거된다. 마지막으로, 도 6h에 도시된 스텝 8에서, 유전체층의 상면 상과 게이트의 측면과 상면 상에 패시베이션층(606a)을 증착하고 또한 SL의 제거에 의해 생성된 공기 포켓을 둘러싸는 모든 노출 표면 상에 패시베이션층(606b)을 증착하여, 소자가 패시베이션 되게 한다. 패시베이션층은 표면, 특히 표면 트랩을 패시베이션 하기 위해 필요하다. 패시베이션층은 원자층 증착(ALD)과 같은 임의의 적절한 수단에 의해 증착될 수 있으며, 또한 소자 내의 일부 또는 모든 표면을 적절하게 덮을 수 있다. 이에 의해, 도 6h에 도시된 예시적인 실시예에서, 패시베이션층(606b)은 소자의 모든 표면 상에 패시베이션층을 증착시키는 ALD 공정에 의해 증착된다. 도 1a 내지 1f, 도 2a 내지 2h, 도 3a 및 3b, 도 4a 내지 4i, 및 도 5a 내지 4f에 예시된 것과 같은, 다른 경우에 있어서, 패시베이션층은 PECVD 방법으로도 증착될 수 있다는 점에 유의해야 한다.
도 7a 내지 7g에 도시된 형태의 다른 실시예에서, 다이아몬드는 게이트를 감싸서, 게이트로부터의 개선된 열 전달을 제공한다.
본 발명의 이 실시예에 따른 소자의 제조 공정은 도 7a에 도시된 스텝 1을 포함하는데, 여기서 SL(707)은 오믹층과 함께 n+ 에피층(710)을 갖는 AlGaN/GaN HEMT 상에 증착된다. 도 7a에 도시된 바와 같이, 이 실시예에서, SL(707)은, AlGaN층의 양측 및 n+ 에피와 오믹층의 측면에 증착되며, 중간에 갭을 남겨서 AlGaN층이 노출되어 있다.
도 7b에 도시된 스텝 2에서, 그런 후, 오믹 접촉의 상부, 희생층의 상부와 측면, 및 AlGaN 표면의 노출 영역을 덮도록 다이아몬드층(708)이 증착되고, 이때 다이아몬드는 희생층의 측면과 AlGaN 표면을 따라 트렌치를 형성하며, 도 7c에 도시된 스텝 3에서, 다이아몬드는 트렌치의 바닥으로부터 제거된다. 도 7d에 도시된 스텝 4에서, 유전체층(709)은 노출된 AlGaN층의 상면을 포함하여, 다이아몬드층의 상면 상에 그리고 트렌치의 측면과 바닥을 따라서 증착된다. 도 7e에 도시된 스텝 5에서, 게이트(704)는 트렌치에 형성되어서 트렌치 내부와 함께 유전체층의 상면 위로 연장되어 있으며, 다이아몬드와 유전체막은 게이트의 하부를 감싸고 있다.
도 7f에 도시된 스텝 6에서, AlGaN 위에 매달려 있는 다이아몬드뿐만 아니라 게이트를 캡슐형태로 감싸고 있는 트렌치의 측면 상의 다이아몬드를 남겨둔 상태로, 희생층을 제거하며, 이 캡슐형태로 감싸진 게이트는 소자의 가장 뜨거운 부분에 대한 열 커플링을 개선한다. 마지막으로, 도 7g에 도시된 스텝 7에서, 유전체층(709)의 상부 상에 패시베이션층(706a)을 증착하며, 또한 캡슐형태로 감싸진 게이트 주위의 희생층을 제거한 후에 노출된 다이아몬드층, AlGaN층, n+ 에피층, 및 오믹층의 내면 상에 패시베이션층(706b)을 증착하여, 소자를 패시베이션 할 수 있다. 이 구조는 가장 높은 열 커플링과 또한 더 높은 동작 주파수를 위한 좁은 게이트풋(gate foot)을 갖는다.
도 8a 내지 8d는 매달려 있는 다이아몬드 에어 브리지가 내장된 AlGaN/GaN HEMT의 추가 실시예의 형태를 나타내고 있다. 그러한 소자의 제조는, 도 6a를 참조하여 상술한 바와 같이, n+ 에피와 오믹 접촉을 갖는 AlGaN/GaN HEMT을 나타내고 있는 도 8a에 도시된 스텝 1에서 시작한다. 또한, 이 스텝 1에서 형성된 소자 구조는, AlGaN층의 상면에 형성되어 그 안에 트렌치를 형성하기 위해 패터닝된 패시베이션층(806)과, 패시베이션층의 상면 상에 그리고 트렌치의 측면과 바닥을 따라 형성된 유전체층(809)과, 트렌치 내에 그리고 유전체층의 상면 상에 t-게이트로서 형성된 게이트(804)를 포함하며, 여기서 게이트는 트렌치 내의 유전체층에 의해 AlGaN층으로부터 절연된다.
도 8b에 도시된 스텝 2에서, SL(807)은 유전체층의 상면 상에 증착되어, 소자의 양단부 상의 n+ 에피층의 측면을 따라서 그리고 게이트의 측면을 따라서 연장한다. 도 8c에 도시된 스텝 3에서, 다이아몬드층(808)은 소자의 모든 노출면 상에 형성되어, 오믹 접촉, n+ 에피층, 희생층 및 게이트의 노출 상면과 측면을 덮고 소자의 전체 상면을 캡슐 형태로 감싼다. 마지막으로, 도 8d에 도시된 스텝 4에서는, 소자 내에 에어 브리지로서 매달려 있는 희생층 위에 증착된 다이아몬드를 남겨 두고서, 희생층을 제거한다.
다이아몬드 에어 브리지의 개념은, 도 9a 및 9b에 도시된 바와 같이, 구현하기 위해 축소되었다. 도 9a는, 다결정 또는 나노결정다이아몬드로 코팅된, 패터닝된 폴리실리콘층의 단면 주사 전자 현미경(SEM) 화상을 나타낸다. 샘플의 절편화가 촬상 전에 행해졌다. 도 9b는 XeF2에 노출된 후의 동일한 샘플을 나타내고, 여기서 폴리실리콘은 매달려진 다이아몬드 에어 브리지를 남겨두고서 에칭된 것으로 관찰된다.
대안들
일부 대안 실시예에서, 금속 게이트 전극은 상술한 임의의 소자 구조에서 다이아몬드로 대체될 수 있다.
본 발명의 다이아몬드 에어 브리지는 AlGaN/GaN HEMT에서의 구현으로 제한되지 않는다. 본 발명에 따른 다이아몬드 에어 브리지의 형성으로부터 이익을 얻을 수 있는 다른 RF, 마이크로파, 또는 파워 스위칭 트랜지스터로는 AlGaAs/GaAs HEMT, InP 기반 헤테로접합 바이폴라 트랜지스터, Si/SiGe 바이폴라 트랜지스터, 및 레이저 다이오드를 포함할 수 있다.
일부 실시예에서, 다이아몬드 재료층은 약 400℃의 온도에서 증착될 수 있다. 일부 실시예에서, 다이아몬드 재료층은 약 750℃의 온도에서 증착될 수 있다. 일부 실시예에서, 다이아몬드 재료층은 약 1000℃의 온도에서 증착될 수 있다.
일부 실시예에서, 고온(> 500℃) 다이아몬드층은 쇼트키 게이트의 형성 후에 증착될 수 있으며, 여기서 쇼트키 게이트는, 예를 들어, Ⅲ-족 질화물 재료 또는 제1 유전체층과 접촉하는 금속 질화물, 내화 금속, 금속 합금, 티타늄 질화물, 이리듐, 또는 구리 재료층으로부터 형성된다.
장점 및 새로운 특징
본 발명은 고성능 RF, 마이크로파 및 파워 스위칭 트랜지스터를 가능하게 하는 저용량, 높은 열 전도성 다이아몬드 에어 브리지를 제공한다. 새로운 접근법의 장점은, 소자의 표면 위에 다이아몬드 열전달층의 상승에 의해서, 게이트와 드레인 사이의 용량성 결합을 담당하는 유전율이 약 6배만큼 감소한다는 것이다.
본 발명에 따라 생성된 다이아몬드 박막층은 높은 파워밀도를 갖는 마이크로파 및 밀리미터파 소자의 활성 영역 내 및 근처에서 국소적으로 확산하는 측면 열을 개선할 수 있다. 다이아몬드 박막층은 높은 파워밀도를 갖는 마이크로파 및 밀리미터파 소자의 활성 영역 내 및 근처에서 국소적으로 확산하는 측면 열을 개선시키는 작용을 할 것이다. 측면 열 확산은 기판으로의 수직 열전달 영역을 증가시킬 것이다. 또한, 측면 열 확산은 기판에 내장된 열 분류기에 열을 전달할 수 있다. 다이아몬드 박막에 의해 가능하게 된 측면 열 확산으로 인해, 피크 채널 온도가 감소하고 트랜지스터 신뢰성이 향상된다.
본 개시의 소자 및 공정에 기재된 실시예는 개선된 AlGaN/GaN HEMT 펄스 길이 및 듀티 사이클뿐만 아니라 증가된 파워 스위칭 능력 및 전체 RF, 마이크로파 및 밀리미터파 트랜지스터 출력 전력 및 게인을 제공한다. 이 제안의 실시예는 신뢰할 수 있는 고온 작동을 또한 제공한다.
실리콘 질화물은 약 6.0의 유전율을 가지며, 다이아몬드는 약 5.5의 유전율을 갖는다. 다이아몬드 재료층의 낮은 유전율은 게이트-드레인 간 용량 및 게이트-소스 간 용량을 감소시킬 것이다.
특정 실시예들, 형태들, 및 특징들이 설명되고 예시되었지만, 당업자는 여기에 설명된 본 발명이 그러한 실시예들, 형태들, 및 특징들에만 제한되는 것이 아니라 여기에 기재되고 청구된 기본 발명의 사상 및 범위내에 있는 임의의 그리고 모든 변경 및 대안 실시예들을 고려한다는 것을 쉽게 이해할 것이다. 본 출원은 여기에 기재되고 청구된 기본 발명의 사상 및 범위내에서 임의의 그리고 모든 변경을 고려하며, 그러한 모든 변경 및 대안 실시예들은 본 개시의 사상 및 범위 내에 있는 것으로 간주된다.

Claims (14)

  1. 기판에 배치된 버퍼층과,
    상기 버퍼층의 상면에서 에피텍셜 성장된 배리어층과,
    상기 배리어층의 상면에 배치된 소스, 게이트 및 드레인 접촉과,
    상기 소스, 게이트 및 드레인 사이에서 연장하고 있는 다결정 다이아몬드 재료층을 구비하며,
    상기 다이아몬드 재료층은 에어 갭에 의하여 배리어층의 상면으로부터 분리되어서 소스와 게이트 사이 및 게이트와 드레인 사이에 매달려 있는 다이아몬드 에어 브리지를 형성하는 전자 소자.
  2. 제 1 항에 있어서,
    상기 다이아몬드 재료층은 상기 소스, 게이트 및 드레인의 상면을 따라서 연장하고 상기 소스, 게이트 및 드레인으로의 전자 접촉을 위한 개구를 형성하도록 패터닝 된 전자 소자.
  3. 제 1 항에 있어서,
    상기 다이아몬드 재료층은 상기 소스 및 드레인의 상면을 따라 연장하고 상기 소스 및 드레인으로의 전자 접촉을 위한 개구를 형성하도록 패터닝 되며, 상기 다이아몬드 재료층은 게이트용 개구를 형성하도록 또한 패터닝 되어, 상기 게이트가 다이아몬드 재료층 위로 돌출하여 상기 다이아몬드 재료층의 상면을 따라 측면으로 연장하는 전자 소자.
  4. 제 1 항에 있어서,
    상기 다이아몬드 재료층은 나노결정 다이아몬드 재료층인 전자 소자.
  5. 제 1 항에 있어서,
    상기 소스와 상기 게이트의 사이 및 상기 게이트와 상기 드레인 사이의 상기 배리어층의 상면에 배치된 패시베이션층을 더 구비하는 전자 소자.
  6. 제 5 항에 있어서,
    상기 패시베이션층의 상면과, 게이트의 측면을 따라서, 그리고 상기 게이트와 상기 배리어층의 사이에 배치된 유전체층을 더 구비하는 전자 소자.
  7. 제 1 항에 있어서,
    상기 다이아몬드 재료층의 상면에 배치된 유전체층을 더 구비하는 전자 소자.
  8. 제 1 항에 있어서,
    상기 게이트 전극의 일부는 다이아몬드 재료층을 통하여 상기 베리어층의 상면으로 연장하며, 상기 소자는, 상기 다이아몬드 재료층의 상면과 상기 게이트의 측면을 따라서 배치되어서 상기 다이아몬드 재료층을 통하여 상기 배리어층의 상면으로 연장하는 상기 게이트의 부분을 캡슐형태로 감싸도록 하는 유전체층을 더 구비하는 전자 소자.
  9. 제 1 항에 있어서,
    상기 배리어층의 상면과, 상기 다이아몬드 재료층의 하면과 소스, 게이트 및 드레인 전극의 측면에 배치되어서 상기 다이아몬드 재료층과 상기 배리어층의 사이의 상기 에어 갭을 캡슐형태로 감싸도록 하는 제 1 유전체층을 더 구비하는 전자 소자.
  10. 제 9 항에 있어서,
    상기 다이아몬드 재료층의 상면과 상기 게이트의 측면 및 상부를 따라서 배치되어 있는 제 2 유전체층을 더 구비하고,
    상기 제 2 다이아몬드 재료층의 상면에 증착된 패시베이션층을 더 구비하는 전자 소자.
  11. 제 1 항에 있어서,
    상기 전자 소자는 GaN 버퍼층 및 AlGaN 배리어층을 갖는 AlGaN/GaN 고-전자이동도 트랜지스터를 구비하는 전자 소자.
  12. 제 1 항에 있어서,
    상기 소스 및 드레인 전극은 티타늄, 알루미늄, 플라티늄, 니켈, 금 또는 그들의 층상 조합을 구비하는 전자 소자.
  13. 제 1 항에 있어서,
    상기 소스 및 드레인은, 오믹층이 증착되어 있는 n+ 에피텍셜층을 구비하는 전자 소자.
  14. 제 1 항에 있어서,
    상기 게이트는, Ⅲ족-질화물 재료의 표면과 접촉하는 금속 질화물 재료층, 내화 금속층, 합금 금속층 또는 구리층을 구비하는 전자 소자.
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