CN110875385B - 半导体装置结构及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置结构及其制造方法。上述制造方法包含提供衬底基板。上述制造方法亦包含形成缓冲层于衬底基板上。上述制造方法更包含形成图案化硅层于缓冲层上。图案化硅层具有开口露出部分的缓冲层。此外，上述制造方法包含依序外延生长图案化沟道层及图案化障壁层于图案化硅层的上表面上。载流子沟道形成于图案化沟道层与图案化障壁层之间的界面上。上述制造方法亦包含形成栅极电极于图案化障壁层上。本发明可以提升半导体装置结构的品质，降低半导体装置结构的制造成本。

Description

半导体装置结构及其制造方法
技术领域
本发明是有关于半导体装置结构，且特别是有关于一种具有复合式基板的半导体装置结构。
背景技术
近年来，半导体装置结构在电脑、消费电子等领域中发展快速。目前，半导体装置技术在金属氧化物半导体场效晶体管的产品市场中已被广泛接受，具有很高的市场占有率。
近年来，硅上氮化镓(GaN-on-Si)材料为主的装置已成为电源装置的一个具有吸引力的选项。GaN晶体管装置结构可在靠近AlGaN与GaN异结构间的二维电子云中提供高电子移动率。高电子移动率使得在高频的射频装置仍可得到良好的功率增益。然而，目前的GaN晶体管装置结构并非各方面皆令人满意。因此，业界仍须一种可更进一步提升品质或降低制造成本的GaN晶体管装置结构。
发明内容
本发明实施例提供一种半导体装置结构的制造方法。上述制造方法包含提供衬底基板。上述制造方法亦包含形成缓冲层于衬底基板上。上述制造方法更包含形成图案化硅层于缓冲层上。图案化硅层具有开口露出部分的缓冲层。此外，上述制造方法包含依序外延生长图案化沟道层及图案化障壁层于图案化硅层的上表面上。载流子沟道形成于图案化沟道层与图案化障壁层之间的界面上。上述制造方法亦包含形成栅极电极于图案化障壁层上。
本发明的一些实施例提供一种半导体装置结构。上述半导体装置结构包含衬底基板。上述半导体装置结构亦包含设置于衬底基板上的缓冲层。上述半导体装置结构更包含设置于缓冲层上的图案化硅层。此外，上述半导体装置结构包含设置于图案化硅层的上表面上的沟道层。上述半导体装置结构亦包含设置于沟道层上的障壁层。载流子沟道形成于沟道层与障壁层之间的界面上。上述半导体装置结构更包含设置于障壁层上的栅极电极。
在本发明实施例中，提供衬底基板，形成缓冲层于衬底基板上，形成图案化硅层于缓冲层上，图案化硅层具有开口露出部分的缓冲层，依序外延生长图案化沟道层及图案化障壁层于图案化硅层的上表面上，载流子沟道形成于图案化沟道层与图案化障壁层之间的界面上，形成栅极电极于图案化障壁层上。本发明实施例可以提升半导体装置结构的品质，降低半导体装置结构的制造成本。
附图说明
图1A-1G为根据本发明的一些实施例的形成半导体装置结构的工艺各阶段的剖面示意图。
图2为根据本发明的一些实施例的半导体装置结构的剖面示意图。
图3A-3F为根据本发明的一些实施例的形成半导体装置结构的工艺各阶段的剖面示意图。
图4A-4D为根据本发明的一些实施例的形成半导体装置结构的工艺各阶段的剖面示意图。
图5A-5E为根据本发明的一些实施例的形成半导体装置结构的工艺各阶段的剖面示意图。
【符号说明】
100A-100E 半导体装置结构；
102 复合基板；
104 衬底基板；
106 缓冲层；
108a-108d 图案化硅层；
110 开口；
112 沟道层；
114 障壁层；
116 载流子沟道；
118 栅极电极；
120 导体层；
120’ 导电材料；
122 介电层；
124 源/漏极结构；
126 隔离区；
128 导线；
202 硅基板；
202a 部分；
204 图案化遮罩；
206 开口；
208 凹陷；
210 离子注入工艺；
212、212’ 掺杂区；
214、214’ 掺杂区；
216 离子注入工艺；
218 图案化遮罩；
220 开口；
222 离子注入工艺；
224 掺杂区；
A 主要装置区；
B 切割道区；
D1、D2 长度；
I1、I2 界面；
S1-S5 表面；
T1-T3 厚度。
具体实施方式
为让本发明实施例的特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
以下发明提供了许多的实施例或范例，用于实施所提供的半导体装置的不同器件。各器件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一器件形成在第二器件之上，可能包含第一和第二器件直接接触的实施例，也可能包含额外的器件形成在第一和第二器件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。
以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的器件符号被用来标明相似的器件。可以理解的是，在方法的前、中、后可以提供额外的步骤，且一些叙述的步骤可为了该方法的其他实施例被取代或删除。
本发明的实施例系发明半导体装置结构的实施例，且上述实施例可被包含于例如微处理器、存储器件及/或其他器件的集成电路(integrated circuit,IC)中。上述集成电路也可包含不同的被动和主动微电子器件，例如薄膜电阻器(thin-film resistor)、其他类型电容器例如，金属-绝缘体-金属电容(metal-insulator-metal capacitor,MIMCAP)、电感、二极管、金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor field-effecttransistors,MOSFETs)、互补型MOS晶体管、双极接面晶体管(bipolar junctiontransistors,BJTs)、横向扩散型MOS晶体管、高功率MOS晶体管或其他类型的晶体管。在本发明所属技术领域中具有通常知识者可以了解也可将半导体装置使用于包含其他类型的半导体器件于集成电路之中。
参阅图1A-1F，图1A-1F为根据本发明的一些实施例的形成半导体装置结构100A的工艺各阶段的剖面示意图。在一些实施例，如图1A所示，提供复合基板102。复合基板102包含衬底基板104及形成于其上的缓冲层106。在一些实施例，衬底基板104包含陶瓷材料。陶瓷材料包含金属无机材料。在一些实施例，衬底基板104包含AlN基板、蓝宝石基板或其他适合的基板。上述蓝宝石基板为氧化铝及形成在其上方的氮化镓组成。在一些实施例，衬底基板104的杨氏模量大于硅的杨氏模量。例如，衬底基板104介于约200GPa至约1000GPa的范围间。当衬底基板104的杨氏模量越大，能承受越强的应力。因此，有助于后续形成的膜具有较厚的厚度。在一些实施例，衬底基板104的韧度(toughness)大于硅的韧度。当衬底基板104的韧度越大，能支撑越重的重量，抵抗越大的应力。因此，可以在该基板上成长更厚的膜而不至于使得基板破裂。在一些实施例，衬底基板104的硬度大于硅的硬度。当衬底基板104的硬度越大，有助于后续形成的膜具有较厚的厚度。
如图1A所示，缓冲层106形成于衬底基板104上。缓冲层106的设置是用来作为后续形成的硅层与衬底基板104的间隔层，避免硅层直接与衬底基板104接触。缓冲层106的材料例如为氧化硅、氮氧化硅或其他材料。图1A绘示复合基板102由衬底基板104和缓冲层106构成，但复合基板102也可包含其他层膜，本发明并不以此为限。
在一些实施例，如图1B所示，形成图案化硅层108a于缓冲层106上。图案化硅层108a具有开口110，露出一部分的缓冲层106的上表面。在一些实施例，图案化硅层108a的表面S1具有(111)晶面。在一些实施例，先通过沉积工艺形成一层包含硅的材料层于缓冲层106上，再通过光刻与刻蚀工艺将其图案化。结果，形成的图案化硅层108a具有表面S1及与表面S1相邻的表面S2。表面S1具有(111)晶面，表面S2则不具有(111)晶面。表面S2可视为图案化硅层108a的侧面。在一些实施例，图案化硅层108a的厚度约介于300nm-600nm的范围间。
上述包含硅的材料层可通过选择性外延生长(selective epitaxy growth,SEG)工艺、化学气相沉积法(chemical vapor deposition,CVD)工艺(例如，气相外延(vapor-phase epitaxy,VPE)工艺、低压化学气相沉积(low pressure chemical vapordeposition,LPCVD)工艺，及/或超高真空化学气相沉积(ultra-high vacuum chemicalvapor deposition,UHV-CVD)工艺)、分子束外延工艺，沉积经掺杂的非晶半导体(例如，Si)之后固相外延再结晶(solid-phase epitaxial recrystallization,SPER)步骤、其他适合的工艺，或上述组合形成。上述包含硅的材料层的形成工艺可使用气态及/或液态的前驱物，例如SiH4。
上述光刻工艺包含光致抗蚀剂涂布(例如，自旋涂布)、软烤、遮罩对准、曝光、曝光后烤、光致抗蚀剂显影、清洗、干燥(例如，硬烤)、其他适合工艺或其组合来形成。光刻工艺也可通过无遮罩光刻、电子束写入、离子束写入或分子压印(molecular imprint)替代。刻蚀工艺包含干刻蚀、湿刻蚀或其他刻蚀方法(例如，反应式离子刻蚀)。上述刻蚀工艺也可以是纯化学刻蚀(等离子体刻蚀)、纯物理刻蚀(离子研磨)或其组合。
在一些实施例，如图1C所示，依序形成沟道层112及障壁层114于图案化硅层108a的表面S1上。在一些实施例，沟道层112及障壁层114是具有不同能带隙(band gap)的材料层。在一实施例中，沟道层112及障壁层114是由周期表上第III-V族的元素所形成的化合物所构成，然而，沟道层112及障壁层114彼此在组成上是不同的。在一些实施例，沟道层112包含GaN层，障壁层114包含AlxGa1-xN层，其中0<x<1。沟道层112与障壁层114彼此直接接触。由于沟道层112及障壁层114具有不同能带隙(band gap)，因此在沟道层112及障壁层114的界面形成一异质接面(heterojunction)。
沟道层112可使用含镓的前驱物以及含氮的前驱物，通过有机金属气相外延法(metal organic vapor phase epitaxy,MOVPE)外延生成，含镓的前驱物包含三甲基镓(trimethylgallium,TMG)、三乙基镓(triethylgallium,TEG)或其他合适的化学品；含氮的前驱物包含氨(ammonia,NH3)、叔丁胺(tertiarybutylamine,TBAm)、苯肼(phenylhydrazine)或其他合适的化学品。在一些实施例，沟道层112的厚度T1介于约5μm-20μm的范围间。在一些实施例，沟道层112的厚度T1介于约7μm-15μm的范围间。
沟道层112的厚度T1影响半导体装置结构100A的击穿电压的大小。当沟道层112的厚度T1越大，半导体装置结构100A的击穿电压越大。然而，若未使用衬底基板104，直接在硅层上成长沟道层112，此时沟道层112的厚度应不能大于5μm。若在没有衬底基板104的情况下，沟道层112的厚度大于5μm时，可能会因为沟道层112太重或应力过大导致半导体装置结构破片。若有杨氏模量或韧度大于硅的衬底基板104作为支撑基板，则沟道层112的厚度T1可大于5μm。在一些情况，沟道层112的厚度应不大于20μm，若沟道层112的厚度大于20μm，则可能导致半导体装置结构100A破片。在一些实施例，使用杨氏模量或韧度大于硅的衬底基板104承载图案化硅层108a，有助于形成较厚的沟道层112，因此有助于提升半导体装置结构100A的击穿电压，藉此改善半导体装置结构100A的可靠度。
障壁层114外延生长在沟道层112上方，障壁层114可使用含铝的前驱物、含镓的前驱物以及含氮的前驱物，通过有机金属气相外延法(MOVPE)外延生成，含铝的前驱物包含三甲基铝(trimethylaluminum,TMA)、三乙基铝(triethylaluminum,TEA)或其他合适的化学品；含镓的前驱物包含三甲基镓(TMG)、三乙基镓(TEG)或其他合适的化学品；含氮的前驱物包含氨(NH3)、叔丁胺(TBAm)、苯肼(phenyl hydrazine)或其他合适的化学品。在一例子中，障壁层114的厚度范围介于约5nm至约50nm之间。
沟道层112与障壁层114之间的能带差异(band gap discontinuity)与压电效应(piezo-electric effect)在沟道层112与障壁层114之间的界面附近产生具有高移动传导电子的载流子沟道116，此载流子沟道116称为二维电子气(two-dimensional electrongas,2-DEG)，其形成于沟道层112与障壁层114的界面上。
在一些实施例，由GaN形成的沟道层112在图案化硅层108a上之具有(111)晶片的表面S1上的成长速度远大于在不具有(111)晶片的表面S2上的成长速度。此外，沟道层112亦不会外延生长在缓冲层106上。因此，通过外延生长形成的沟道层112所具有的图案与图案化硅层108a相同或相似。另外，通过外延生长形成的障壁层114所具有的图案与图案化硅层108a相同或相似。
在一些实施例，如图1D所示，形成栅极电极118于障壁层114上。在一些实施例，栅极电极118为p型掺杂III-V族层或金属。在一些实施例，p型掺杂III-V族层，其包含p型掺杂氮化镓(p-GaN)；金属包含一或多层导体材料，例如包含金、铂、铑、铱、钛、铝、铜、钽、钨、上述合金或其他适合的材料。栅极电极118的作用为降低其下方的二维电子气(例如载流子沟道116)的电子浓度，以提高导通电阻。在一些实施例，栅极电极118的厚度介于约50nm至约半导体装置结构100nm之间。
栅极电极118可例如通过有机金属气相外延法(MOVPE)外延形成，并使用干刻蚀工艺而图案化。干刻蚀工艺例如反应性离子刻蚀(reactive ion etching,RIE)工艺或高密度等离子体刻蚀工艺(high density plasma etching)。在一些实施例，干刻蚀工艺的刻蚀剂包含卤素，例如氟。含有氟的刻蚀剂例如为CH3F、CH2F2、CHF3、CF4或其他适合的气体。
在一些实施例，形成栅极电极118后，沟道层112与障壁层114的界面中位于栅极电极118正下方的部分，载流子沟道116的电子浓度降低或未产生载流子沟道116。如此，在未对栅极电极118施加偏压的状态下，半导体装置结构100A处于未导通的状态，在此状态下，半导体装置结构100A为常关型(normally off)装置。
在一些实施例，如图1E所示，沉积导电材料120’于障壁层114及栅极电极118上，并填入开口110。在一些实施例，导电材料120’可包含经掺杂的多晶硅或金属。导电材料120’通过化学气相沉积(chemical vapor deposition,CVD)工艺、物理气相沉积工艺、其他适合的工艺，或上述组合沉积。
在一些实施例，如图1F所示，移除导电材料120’中超出障壁层114的上表面的部分，以形成导体层120于缓冲层106的表面上，并且位于开口110内。在一些实施例，先对导电材料120’执行刻蚀工艺、平坦化工艺及/或回刻蚀(etching back)工艺来薄化导电材料120’，来移除超出障壁层114的上表面的部分而形成导体层120。平坦化工艺可包含化学机械研磨(chemical mechanical polishing,CMP)工艺、研磨工艺、刻蚀工艺、其他适合的工艺，或上述组合。
如图1F所示，导体层120贯穿图案化硅层108a、沟道层112及障壁层114。此外，导体层120与复合基板102的上表面(例如缓冲层106)直接接触。在一些情况，先形成并未图案化的硅层、沟道层及障壁层时，再通过刻蚀工艺图案化硅层、沟道层及障壁层，以形成用来设置隔离区的凹槽时，可能难以形成具有较高深宽比的凹槽。在本实施例，在未对沟道层112及障壁层114执行刻蚀工艺的情况下，沟道层112及障壁层114仍具有与图案化硅层108a相同或相似的图案。此外，开口110的深宽比随着沟道层112及障壁层114的形成而变大。在本发明实施例，可以容易地形成具有高深宽比的开口110。
在一些实施例，如图1G所示，形成介电层122、源/漏极结构124及导线128。在一些实施例，形成介电层122前，沉积半导体材料(未绘示)于导体层120及障壁层114上方，并通过图案化工艺使半导体材料中位于导体层120正上方的部分留下，使导体层120凸出于障壁层114的上表面上方。之后，形成介电层122于障壁层114、导体层120及栅极电极118上方。介电层122包含氧化硅、氮化硅，氮氧化硅、低介电常数(low-K)介电材料、其他适合的材料，或上述组合。介电层122可通过物理气相沈积法(physical vapor deposition,PVD)、化学气相沉积法、原子层沉积法(atomic layer deposition,ALD)、涂布、溅射或其他适合的技术形成。
沉积介电层122后，执行光刻工艺及刻蚀工艺，移除介电层122及障壁层114的一部分，以形成沟槽(未绘示)。接下来，将导电材料填入上述沟槽，以形成源/漏极结构124及导线128。源/漏极结构124形成在栅极电极118的相对两侧，并且接触沟道层。源/漏极结构124包含一种或一种以上的导电材料。源/漏极结构124例如包含金属，其是选自于由铜、钛、铝、镍、金或其他金属。源/漏极结构124可通过物理气相沈积法、化学气相沉积法、原子层沉积法、涂布、溅射或其他适合的技术形成。
导线128由钨、铝、铜、金、钯、钛、其他适合的材料，或上述组合形成。在一些实施例，导线128通过使用物理气相沈积法、化学气相沉积法、原子层沉积法、涂布、溅射或其他适合的技术形成。导线128的材料与源/漏极结构124的材料可相同或不同。在一些实施例，形成源/漏极结构124的步骤与形成导线128可为同一个步骤。可在本发明实施例作各种变化及/或调整。在一些实施例，源/漏极结构124的形成步骤与导线128的形成步骤不同。
在一些实施例，半导体装置结构100A包含主要装置(main device)区A与切割道(scribe line)区B。如图1G所示，导线128形成在主要装置区A的导体层120上，并且与导体层120电连接。导线128并未形成在切割道区B的导体层120上。在一些实施例，可对切割道区B的导体层120与源/漏极结构124之间的区域执行划片工艺，以分离主要装置区A和切割道区B。
图1G绘示一部分的源/漏极结构124镶入障壁层114内。可在本发明实施例作各种变化及/或调整。在一些实施例，源/漏极结构124穿透障壁层114及沟道层112。
在一些实施例，提供具有杨氏模量大于硅的衬底基板104，能在避免破片的情况下形成厚度较厚的沟道层112。据此，能提升半导体装置结构100A的击穿电压及可靠度。另外，在形成沟道层112前，先形成上表面具有(111)晶面的图案化硅层108a，之后形成的沟道层112及障壁层114的图案会具有与图案化硅层108a相同或相似的图案。由上述方法可以较容易地形成具有较高深宽比的开口110。据此，即使形成具有厚度较厚的沟道层112亦不会影响具有较高深宽比的开口110的形成难度。
图1F-1G绘示形成贯穿图案化硅层108a、沟道层112及障壁层114的导体层120。可在本发明实施例作各种变化及/或调整。参阅图2，图2为根据本发明的一些实施例的半导体装置结构100B的剖面示意图。图2所示的半导体装置结构100B与图1F所示的半导体装置结构100A相同或相似，其中之一的不同处在于：半导体装置结构100B包含取代了导体层120的隔离区126。
在一些实施例，隔离区126的材料包含氧化硅、氮化硅，氮氧化硅、旋涂玻璃(spin-on glass)、低介电常数(low-K)介电材料、其他适合的材料，或上述组合。在一些实施例，每一个隔离区126具有多重层结构。在一些实施例，隔离区通过化学气相沉积(chemicalvapor deposition,CVD)工艺、物理气相沉积工艺、其他适合的工艺，或上述组合沉积介电材料而形成。
参阅图3A-3F，图3A-3F为根据本发明的一些实施例的形成半导体装置结构100C的工艺各阶段的剖面示意图。在一些实施例，如图3A所示，提供硅基板202。硅基板202可为包含硅的衬底、绝缘上覆硅(semiconductor-on-insulation,SOI)衬底或其他适合的衬底。硅基板202为之后用来形成图案化硅层的基板。在一些实施例，硅基板202具有(111)晶面。如图3A所示，图案化遮罩204形成于硅基板202上。图案化遮罩204例如为光致抗蚀剂。图案化遮罩204可通过光刻工艺而形成在硅基板202上。此外，图案化遮罩204具有开口206，露出一部分的硅基板202的表面。
在一些实施例，如图3B所示，执行刻蚀工艺，在对应开口206处形成凹陷208。如图3B所示，硅基板202具有未被刻蚀的表面S3，以及位于凹陷208上的表面S4。
在一些实施例，如图3C所示，执行离子注入工艺210，形成图案化掺杂区212邻近于表面S3，并形成图案化掺杂区214邻近表面S4。在一些实施例，使用一种或多种适合的掺杂质植入硅基板202。例如，使用氢、硼、氮或其他元素形成图案化掺杂区212及图案化掺杂区214。在一些实施例，执行多个注入工艺以形成图案化掺杂区212及图案化掺杂区214。
如图3C所示，图案化掺杂区212及图案化掺杂区214具有厚度T2。厚度T2可取决于之后欲形成的图案化硅层的厚度。在一些实施例，厚度T2介于400nm-700nm的范围间。在一些实施例，图案化掺杂区212由硅基板202的表面S3延伸至离表面S3相当于厚度T2的距离，图案化掺杂区214由硅基板202的表面S4延伸至离表面S4相当于厚度T2的距离。在一些实施例，图案化掺杂区212及图案化掺杂区214的掺杂浓度可介于约1018atoms/cm3至约1021atoms/cm3的范围间。在一些实施例，图案化掺杂区212并不会直接接触图案化掺杂区214。
形成图案化掺杂区212及图案化掺杂区214的区域的Si-Si键会被破坏。在图案化掺杂区212与未被掺杂的区域的界面的Si-Si键亦被破坏掉，使得图案化掺杂区212与未被掺杂的区域之间的键结力减低。因此，形成图案化掺杂区212及图案化掺杂区214有助于之后将分离硅基板202中被掺杂的区域与未被掺杂的区域。
在一些实施例，如图3D所示，将硅基板202贴合至复合基板102的缓冲层106上。在一些实施例，表面S3与复合基板102的上表面(例如缓冲层106)黏合，表面S4并未接触复合基板102。如图3D所示，硅基板202的图案化掺杂区212接触缓冲层106，而凹陷208介于图案化掺杂区214与缓冲层106之间。在一些实施例，将硅基板202贴合至复合基板102后，执行退火工艺。
在一些实施例，如图3E所示，移除硅基板202，并留下图案化掺杂区212于复合基板102上，以形成图案化硅层108b。由于图案化掺杂区212与未被掺杂的区域的界面的Si-Si键被破坏掉，因此可以用物理方式分离图案化掺杂区212与硅基板202中未被掺杂的区域。在此实施例，可通过调整图案化遮罩204的图案和离子注入工艺210的条件，改变图案化硅层108b的图案和厚度。在一些实施例，形成图案化硅层108b后，执行清洁工艺，例如以氢氟酸对图案化硅层108b的上表面(例如表面S3)进行处理。
在一些实施例，如图3F所示，形成沟道层112、障壁层114、栅极电极118、导体层120、介电层122、源/漏极结构124及导线128，以形成半导体装置结构100C。从图3E所示的结构至图3F所示的结构所实施的工艺和使用的材料与从图1B所示的结构至图1G所示的结构所实施的工艺和使用的材料相同或相似，在此不再赘述。
参阅图4A-4D，图4A-4D为根据本发明的一些实施例的形成半导体装置结构100D的工艺各阶段的剖面示意图。至图4A所示的结构之前所执行的工艺或使用的材料与从图3A所示的结构至图3B所示的结构所实施的工艺和使用的材料相同或相似，在此不再赘述。
在一些实施例，如图4A所示，执行离子注入工艺216，形成图案化掺杂区212’邻近于表面S3，并形成图案化掺杂区214’邻近表面S4。在一些实施例，使用一种或多种适合的掺杂质植入硅基板202。例如，使用氢、硼、氮或其他元素形成图案化掺杂区212’及图案化掺杂区214’。在一些实施例，执行多个植入工艺以形成图案化掺杂区212’及图案化掺杂区214’。
在一些实施例，位于表面S3的部分是硅基板202中未被掺杂的部分202a。在一些实施例，部分202a与硅基板202通过图案化掺杂区212’隔开。在此实施例，图案化掺杂区212’与未被掺杂的区域的界面I1和界面I2离表面S3的距离分别为长度D1与长度D2。可通过控制长度D1与长度D2，决定后续形成的图案化硅层的厚度。在一些实施例，图案化掺杂区212’并不会直接接触图案化掺杂区214’。
如先前所述，图案化掺杂区212’与未被掺杂的区域的界面的Si-Si键被破坏掉。因此，形成图案化掺杂区212’及图案化掺杂区214’有助于之后将硅基板202中分离被掺杂的区域与未被掺杂的区域。
在一些实施例，如图4B所示，将硅基板202贴合至复合基板102的缓冲层106上。在一些实施例，表面S3与缓冲层106黏合，表面S4并未接触缓冲层106。如图4B所示，图案化掺杂区212’并未直接接触复合基板102，与复合基板102直接接触的是部分202a。
在一些实施例，如图4C所示，移除硅基板202，并留下图案化掺杂区212’及部分202a于复合基板102上，以形成图案化硅层108c。在一些实施例，图案化硅层108c包含具有掺杂质的图案化掺杂区212’及未被掺杂的部分202a。由于图案化掺杂区212’与未被掺杂的区域的界面I2的Si-Si键被破坏掉，因此可以用物理方式分离图案化掺杂区212’与硅基板202中未被掺杂的区域。可在本发明实施例作各种变化及/或调整。在一些实施例，移除图案化掺杂区212’与硅基板202，并留下部分202a于复合基板102上。在此实施例，图案化硅层108c并未被掺杂。
在一些实施例，如图4D所示，形成沟道层112、障壁层114、栅极电极118、导体层120、介电层122、源/漏极结构124及导线128，以形成半导体装置结构100D。从图4C所示的结构至图4D所示的结构所实施的工艺和使用的材料与从图1B所示的结构至图1G所示的结构所实施的工艺和使用的材料相同或相似，在此不再赘述。
参阅图5A-5E，图5A-5E为根据本发明的一些实施例的形成半导体装置结构100E的工艺各阶段的剖面示意图。在一些实施例，如图5A所示，图案化遮罩218形成于硅基板202上。图案化遮罩218例如为光致抗蚀剂。图案化遮罩218可通过光刻工艺而形成在硅基板202上。此外，图案化遮罩218具有开口220，露出一部分的硅基板202的表面S5。
在一些实施例，如图5B所示，执行离子注入工艺222，形成图案化掺杂区224邻近于表面S5。在一些实施例，使用一种或多种适合的掺杂质植入硅基板202。例如，使用氢、硼、氮或其他元素形成图案化掺杂区224。在一些实施例，执行多个植入工艺以形成图案化掺杂区224。
如图5B所示，图案化掺杂区224具有厚度T3。厚度T3可取决于之后欲形成的图案化硅层的厚度。在一些实施例，厚度T3介于400nm-700nm的范围间。在一些实施例，图案化掺杂区224由硅基板202的表面S5延伸至离表面S5相当于厚度T3的距离。在一些实施例，图案化掺杂区224的掺杂浓度可介于约1018atoms/cm3至约1021atoms/cm3的范围间。
如先前所述，图案化掺杂区224与未被掺杂的区域的界面的Si-Si键被破坏掉。因此，形成图案化掺杂区224有助于之后分离硅基板202中被掺杂的区域与未被掺杂的区域。
在一些实施例，如图5C所示，将硅基板202贴合至复合基板102的缓冲层106上。在一些实施例，表面S5与缓冲层106黏合。如图5C所示，图案化掺杂区224及一部分的硅基板202黏合至复合基板102上，并直接接触复合基板102。
在一些实施例，如图5D所示，移除硅基板202，并留下图案化掺杂区224于复合基板102上，以形成图案化硅层108d。由于图案化掺杂区224与未被掺杂的区域的界面的Si-Si键被破坏掉，因此可以用物理方式分离图案化掺杂区224与硅基板202中未被掺杂的区域。
在一些实施例，如图5E所示，形成沟道层112、障壁层114、栅极电极118、导体层120、介电层122、源/漏极结构124及导线128，以形成半导体装置结构100E。从图5D所示的结构至图5E所示的结构所实施的工艺和使用的材料与从图1B所示的结构至图1G所示的结构所实施的工艺和使用的材料相同或相似，在此不再赘述。
虽然本发明的实施例及其优点已发明如上，但应该了解的是，任何所属技术领域中具有通常知识者，在不脱离本发明之精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中具有通常知识者可从本发明一些实施例的揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明一些实施例使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一申请专利范围构成个别的实施例，且本发明的保护范围也包括各个申请专利范围及实施例的组合。

Claims (18)

1.一种制造半导体装置结构的方法，其特征在于，包括：
提供一衬底基板；
形成一缓冲层于该衬底基板上；
形成一图案化硅层于该缓冲层上，该图案化硅层具有一开口露出一部分的该缓冲层；
依序外延生长一图案化沟道层及一图案化障壁层于该图案化硅层的一上表面上，其中一载流子沟道形成于该图案化沟道层与该图案化障壁层之间的一界面上；以及
形成一栅极电极于该图案化障壁层上。
2.如权利要求1所述的制造半导体装置结构的方法，其特征在于，其中该衬底基板包括A1N基板或蓝宝石基板。
3.如权利要求1所述的制造半导体装置结构的方法，其特征在于，其中该衬底基板的杨氏模量大于该图案化硅层的杨氏模量。
4.如权利要求1所述的制造半导体装置结构的方法，其特征在于，更包括：
沉积一绝缘材料至该开口内，以形成贯穿该图案化障壁层、该图案化沟道层及该图案化硅层的一隔离器件。
5.如权利要求1所述的制造半导体装置结构的方法，其特征在于，更包括：
沉积一导电材料至该开口内，以形成贯穿该图案化障壁层、该图案化沟道层及该图案化硅层的一导体层。
6.如权利要求1所述的制造半导体装置结构的方法，其特征在于，其中形成该图案化硅层包括：
形成一包括硅的材料层于该缓冲层上；以及
执行一刻蚀工艺于该材料层上，以形成该开口及该图案化硅层。
7.如权利要求1所述的制造半导体装置结构的方法，其特征在于，其中形成该图案化硅层包括：
提供一硅基板；
执行一离子注入工艺，形成一图案化掺杂区于该硅基板内；
将该硅基板贴合至该缓冲层；以及
移除该硅基板，使该图案化掺杂区留在该缓冲层上，以形成该图案化硅层。
8.如权利要求7所述的制造半导体装置结构的方法，其特征在于，更包括：
形成一图案化遮罩于该硅基板上，露出该硅基板的一第一表面的一部分；
对该硅基板的该部分执行一刻蚀工艺，图案化该第一表面；以及
去除该图案化遮罩，其中该图案化掺杂区形成在该硅基板的经图案化的该第一表面内。
9.如权利要求8所述的制造半导体装置结构的方法，其特征在于，更包括：
将该硅基板的经图案化的该第一表面贴合至该缓冲层。
10.如权利要求7所述的制造半导体装置结构的方法，其特征在于，更包括：
形成一图案化遮罩于该硅基板上，露出该硅基板的一部分；
通过该离子注入工艺，形成该图案化掺杂区于该硅基板的一第一表面内，并对应该硅基板的该部分；
移除该图案化遮罩；
将该硅基板的第一表面贴合至该缓冲层；以及
移除该硅基板，使该硅基板的该图案化掺杂区留在该缓冲层上。
11.一种半导体装置结构，其特征在于，包括：
一衬底基板；
一缓冲层；
一图案化硅层，覆盖一部分的该缓冲层；
一沟道层，设置于该图案化硅层的一上表面上；
一障壁层，设置于该沟道层上，其中一载流子沟道形成于该沟道层与该障壁层之间的一界面上；以及
一栅极电极，设置于该障壁层上。
12.如权利要求11所述的半导体装置结构，其特征在于，其中该衬底基板包括A1N基板或蓝宝石基板。
13.如权利要求11所述的半导体装置结构，其特征在于，其中该衬底基板的杨氏模量大于该图案化硅层的杨氏模量。
14.如权利要求11所述的半导体装置结构，其特征在于，更包括：
一隔离器件，贯穿该障壁层、该沟道层及该图案化硅层。
15.如权利要求11所述的半导体装置结构，其特征在于，更包括：
一导体层，贯穿该障壁层、该沟道层及该图案化硅层。
16.如权利要求11所述的半导体装置结构，其特征在于，其中该沟道层的一厚度介于5μm至20μm的范围间。
17.如权利要求11所述的半导体装置结构，其特征在于，其中该图案化硅层具有一掺杂区。
18.如权利要求11所述的半导体装置结构，其特征在于，其中该图案化硅层的该上表面为(111)晶面。
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