CN104603912A - 用于硅衬底上的iii族-n晶体管的外延缓冲层 - Google Patents

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Abstract

实施例包括用于降低在诸如衬底的非III-N衬底之上生长的III-N器件层中的缺陷密度的外延半导体叠置体。在实施例中，变质缓冲部包括与上方的GaN器件层晶格匹配的AlxIn1-xN层，以减少热失配诱发的缺陷。这样的晶体外延半导体叠置体例如可以是用于HEMT或LED制造的器件层。可以在硅衬底的第一区域内的半导体叠置体上提供使RFIC与PMIC集成的片上系统(SoC)解决方案，其采用了以III族-氮化物(III-N)为基础的晶体管技术，该技术能够实现高Ft，还能够实现充分高的击穿电压(BV)，以实现高压和/或高功率电路，同时在衬底的第二区域内提供基于硅的CMOS电路。

Description

用于硅衬底上的III族-N晶体管的外延缓冲层
技术领域
本发明的实施例总体上涉及微电子器件及制造，更具体而言涉及III族-N晶体管架构及设计。
背景技术
移动计算(例如，智能电话和平板电脑)市场受益于更小的部件形状因子和更低的功耗。由于智能电话和平板电脑的当前平台解决方案依赖于安装到电路板上的多个封装集成电路(IC)，因而制约了向更小的更具功率效率的形状因子的进一步升级。例如，智能电话除了包括单独的逻辑处理器IC之外，还将包括单独的功率管理IC(PMIC)、射频IC(RFIC)和WiFi/Bluetooth/GPS IC。芯片上系统(SoC)架构提供了板级部件集成所不能比拟的微缩升级优势。尽管逻辑处理器IC本身可以被看作是既集成了存储器又集成了逻辑功能的芯片上系统(SoC)，但是用于移动计算平台的范围更广的SoC解决方案仍然令人难以捉摸，因为PMIC和RFIC以高压、高功率和高频中的两者或更多者工作。
因而，常规移动计算平台通常采用不兼容的晶体管技术，所述晶体管技术是针对PMIC和RFIC执行的不同功能而定制的。例如，在PMIC中通常采用横向扩散硅MOS(LDMOS)技术管理电压转换和功率分配(包括逐步升高和/或逐步降低电压转换的电池电压调节等)。在RFIC中通常采用诸如GaAs异质结双极晶体管(HBT)的III-V族化合物半导体生成GHz载频上的足够的功率放大。因而常规的实施CMOS技术的硅场效应晶体管要求对移动计算平台内的逻辑和控制功能采用第三种晶体管技术。除了移动计算平台内的各种IC的基础半导体材料不相容之外，PMIC内的DC到DC转换开关的晶体管设计一般与RFIC中的高频功率放大器的晶体管设计也不相容。例如，相对较低的硅击穿电压要求DC到DC转换器中的源极到漏极间隔远远大于需要超过20GHz并且有可能高达500GHz的Ft的功率放大晶体管所容许的间隔，其中，所述功率放大晶体管所需的Ft取决于载波频率(例如，WPAN未60GHz，因而晶体管需要是60GHz的很多倍的Ft)。这样的不同的晶体管级设计要求使得各种晶体管的制造过程各不相同，因而难以合并到单个过程内。
因此，尽管移动计算领域的整合了PMIC和RFIC功能的SoC解决方案对于提高微缩升级性、降低成本和提高平台功率系数很有吸引力，但是这样的SoC解决方案的一个障碍是缺乏既具有充分高的速度(即充分高的增益截止频率Ft)又具有充分高的击穿电压(BV)的可微缩升级晶体管技术。
III族-氮化物(III-N)器件提供了在既能够获得高BV又能够获得高Ft的同时将PMIC和RFIC功能与CMOS整合到一起的具有光明前景的途径。但是，硅衬底上的III-N材料叠置体的异质外延至少由于显著的晶格失配和热失配而带来了技术挑战，显著的晶格失配和热失配这两者都可能造成密集缺陷和低劣的器件性能。因此，能够在器件层内提供降低的缺陷密度的技术和外延半导体叠置体架构是有利的。
附图说明
将通过举例方式而非限定方式对本发明的实施例进行说明，通过在结合附图考虑时参考下述具体实施方式，能够更加充分地理解本发明的实施例，其中：
图1A示出了根据实施例的其中可以形成高电子迁移率晶体管的半导体叠置体的截面；
图1B示出了根据实施例的其中可以形成高电子迁移率晶体管的半导体叠置体的截面；
图2A示出了根据实施例的具有外延生长的升高的源极区/漏极区的凹陷栅极III族-N晶体管的截面；
图2B示出了根据本发明的实施例的将AlyGa1-yN的底部势垒与AlxIn1-xN的底部势垒进行比较的晶体管的区域的能带图；
图3是根据本发明的实施例的移动计算平台的III族-N SoC实施方式的功能方框图；以及
图4是说明根据实施例的制造非平面高压晶体管的方法的流程图。
具体实施方式
在下述说明中，将阐述很多细节，但是对于本领域技术人员而言显然可以在没有这些具体细节的情况下实践本发明。在一些情况下，以方框图的形式而非详细地示出了公知的方法和器件，以避免对本发明造成混淆。在整个本说明书中对“实施例”的提及是指在本发明的至少一个实施例中包含联系所述实施例描述的具体特征、结构、功能或特性。因而，在本说明书通篇多处出现的短语“在实施例中”未必都指本发明的同一实施例。此外，可以在一个或更多实施例中通过任何适当的方式结合所述特定的特征、结构、功能或特点。例如，第一实施例与第二实施例可以相结合，只要这两个实施例不相互排斥。
可以在文中采用术语“耦合”和“连接”连同其派生词描述部件之间的结构关系。应当理解，这些术语并非意在彼此同义。更确切地说，在具体的实施例中，可以采用“连接”表示，两个或更多元件相互直接物理接触或电接触。可以采用“耦合”表示，两个或更多元件存在相互的直接或者间接(其间存在其他居间元件)物理或电接触，并且/或者两个或更多元件相互协作或交互(例如，就像在因果关系当中那样)。
文中采用的词语“在……之上”、“在……之下”、“在……之间”和“在……上”是指一个材料层相对于其他层的相对位置。因而，例如，设置在另一层之上或者之下的一个层可以与所述的另一层直接接触，或者可以具有一个或多个居间层。此外，设置在两个层之间的一个层可以与所述的两个层直接接触，或者可以具有一个或多个居间层。相比之下，位于第二层上的第一层则与所述第二层直接接触。
文中描述了用于使在诸如硅衬底的非III-N衬底之上生长的III-N器件内具有降低的缺陷密度的外延半导体叠置体的实施例。在实施例中，变质缓冲部包括AlxIn1-xN层，其与诸如GaN的上方的器件层晶格匹配，从而使所述器件层内具有减少的热失配诱发缺陷。例如，可以采用这样的晶体外延半导体叠置体提供HEMT或LED制造的器件层。在实施例中，在将RFIC和PMIC整合到一起以实现高压和/或高功率电路的SoC解决方案中采用III族-氮化物(III-N)半导体叠置体以及形成于其上的高电子迁移率晶体管。借助文中描述的外延叠置体的实施例，SoC解决方案可以实现移动平台所需的因产品而异的电流和功率要求。快速切换的高压晶体管能够处理高输入电压摆动，并且能够在RF频率上提供高功率附加效率。在实施例中，所述III-N半导体叠置体和晶体管架构服从与IV族晶体管架构，例如，平面和非平面硅CMOS晶体管技术的单片集成。在具体实施例中，在将高功率无线数据传输和/或高压功率管理功能与低功率CMOS逻辑数据处理整合到一起的SoC架构中采用III族-N晶体管。适于宽带无线数据传输应用的高频操作是可能的，与此同时大带隙III-N材料的使用还提供了高BV，因而可以为无线数据传输应用生成足够的RF输出功率。高Ft/Fmax与高电压能力的这一结合还使得文中描述的晶体管有可能用于采用降低尺寸的感应元件的DC到DC转换器中的高速开关应用。由于功率放大应用和DC到DC开关应用都是智能电话、平板电脑和其他移动平台中的关键功能块，因而可以在这样的装置的SoC解决方案中有利地采用文中描述的结构。
图1A示出了根据实施例的可以形成高电子迁移率晶体管(HEMT)的III-N半导体叠置体101的截面。在叠置体101的基底处是衬底100。一般而言，衬底100是非III-N材料，从而使得叠置体101包括变质外延层。在示范性实施例中，衬底100是晶体硅(例如，基本上为单晶)。在第一硅衬底实施例中，衬底100是(100)硅(即，具有(100)顶表面，在该表面上设置上方的外延层)。(100)晶体取向对于硅晶体管的形成是有利的(例如，在其他未受III-N外延层覆盖的区域内)，因此对于将使形成于叠置体101内的III族-N晶体管与硅CMOS晶体管技术单片集成的实施例是理想的。在具体的(100)硅衬底实施例中，衬底100具有通过(例如)从被生长为提供具有(100)表面的晶片片层的坯料上切下所述衬底而制备的邻接面。在朝[110]方向所成的处于4°和8°之间的角度(例如，6°)上切下(100)衬底表面，以生成具有各个平台(terrace)的表面，所述各个平台包括具有(100)晶面的表面。与每一平台相关的(100)平面的表面面积取决于具体的切下角度，角度越大产生的平台的数量就越多，每一平台所具有的(100)表面面积就越少。在这样的实施例中，所述切割生成了具有(100)平台的阵列的邻接面，所述平台中的很多被具有两个硅原子高度的双原子台阶隔开，所述台阶可用于避免在叠置体101内形成反相畴(APD)。在第二硅衬底实施例中，衬底100是(110)硅。在某些(110)实施例中，以处于4°和8°之间的角度(例如，6°)切下(110)衬底表面，以生成具有各个通过具有两个硅原子的高度的双原子台阶隔开的平台的表面，所述各个平台包括具有(110)晶面的表面。
在第三硅衬底的实施例中，衬底100是(111)硅(即，具有在上面设置上方的外延层的(111)顶表面)。(111)晶体取向有利于III-N外延生长，因为晶格失配明显更低(大约16％，而(100)硅取向则具有大约42％的失配)。一般而言，对于(111)硅实施例而言，不提供任何切割必要。尽管示范性的(100)、(110)和(111)硅实施例需要基本上由硅构成的衬底(即，容许对III-N和/或硅CMOS器件功能无害的某些痕量级杂质)，但是应当指出，其他具有类似地失配的晶格常数的衬底也可以从文中描述的外延叠置体架构中受益，例如，所述衬底可以是但不限于包括锗(Ge)的衬底，所述锗可以与硅熔合或者具有纯锗形式。
在实施例中，外延半导体叠置体包括至少一个III-N器件层。在图1A所示的示范性实施例中，可以将叠置体101称为变质外延叠置体，其适于形成HEMT，其中，至少沟道层107和顶部势垒层109代表器件层。沟道层107基本上是单晶的，尽管文中将其称为“单晶”，但是本领域技术人员将认识到仍然可能存在低水平的晶体缺陷，其为外延生长过程造成的人为缺陷。在沟道层107内存在包括一种或多种III族元素和氮的第一半导体材料的晶体布置。一般而言，沟道层107内的III族-氮化物半导体应当具有相对较高的载流子迁移率，因此在实施例中，沟道层107基本上是未掺杂的III族-氮化物材料(即最低杂质浓度)，从而具有最低的杂质散射。在示范性实施例中，沟道层107是GaN。但是，沟道层107也可以是一种或多种诸如AlGaN、AlInN的GaN三元合金或者诸如InxAlyGa1-x-yN的包括至少一种III族元素和氮的GaN四元合金
在示范性GaN实施例中，沟道层107的厚度处于10nm和200nm之间。借助于文中别处进一步描述的缓冲部，GaN沟道层107可以处于这一厚度范围的顶端，并超越所述范围，而不会随着厚度的增大而生成缺陷，因为沟道层107将至少与缓冲层106晶格匹配。沟道层107与缓冲层106晶格匹配的优点在其他适于发光二极管(LED)或集成到硅衬底上的激光器的外延叠置体实施例中也是适切的，就激光器的情况而言，器件层可能包括很多量子阱层、p型和n型接触层以及一个或多个分布式布拉格结构，因而需要相当大的总器件层厚度。
在沟道层107之上设置帽盖或势垒层(顶部势垒层109)。一般而言，可以将本领域已知的任何III族-N材料用于所述势垒层109，其取决于沟道层107所选择的材料，从而使势垒层109具有比沟道层107的带隙更大的带隙。优选地，顶部势垒层109基本上是单晶的(即，对于既定成分而言具有处于临界厚度以下的厚度或者与沟道层107内采用的III族-N材料晶格匹配)。在示范性实施例中，势垒层109包括具有与沟道层107相同的结晶性的第二III族-N材料，从而形成了异质界面。在沟道层107是GaN的第一示范性实施例中，顶部势垒层109是AlzGa1-zN、AlwIn1-wN或AlN。一个示范性顶部势垒层109具有18％的In。在实施例中，势垒层109只具有本征杂质掺杂水平(例如，i-AlwIn1-wN)。包括至少一种III族元素和氮的四元合金，例如，InxAlyGa1-x-yN也是可能的。势垒层109还可以包括任何由各种III族-氮化物构成的多层叠置体，例如，AlwIn1-wN/AlN叠置体，其中，所述叠置体的AlN层与沟道层107相邻，以充当迁移率增强层。根据所述实施例，势垒层109的厚度可以处于1nm和20nm之间的范围内。
在实施例中，变质外延半导体叠置体包括设置在非III-N衬底和III族-N器件层之间的氮化铝铟三元合金(AlxIn1-xN)缓冲层。一般而言，对于AlxIn1-xN缓冲层而言，摩尔百分比低于100(例如，x<1)，但是确切的浓度可以在所述缓冲层的不同层内存在变化。尽管AlxIn1-xN缓冲层表现出了很多优点，但是尤其需要指出的是AlxIn1-xN的相对较低的外延生长温度。不管所述生长是通过MBE、MOCVD、MOPVE等当中的何种工艺实施的，AlxIn1-xN的生长总是在300℃左右进行的，其低于很多备选III-N材料。例如，AlxIn1-xN具有一般处于750和800℃之间的生长温度，而AlGaN则具有大约1050-1100℃的生长温度。因而，有利地降低了叠置体101的生长过程中经历的总热预算。
而且，AlxIn1-xN缓冲层的热膨胀系数与硅的热膨胀系数更切近地匹配。一般将由于热失配导致的应变表征为σ＝ΔT(εsubstrate-εepilayer)，其中，ΔT表示生长温度和环境室温之间的差，α表示衬底和所生长的外延层的热膨胀系数。AlxIn1-xN的热膨胀系数低于GaN的热膨胀系数(大约5.1x10-6K-1)或者AlGaN的热膨胀系数(>4x10-6K-1)，其随着铟占比的增大而降低，因而可以相对于非AlxIn1-xN显著降低缓冲层和衬底100之间的净热失配。存在一个或多个具有相当大的厚度的AlxIn1-xN缓冲层减少了硅衬底100对具有更大热失配的上方的III-V器件层施加的热应力，例如，所述上方的器件层为示范性的GaN沟道层107。已经发现热应力的降低减少了器件层内的缺陷密度以及淀积在硅上的III-N外延膜的表面裂纹的形成。
在缓冲层包括AlxIn1-xN层的示范性实施例中，缓冲层内的摩尔分数使得AlxIn1-xN层与设置在缓冲层之上的外延器件层晶格匹配。因此，AlxIn1-xN层借助假同晶机制(即器件层发生应变以接纳非本然晶格常数)不同于在器件层内引发应变的缓冲层。在图1A所示的外延层101包括GaN沟道层107的示范性实施例中，缓冲层包括AlxIn1-xN层106，其中，x处于0.80和0.84之间，此时In百分比约为18％，从而与GaN沟道层107充分地晶格匹配。如图1A所示，将晶格匹配的AlxIn1-xN 106紧挨着设置在沟道层107的下方。在实施例中，晶格匹配的AlxIn1-xN层106只有本征杂质掺杂水平(例如，AlxIn1-xN)，并且可以相对较厚，从而最有效地缓解硅衬底100施加的热应力。此外，就与(100)硅衬底100具有大约42％的晶格失配的晶格匹配的AlxIn1-xN层106而言，层106将足够厚，从而充分地缓解所产生的位错并使其横向滑移(例如，朝向某一形貌特征等)。因此，在实施例中，晶格匹配的AlxIn1-xN层处于缓冲层的总厚度的50％和99％之间，其中，AlxIn1-xN的具体实施例处于300nm和2μm之间，对于大多数HEMT应用而言优选至少为1μm，尽管更大的厚度一般将提供更低的缺陷密度，但是将发生额外的费用/更长的生长时间。因而，对于GaN沟道层107处于10nm和200nm之间的HEMT实施例而言，预计AlxIn1-xN 106可以处于1.5倍和10倍之间。
图1B示出了根据实施例的也可以形成示范性HEMT的半导体叠置体102的截面。一般而言，叠置体102包括与针对叠置体101描述的全然相同的外延层，其中，采用相同的附图标记标识类似的层。类似地，将叠置体102设置到与先前在图1A的语境下描述的相同的(生长)衬底100上。但是，叠置体102还包括成核层104和设置在成核层104和晶格匹配的AlxIn1-xN层106之间的过渡层105。从功能上来讲，成核层将启动包括叠置体101的III-N半导体材料的外延生长，尽管直接在衬底100上形成晶格匹配AlxIn1-xN层106的叠置体101有可能获得良好的结果，但是添加成核层可以有利地减少APD的发生，和/或进一步降低器件层(例如，沟道层107)内的缺陷密度，和/或降低总生长时间、热预算等。作为叠置体101的第一III-N材料层，成核层104可以相对较薄，例如，沿图1B的z维低于100nm(纳米)。成核层104的厚度可以至少部分地取决于衬底表面是否是切出的，从而使得更大的切割角与更大的厚度相关。一般而言，成核层104的III族和V族核素两者的迁移率都理想地充分高，从而使充分随机的核素运动能够有效地聚集到衬底平台化所指示的方向内，以避免在极性外延材料内形成APD。在示范性实施例中，成核层104是生长至处于50nm和100nm之间的厚度的氮化铝(AlN)。AlN实施例相对于(100)硅平面具有大约43％的晶格失配。
如图1B所示，除了晶格匹配的AlxIn1-xN层106之外，所述缓冲层还包括设置在成核层104之上的过渡层105。尽管有可能在过渡层105和成核层105之间插入一个或多个中间层，但是在示范性实施例中，将过渡层105直接设置在成核层上并与之接触，并且还与AlxIn1-xN层106直接接触。可以将过渡层105看作是下缓冲层，其作用在于从成核层的成分过渡至设置在过渡层105之上的AlxIn1-xN层106的成分。一般而言，在高于成核层104所采用的生长温度的生长温度上(例如，在与AlxIn1-xN层106相同的温度上)生长过渡层105。而且，在过渡层105的形成过程中，由于极性成核层104的存在，通量率能够比成核层104的相对更高(或者在图1A所示的直接在衬底100上生长晶格匹配的AlxIn1-xN层106的实施例中比所述晶格匹配的AlxIn1-xN层106的初始生长的通量率更高)。对于成核层104是AlN的实施例而言，过渡层105包括AlxIn1-xN层。一般而言，摩尔分数y可以是任何小于1的值，并且大于晶格匹配的AlxIn1-xN层106的x。因此，在沟道层107是GaN，并且晶格匹配的AlxIn1-xN层106的x约为0.82的示范性实施例中，过渡层105内的y大于0.82。在其他实施例中，过渡层105的成分在成核层成分和晶格匹配的层106的成分之间逐渐变化。例如，在一个这样的AlyIn1-yN实施例中，y从最接近成核层的大约1朝最接近晶格匹配的AlxIn1-xN层106的大约x降低。过渡层105一般比层106薄，甚至可以比成核层104薄。作为一个例子，50nm将足以从AlN成核层104过渡至AlxIn1-xN层106中的18％。
在其他实施例中，III-N器件层和非III-N衬底之间的缓冲部包括超晶格，所述超晶格包括多个AlxIn1-xN层和III-N层。值得注意的是，所述超晶格中的AlxIn1-xN未必是具有18％的In的层106，而且可以具有其他成分。在一个实施例中，例如，所述超晶格包括AlInN和AlN层。在另一实施例中，III族-N器件层成分与所述器件层的AlxIn1-xN晶格匹配，两者的超晶格可借助于居间的AlxIn1-xN层容易地形成，所述居间层的作用仍然在于缓解器件层和衬底之间的热失配。
图2A示出了根据实施例的凹陷栅极III族-N晶体管200的截面。一般而言，晶体管200是多数载流子(电子)栅极电压控制器件(即FET)。晶体管200是平面的并且设置在外延半导体叠置体102上。在示范性实施例中，晶体管200没有通过杂质掺杂梯度形成的结。因而，避免了与掺杂剂扩散、散射和击穿电压劣化相关的缺陷。在外延半导体叠置体102之上设置重掺杂(例如，N+)接触层212。
在示范性实施例中，适当厚度的顶部势垒层109或者设置在顶部势垒层109和沟道层107之间的单独材料充当电荷感应层，从而通过感生出表层电荷而以可控方式供应载流子，该层电荷通常称为2D电子气(例如，图2A中的2DEG 211)。尽管实施例可以将顶部势垒层109用作唯一的表层电荷源，但是在其他实施例中，成分有别的电荷感应层的存在能够使顶部势垒层109被减薄，从而实现阈值电压调谐，同时确保在沟道层107的表面存在薄(例如，>0.5nm)的宽带隙材料，以实现降低的合金散射和高载流子迁移率。
作为沟道层107和顶部势垒层109(或者居间电荷感应层)中采用的材料的不同极化的结果，可以提供能够通过选择作为栅极电极220的功函数金属和/或控制沿栅极长度(x维)的半导体厚度而进一步调制的电荷密度。因而，晶体管200的性能特征取决于势垒层109、栅极电极220选择的材料连同设置在栅极电极220和沟道层107之间的被划定为凹陷栅极区225的纵向晶体管长度。在示范性实施例中，沟道层107为GaN，顶部势垒层109是AlzGa1-zN、AlwIn1-wN或AlN的至少其中之一(例如，AlN是在材料上有别于充当顶部势垒层109的部分的另一材料的电荷感应层)。
在实施例中，晶体管200可在增强模式下工作。在增强模式操作中晶体管200具有大于0V的阈值电压(Vt)，增强模式对于(例如)PMIC中的具有功率效率的切换以及空闲状态下RFIC内的功率放大器的有效率的关闭是很重要的。在实施例中，栅极电极220包括大功函数金属，以提高Vt。可以对功函数进行加以选择以获得预期的阈值电压(Vt)(例如，大于0V等)，示范性的导电栅极材料包括钨(W)、铝(Al)、钛(Ti)、钽(Ta)、镍(Ni)、钼(Mo)、锗(Ge)、铂(Pt)、金(Au)、钌(Ru)、钯(Pd)、铱(Ir)、它们的合金及其硅化物、碳化物、氮化物、磷化物和碳氮化物。
晶体管200是顶部势垒层109只有一个凹陷栅极区域225的单凹陷栅极架构。因而，顶部势垒层109具有处于栅极电极220和沟道层107之间的第一厚度以及处于源极或漏极半导体212与沟道层107之间的第二厚度。这样的对顶部势垒层109的减薄有助于实现增强模式，因为能够耗尽设置于栅极电极220下方的沟道层内的自生压电极化感应电荷，从而提高了Vt。根据所述实施例，第一厚度可以是第二厚度的0％-50％(例如，处于0-2.5nm的范围内)。对于没有功函数栅极金属的实施例而言，必须将顶部势垒层109完全蚀刻掉才能获得Vt>0V。在存在单独的电荷感应层的情况下，凹陷栅极区225可以具有0％的顶部势垒厚度，以暴露出电荷感应层，因而它是所述凹陷内的唯一载流子来源。在沟道层107未掺杂的示范性实施例中，采用功函数金属栅极电极和栅极凹陷实现增强模式操作。
除了有利于获得低缺陷密度器件层之外，晶格匹配的AlxIn1-xN层还充当更有效率的背势垒从而将2DEG限定为处于沟道层107内，因为所述材料相对于诸如AlGaN的备选材料具有相对更大的极化，由此相对于缺少晶格匹配的AlxIn1-xN缓冲层的备选器件堆叠显著地提高了器件的短沟道性能。更具体而言，对于晶格匹配的AlxIn1-xN来讲，相对于AlGaN降低了亚阈斜率和漏极引发的势垒降低(DIBL)。实际上，对于具有对称源极和漏极(LGD＝LGS＝40nm)的20nm的示范性HEMT沟道长度(Lg)而言，预计5V的VDS和-2V的VGS针对AlInN势垒将具有1e-5A/mm的漏极电流，而针对AlGaN势垒该值将具有三倍的幅度。
图2B示出了根据本发明的实施例的将AlyGa1-yN(其中，y为0.08-0.10)的底部势垒与晶格匹配的AlxIn1-xN的底部势垒进行比较的晶体管200的各个区域的能带图。如通过虚线框突出表示的区域中所示，AlxIn1-xN的大带隙(大约4.9eV)使其成为了更具绝缘性的缓冲层，并且降低了沟道层107之下的并行传导，这一点对于高压器件尤为有利。需要进一步指出的是，如果没有变质AlxIn1-xN缓冲层，(例如，在GaN沟道层下方采用AlGaN缓冲层的情况下)，那么结合AlxIn1-xN底部势垒(如果其与GaN具有类似的晶格匹配)将进一步降低GaN沟道层的容许厚度，因为这样的底部势垒和沟道层的累加厚度将局限于既定的临界厚度。
返回到图2A，在栅极电极220的两侧设置源极235和漏极245，这两侧包括电耦合至欧姆接触金属235A、245A的掺有杂质的(例如，N+)半导体区域212。所述掺有杂质的半导体区域212可以是任何用于形成低电阻接触的低带隙III族-N材料，例如，InGaN和InN，或者可以简单地是n型GaN。
将电介质层230设置到顶部阻挡层109和栅极电极220之间。电介质层230使栅极电极220与半导体叠置体102电绝缘，还可以使栅极电极220与源极和漏极235、245隔离。在图2A所示的实施例中，电介质层230既充当栅极电介质，又充当间隔体电介质，从而使栅极电极220与源极和漏极235、245横向隔离。在示范性实施例中，电介质层230是能够实现自对准的自对准间隔体结构，从而使源极到漏极间隔超微缩至<100nm，以降低晶体管的非固有电阻(Rext)，从而得到更高的跨导(Gm)或增益，继而得到更高的Ft。电介质间隔体还可以实现将晶体管沟道长度(Lg)微缩至小于可通过光刻方式界定的特征尺寸的尺寸。诸如氮化硅(SixN)、氧化硅(SiO2)、氧化铝(Al2O3)的电介质材料以及高k电介质，例如，Gd2O3、HfO2、诸如HfOSiO、TaSiO、AlSiO的高k硅酸盐和诸如HfON、SiON、AlON、ZrSiON、HfSiON、III族-ON的高k氧氮化物适用于电介质层230。在实施例中，电介质层230的作用在于使栅极电极220和叠置体102的顶表面之间的界面钝化，以保持高沟道迁移率，并降低栅极漏电流。在一个实施例中，采用原子层淀积(ALD)电介质层230实现高质量钝化。
尽管未示出，但是其他HEMT实施例薄双凹陷栅极III族-N晶体管，所述晶体管包括与针对晶体管200描述的相同的半导体叠置体102、栅极电极220以及源极和漏极235、245。但是，与图2A所示的单凹陷225不同的是，双凹陷HEMT实施例包括凹陷225和另一凹陷区域，因而顶部势垒层109具有三个厚度，即，处于沟道层与源极和漏极235、245之间的第一厚度、处于沟道层107和电介质层230之间的第二厚度(在栅极电极220下)以及处于沟道层107和间隔体电介质之间的第三厚度，所述间隔体电介质是使栅极电极与源极和漏极235、245横向隔开的电介质。所述第三厚度一般介于第一和第二厚度之间。相对于晶体管200而言，双凹陷实施例的优点在于在设置于栅极电极220下方的区域耗尽时保持间隔体电介质下方的2DEG电荷密度，由此保持对栅极电极220下方的沟道区的低存取电阻。
尽管晶体管200是平面器件，但是在其他实施例中，可以在叠置体101或102中形成非平面III族-N晶体管。尽管未示出，但是对于非平面晶体管实施例而言，外延半导体叠置体(例如，101或102)的半导体层的至少其中之一是具有反向侧壁的非平面半导体主体，将在所述反向侧壁之上包覆栅极电介质、栅极电极和/或非平面源极、漏极。非平面晶体管可以包括针对示范性平面晶体管200描述的所有功能特征，其半导体叠置体101或102的材料和厚度如先前所述。根据III族-氮化物叠置体101、102的晶体取向，所述2DEG可以接近于非平面半导体主体的顶表面或侧壁。文中描述的GaN以及其他III族-氮化物形成了纤锌矿结构，该结构之所以重要是因为它是非对称的，这意味着所述晶体缺乏反转对称，更具体而言各{0001}平面是非等同的，因而在一个非平面实施例中，纤锌矿晶体取向使得(0001)平面形成了所述晶体的顶表面并与晶格匹配的AlxIn1-xN层106对接。对于这样的实施例而言，顶部势垒层109和AlxIn1-xN层106分别起着电荷感应层和背势垒的作用。
因而，在将沟道层107形成到非平面主体内的备选非平面HEMT实施例中，可以将外延半导体叠置体101或102的上方的半导体层生长到所述顶部表面和侧壁表面上。对于这样的实施例而言，所述晶体取向可以如上文所述，也可以使得(100)平面形成晶体的顶表面并与晶格匹配的AlxIn1-xN层106对接。对于这样的实施例而言，形成于非平面沟道层107的侧壁上的势垒层在非平面主题内引起了自发极化场PSP，该场背离第一侧壁指向第二侧壁。因而，非平面III族-N晶体管的极化可以贯穿非平面HEMT实施例的非平面半导体主体的宽度或厚度。
图3是根据本发明的实施例的移动计算平台的SoC实现的功能框图。移动计算平台700可以是任何被配置为实现电子数据显示、电子数据处理和无线电子数据传输中的每者的便携式装置。例如，移动计算平台700可以是平板电脑、智能电话、膝上型计算机等当中的任何一种，其包括显示屏705、7oC 510和电池713，所述显示屏在示范性实施例中是触摸屏(例如，电容式的、电感式的、电阻式的等等)，从而允许接收用户输入。如图所示，SoC 710的集成度越高，移动计算平台700内可被用于实现充电之间的最长工作寿命的电池713所占据的或者可被用于实现最大功能性的诸如固态驱动器的存储器(未示出)所占据的形状因子就越大。
根据其应用，移动计算平台700可以包括其他部件，这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编译码器、功率放大器、全球定位系统(GPS)装置、指南针、加速度计、陀螺仪、扬声器、照相机和大容量存储装置(例如，硬盘驱动器、紧致磁盘(CD)、数字通用盘(DVD)等)。
还通过放大图721对SoC 710给出了图示。根据实施例，SoC 710包括衬底100的一部分(即芯片)，在其上制作功率管理集成电路(PMIC)715、包括RF发射器和/或接收器的RF集成电路(RFIC)725、其控制器711以及一个或多个中央处理器芯730、731中的两者或更多。RFIC 725可以实施很多无线标准或协议中的任何标准或协议，其包括但不限于Wi-Fi(IEEE802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生产物以及任何其他被指定为3G、4G、5G和更高代的无线协议。RFIC 725可以包括多个通信芯片。例如，第一通信芯片可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，第二通信芯片可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
本领域技术人员将认识到，在这些功能各异的电路模块中，通常唯独在PMIC 715和RFIC 725之外采用CMOS晶体管。在本发明的实施例中，如文中所述，PMIC 715和RFIC 725采用文中描述的III族-氮化物晶体管(例如，III族-氮化物晶体管200)中的一者或多者，所述晶体管采用文中描述的外延叠置体的实施例(例如，叠置体101或102)。在其他实施例中，使采用文中描述的III族-氮化物晶体管的PMIC 715和RFIC 725与通过硅CMOS技术提供的控制器711以及处理器芯730、731中的一者或多者集成，它们将与PMIC 715和/或RFIC 725单片集成到(硅)衬底100上。应当认识到，在PMIC 715和/或RFIC 725内，未必一定要在排斥CMOS的情况下采用文中描述的能够实现高压、高频的III族-氮化物晶体管，而是可以在PMIC 715和RFIC 725的每者当中进一步包含硅CMOS。
尤其可以在存在高压摆动的情况下(例如，在PMIC 715内存在7-10V的电池功率调节、DC到DC转换等)采用文中描述的III族-氮化物晶体管。如图所示，在示范性实施例中，PMIC 715具有耦合至电池713的输入，具有向SoC 710内的所有其他功能模块提供电流供应的输出。当在移动计算平台700内离开SoC 710提供额外IC的另一实施例中，PMIC 715输出还向所有的这些离开SoC 710的额外IC提供电流供应。借助于降低的可得导通电阻(例如，通过对称Lgd/Lgs)和低存取电阻(例如，存在于沟道层107内的间隔体区域内的2DEG 211)，文中描述的III族-氮化物晶体管的具体实施例允许PMIC以较高的频率工作(例如，50倍于LDMOS实现中可能的频率)。在某些这样的实施例中，可以将PMIC内的元件(例如，降压-升压转换器等)微缩至小得多的尺寸。由于这样的感应元件在PMIC中占据芯片面积的60-70％，因而通过文中描述的III族-氮化物晶体管实现的PMIC的实施例提供了相较于其他PMIC架构的显著缩小。
进一步如图所示，在示范性实施例中，PMIC 715具有耦合至天线的输出，还可以具有耦合至SoC 710上的通信模块的输入，例如，所述通信模块为RF模拟和数字基带模块(未示出)。或者，可以在离开SoC 710的芯片的IC上提供这样的通信模块，并将其耦合到SoC 710内，以实施传输。根据所采用的III族-氮化物材料，文中描述的III族-氮化物晶体管(例如晶体管200)还可以提供具有至少十倍于载波频率(例如，在为3G或GSM蜂窝通信设计的RFIC 725中为1.9GHz)的Ft的功率放大器晶体管所需的大功率附加效率(PAE)。
图4是示出了根据实施例的制造文中描述的高压III族-氮化物晶体管的方法400的流程图。尽管方法400强调了某些操作，但是这些操作中的每者都可能需要很多进一步的工艺序列。
从操作401中开始，采用任何标准的金属有机化学气相淀积(MOCVD)、分子束外延(MBE)或金属有机气相外延(MOVPE)生长工具/技术等以既定膜的标准前体、温度等生长单晶半导体材料的叠置体。在一个实施例中，采用这样的技术生长整个半导体叠置体101或102(图1A、1B)。例如，为了形成叠置体102，在硅衬底的(100)表面生长AlN成核层104。接下来，将生长温度改为750-800℃，并以相对于Al提高的量引入In，以形成逐渐变化的AlyIn1-yN过渡层105，直到达到18％的In成分为止，在该点上生长晶格匹配的AlxIn1-xN层106，直到达到(例如)文中别处描述的厚度范围为止。之后，使生长温度从AlxIn1-xN生长温度坡升大约300℃，到达(例如)1050℃，并适当改变前体，以满足诸如GaN的沟道层107的生长。保持在较高的温度上形成由AlzGa1-zN构成的顶部势垒层109，和/或降低生长温度以形成AlN或AlwIn1-wN层。在一个实施例中，之后可以就地生长n型掺杂源极层/漏极层作为较高层级上的器件层，或者在替代实施例中(例如，如图4中的操作410所示，该操作通过虚线标示为是任选的)，接下来在制造过程中执行再生长工艺，以形成源极/漏极区。
在操作403中，针对被外延生长为半导体叠置体101或102的部分的具体材料，采用本领域已知的任何等离子体或湿法化学蚀刻技术蚀刻外延半导体叠置体110的至少一部分。进一步参考图2A，在某些实施例中，操作403要求蚀刻顶部势垒层109的至少一部分，以形成凹陷区域225。对于半导体叠置体101包括设置在顶部势垒层109之上的源极层/漏极层的实施例而言，在操作403中对所述源极层/漏极层进行蚀刻。对于以后通过再生长形成源极/漏极的实施例而言，操作403中的蚀刻过程只需蚀刻顶部势垒层109的部分。对于非平面晶体管实施例(未示出)而言，在操作403中，对外延叠置体(例如，101或102)的蚀刻一直到半导体鳍结构内。
继续进行操作405，其中在凹陷区域内形成牺牲栅极。栅极替换工艺允许对源极/漏极区进行外延再生长(如果希望的话)，其能够实现最后以功函数金属形成栅极电极(如果希望的话)，并且能够实现双凹陷栅极架构，等等。在示范性实施例中，牺牲栅极包括CVD多晶硅或者氮化硅/氧氮化物等。所述牺牲栅极可以通过间隔体结构与周围膜(例如，场电介质、外延叠置体的蚀刻层)横向隔开。在某些实施例中，借助于保护器件堆叠的沟道区的起着芯柱作用的牺牲栅极和间隔体结构，在操作410中在(例如)顶部势垒层109上再生长源极和漏极区(例如，图2A中的212)。在一个实施例中，在不受牺牲栅极保护的外延叠置体上外延生长GaN的成分渐变的三元合金。在图4中的方法400的替代实施例中，外延叠置体包括源极/漏极区，在这样的实施例中，省略操作410。
在操作415中，去除牺牲栅极(叠置体)，直至暴露的外延叠置体(例如，101或102)。对于双凹陷栅极实施例而言，对顶部势垒层109进行第二次蚀刻，以形成比凹陷225窄的第二凹陷区域。在某些单凹陷实施例中，在操作415中，要求在去除牺牲栅极结构之后，而不是在形成牺牲栅极之前对顶部势垒层109的至少一部分进行第一次蚀刻，以形成凹陷225。借助于所制备的外延叠置体的器件层，在第一凹陷或第二凹陷区域内形成栅极电介质层。在实施例中，通过采用已知适用于具体电介质材料的ALD技术淀积任何所描述的用于电介质层230的电介质材料(例如，高K电介质材料)形成栅极电介质层。之后，在所述栅极电介质层上淀积功函数金属(例如，在晶体管200的语境下描述的那些金属中的任何金属)，并使其平面化，以形成栅极电极220。之后，在操作420中采用(例如)常规技术形成欧姆接触235A、245A和互连金属化(图2A中未示出)，由此完成了所述器件。
在其他还在相同的硅衬底100内形成了CMOS晶体管的实施例中，可以针对衬底的CMOS区域和HEMT区域同时执行或者有选择地执行(例如，采用常规掩模技术)方法400中的操作的一者或多者。
因此，已经描述了半导体材料叠置体的实施例。一种半导体材料叠置体包括硅衬底；设置在硅衬底之上的III族-N器件层；以及设置在所述硅衬底和III族-N器件层之间的缓冲部，其中，所述缓冲部包括AlxIn1-xN层，这里x小于1。在其他实施例中，所述AlxIn1-xN层与所述III族-N器件层晶格匹配，并且与所述III族-N器件层直接接触。在其他实施例中，所述III族-N器件层是GaN，所述顶部势垒包括AlzGa1-zN、AlwIn1-wN或AlN的至少其中之一，其中，x处于0.80和0.84之间，并且其中，所述硅衬底具有(100)、(110)或(111)晶体取向。在其他实施例中，硅衬底具有(100)取向，并且被切割至朝[110]方向成4°到8°之间的角。在其他实施例中，所述AlxIn1-xN层具有处于所述III族-N器件层的厚度的1.5倍到10倍之间的厚度。在其他实施例中，所述缓冲部包括具有多个AlxIn1-xN层和III族-N层的超晶格。在其他实施例中，所述缓冲部还包括设置在AlxIn1-xN层和硅衬底之间的AlN成核层。在其他实施例中，所述缓冲部还包括设置在AlN成核层和AlxIn1-xN层之间的AlxIn1-xN过渡层，其中，y>x。在其他实施例中，y从最接近成核层的大约为1朝向最接近晶格匹配的AlxIn1-xN层的大约为x逐渐降低。在其他实施例中，所述AlxIn1-xN层包括处于缓冲部总厚度的50％和99％之间的厚度。
在实施例中，一种高电子迁移率晶体管(HEMT)包括：设置在源极接触部和漏极接触部之间的栅极电极；设置在栅极电极下方的栅极电介质；设置在栅极电介质下方的III族-N沟道层；设置在沟道层下方的底部势垒，其中，底部势垒包括与沟道层晶格匹配的AlxIn1-xN层；以及设置在底部势垒下方的硅衬底，其中，所述AlxIn1-xN层设置在所述衬底的(100)或(111)晶面之上。在其他实施例中，所述HEMT包括顶部势垒层，该层具有处于栅极电极和沟道层之间的第一厚度以及在位于栅极电极的两侧中的任一侧处于源极接触部与漏极接触部之间的第二较大厚度，其中，顶部势垒层包括AlzGa1-zN、AlwIn1-wN或者AlN的至少其中之一。在其他实施例中，所述III族-N沟道层包括具有处于10nm和200nm的之间的厚度的GaN层，其中，所述AlxIn1-xN层具有处于400nm和2μm之间的厚度，并且其中，x处于0.80和0.84之间；将AlN成核层设置到AlxIn1-xN层和硅衬底之间；并且将AlxIn1-xN层设置到设置于AlN成核层之上的AlyIn1-yN过渡层上，其中，y从最接近成核层的大约1朝向最接近AlxIn1-xN层的大约x逐渐变化。在其他实施例中，所述沟道层在设置于栅极电极下方的区域内是未掺杂的，并且只有当栅极电极处于大于0V的阈值电压(Vt)上时，所述第一厚度的顶部势垒层才感生电荷从而在沟道层内形成二维电子气(2DEG)。
在实施例中，一种移动计算装置包括触摸屏；电池；天线；耦合至所述电池的DC到DC转换器；以及还包括功率放大器(PA)的无线发射器，其中，所述DC到DC转换器和PA的至少其中之一包括文中描述的HEMT。在实施例中，所述DC到DC转换器包括文中描述的第一HEMT，并且所述PA采用文中描述的第二HEMT。
在实施例中，一种形成高电子迁移率晶体管的方法包括：在设置在晶体硅衬底上的半导体材料层的叠置体之上形成牺牲栅极结构，所述叠置体包括设置在晶格匹配的AlxIn1-xN层上的III族-N半导体沟道层，所述晶格匹配的AlxIn1-xN层具有大于沟道层的厚度；在牺牲栅极机构的相对的侧上形成源极区和漏极区；去除牺牲栅极结构，以暴露外延生长叠置体的表面；采用原子层淀积工艺在外延生长叠置体的暴露出的表面上形成栅极电介质层；以及在栅极电介质层上形成栅极电极。
在实施例中，所述方法还包括通过以下操作来形成半导体材料层的叠置体：在设置在衬底上的AlN成核层之上外延生长渐变AlyIn1-yN过渡层；在AlyIn1-yN过渡层之上外延生长AlxIn1-xN层，其中，y从最接近成核层的大约1超最接近AlxIn1-xN层的大约x渐变；以及在AlxIn1-xN层之上外延生长基本上由GaN构成的III族-N半导体沟道；以及在所述沟道层之上外延生长包括三元III族-氮化物的顶部势垒层。
在实施例中，直接在AlN成核层上生长逐渐变化的AlyIn1-yN过渡层直至50nm和100nm之间的厚度，并且，直接在AlyIn1-yN过渡层上生长AlxIn1-xN层直至300和2μm之间的厚度，并且其中，直接在AlxIn1-xN层上生长沟道层直至10nm和200nm之间的厚度。
在实施例中，将半导体材料层的叠置体设置在被切割成朝[110]方向成4°和8°之间的角的衬底的(100)表面上；并且其中，所述三元III族-氮化物选自由AlxGa1-xN、AlwIn1-wN和InzGa1-zN构成的组。
应当理解，上述说明意在进行举例说明而非构成限制。例如，尽管附图中的流程图示出了通过本发明的某些实施例执行的操作的具体顺序，但是应当理解不需要这样的顺序(例如，替代实施例可以按照不同的顺序执行操作，结合某些操作，叠加某些操作等)。此外，对于本领域技术人员而言在阅读并理解了上述说明的情况下很多其他实施例将显而易见。尽管已经参考具体示范性实施例描述了本发明，但是应当认识到本发明不限于文中描述的实施例，而是可以在所附权利要求的精神和范围内以修改和变更来实践本发明。因此，应当参考所附权利要求以及这些权利要求的等同方案的全部范围来确定本发明的范围。

Claims (20)

1.一种半导体材料叠置体，包括：
硅衬底；
设置在所述硅衬底之上的III族-N器件层；以及
设置在所述硅衬底与所述III族-N器件层之间的缓冲部，其中，所述缓冲部包括AlxIn1-xN层，其中，x小于1。
2.根据权利要求1所述的材料叠置体，其中，所述AlxIn1-xN层与所述III族-N器件层晶格匹配并与所述III族-N器件层直接接触。
3.根据权利要求2所述的材料叠置体，其中，所述III族-N器件层是GaN，其中，顶部势垒包括AlzGa1-zN、AlwIn1-wN或AlN的至少其中之一，并且其中，x在0.80与0.84之间，并且其中，所述硅衬底具有(100)、(110)或(111)的晶体取向。
4.根据权利要求3所述的材料叠置体，其中，所述硅衬底具有(100)的取向，并且被切割为朝向所述[110]方向的4°与8°之间。
5.根据权利要求2所述的材料叠置体，其中，所述AlxIn1-xN层的厚度比所述III族-N器件层的厚度大1.5倍至10倍。
6.根据权利要求2所述的材料叠置体，其中，所述缓冲部包括具有多个AlxIn1-xN层和多个III族-N层的超晶格。
7.根据权利要求1所述的材料叠置体，其中，所述缓冲部还包括设置在所述AlxIn1-xN层与所述硅衬底之间的AlN成核层。
8.根据权利要求7所述的材料叠置体，其中，所述缓冲部还包括设置在所述AlN成核层与所述AlxIn1-xN层之间的AlyIn1-yN过渡层，其中，y>x。
9.根据权利要求8所述的材料叠置体，其中，y以从最接近所述成核层的大约为1朝向最接近所述AlxIn1-xN层的大约为x的方式逐渐减小。
10.根据权利要求8所述的材料叠置体，其中，所述AlxIn1-xN层包括所述缓冲部的总厚度的50％至99％之间的部分。
11.一种高电子迁移率晶体管(HEMT)，包括：
设置在源极接触部与漏极接触部之间的栅极电极；
设置在所述栅极电极下方的栅极电介质；
设置在所述栅极电介质下方的III族-N沟道层；
设置在所述沟道层下方的底部势垒，其中，所述底部势垒包括与所述沟道层晶格匹配的AlxIn1-xN层；以及
设置在所述底部势垒下方的硅衬底，其中，所述AlxIn1-xN层设置在所述衬底的(100)或(111)晶面之上。
12.根据权利要求11所述的HEMT，还包括顶部势垒层，所述顶部势垒层具有在所述栅极电极与所述沟道层之间的第一厚度和在位于所述栅极电极的两侧中的任一侧上的源极接触部与漏极接触部之间的第二较大厚度，其中，所述顶部势垒层包括AlzGa1-zN、AlwIn1-wN或AlN的至少其中之一。
13.根据权利要求12所述的HEMT，其中，所述III族-N沟道层包括厚度在10nm与200nm之间的GaN层，其中，所述AlxIn1-xN层的厚度在400nm与和2μm之间，并且其中，x在0.80与0.84之间；
其中，AlN成核层设置在所述AlxIn1-xN层与所述硅衬底之间；并且
其中，所述AlxIn1-xN层设置在AlyIn1-yN过渡层上，所述AlyIn1-yN过渡层设置在所述AlN成核层之上，并且其中，y从最接近所述成核层的大约为1朝向最接近AlxIn1-xN层的大约x为逐渐变化。
14.根据权利要求11所述的HEMT，其中，所述沟道层在设置于栅极电极下方的区域内是未掺杂的，并且仅当所述栅极电极处于大于0V的阈值电压(Vt)上时，所述顶部势垒层的所述第一厚度部分才感生电荷以在所述沟道层内形成二维电子气(2DEG)。
15.一种移动计算装置，包括：
触摸屏；
电池；
天线；
与所述电池耦合的DC到DC转换器；以及
无线发射器，所述无线发射器还包括功率放大器(PA)，其中，所述DC到DC转换器和所述PA的至少其中之一包括如权利要求11所述的HEMT。
16.根据权利要求15所述的移动计算装置，其中，所述DC到DC转换器包括如权利要求11所述的第一HEMT，并且所述PA采用如权利要求11所述的第二HEMT。
17.一种形成高电子迁移率晶体管的方法，所述方法包括：
在半导体材料层的叠置体上方形成牺牲栅极结构，所述半导体材料层的叠置体设置在晶体硅衬底上，所述叠置体包括设置在晶格匹配的AlxIn1-xN层上的III族-N半导体沟道层，所述AlxIn1-xN层的厚度大于所述沟道层的厚度；
在所述牺牲栅极结构的相对侧上形成源极区和漏极区；
去除所述牺牲栅极结构以暴露出所述外延生长的叠置体的表面；
采用原子层淀积工艺来在所述外延生长的叠置体的暴露出的表面上形成栅极电介质层；以及
在所述栅极电介质层上形成栅极电极。
18.根据权利要求17所述的方法，其中，所述方法还包括通过以下操作来形成所述半导体材料层的叠置体：
在AlN成核层上方外延生长逐渐变化的AlyIn1-yN过渡层，所述AlN成核层被设置在所述衬底上；
在所述AlyIn1-yN过渡层上方外延生长所述AlxIn1-xN层，其中，y从最接近所述成核层的大约为1朝向最接近所述AlxIn1-xN层的大约为x逐渐变化；以及
在所述AlxIn1-xN层上方外延生长实质上由GaN构成的所述III族-N半导体沟道；以及
在所述沟道层上方外延生长包括三元III族-氮化物的顶部势垒层。
19.根据权利要求17所述的方法，其中，直接在所述AlN成核层上生长所述逐渐变化的AlyIn1-yN过渡层至50nm与100nm之间的厚度，其中，直接在所述AlyIn1-yN过渡层上生长所述AlxIn1-xN层至300与2μm之间的厚度，并且其中，直接在所述AlxIn1-xN层上生长所述沟道层至10nm与200nm之间的厚度。
20.根据权利要求19所述的方法，其中，所述半导体材料层的叠置体被设置在切割为朝向所述[110]方向的4°与8°之间的所述衬底的(100)表面上；并且
其中，所述三元III族-氮化物选自由AlxGa1-xN、AlwIn1-wN和InzGa1-zN构成的组。
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