KR101992289B1 - 실리콘 기판들 상의 iii족-n 트랜지스터들을 위한 에피택셜 버퍼층들 - Google Patents

실리콘 기판들 상의 iii족-n 트랜지스터들을 위한 에피택셜 버퍼층들 Download PDF

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닐로이 무커지
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로버트 에스. 차우
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Abstract

실시예들은, 실리콘 기판들 등 비-III-N 기판들 위에 성장된 III-N 디바이스 층들에 결함 밀도들이 감소된 에피택셜 반도체 스택들을 포함한다. 실시예들에서, 변성 버퍼는 상부 GaN 디바이스층들에 격자 정합된 AlxIn1 - xN층을 포함하여, 열 부정합 유도된 결함들의 감소시킨다. 이러한 결정성 에피택셜 반도체 스택들은, 예를 들어, HEMT 또는 LED 제조용 디바이스층들일 수 있다. 고 전압 및/또는 고 전력 회로들을 구현하기 위해 높은 Ft 및 또한 충분히 높은 항복 전압(BV)을 달성할 수 있는 III족-질화물(III-N)에 기초하는 트랜지스터 기술을 사용하여 RFIC를 PMIC와 집적화하는 SoC(System on Chip) 솔루션들이 실리콘 기판의 제1 영역에서 반도체 스택들 상에 제공될 수 있는 한편, 실리콘-기반 CMOS 회로는 기판의 제2 영역에 제공된다.

Description

실리콘 기판들 상의 III족-N 트랜지스터들을 위한 에피택셜 버퍼층들{EPITAXIAL BUFFER LAYERS FOR GROUP III-N TRANSISTORS ON SILICON SUBSTRATES}
본 발명의 실시예들은 일반적으로 마이크로 전자 디바이스들 및 제조에 관한 것으로, 보다 구체적으로는 III족-N 트랜지스터 아키텍처 및 설계에 관한 것이다.
모바일 컴퓨팅(예를 들어, 스마트 폰 및 태블릿) 시장들은 보다 소형인 컴포넌트 형태 인자들(form factors) 및 보다 낮은 전력 소모로부터 이익을 얻는다. 스마트 폰들 및 태블릿들에 대한 현재의 플랫폼 솔루션들은 회로 보드 상에 탑재되는 다수 패키지화된 집적 회로들(ICs)에 의존하기 때문에, 보다 적고 보다 전력 효율적인 형태 인자들로의 더 이상의 스케일링이 제한된다. 예를 들어, 스마트 폰은, 개별 논리 프로세서 IC 외에도, 개별 전력 관리 IC(PMIC), 무선 주파수 IC(RFIC), 및 WiFi/Bluetooth/GPS IC를 포함할 것이다. 시스템-온-칩(SoC) 아키텍처들은 보드-레벨 컴포넌트 집적화에 의해 매칭될 수 없는 스케일링의 이점을 제공한다. 논리 프로세서 IC 자체는 메모리 및 논리 기능들 양자 모두를 집적하는 시스템 온 칩(SoC)으로 고려될 수 있지만, PMIC 및 RFIC는 고 전압, 고 전력 및 고 주파수 중 2 이상으로 동작하기 때문에, 모바일 컴퓨팅 플랫폼들에 대해 보다 광범위한 SoC 솔루션들은 찾기 힘들었다.
이와 같이, 종래의 모바일 컴퓨팅 플랫폼들은, PMIC 및 RFIC에 의해 수행되는 상이한 기능들에 특정하게 맞추어지는 비호환성 트랜지스터 기술들을 통상적으로 사용한다. 예를 들어, PMIC에서는 전압 변환 및 전력 분배(스텝-업 및/또는 스텝-다운 전압 변환을 포함하는 배터리 전압 조정 등)를 관리하는데 LDMOS(Laterally Diffused silicon MOS) 기술이 통상적으로 이용된다. RFIC에서는 GHz 캐리어 주파수들에서 충분한 전력 증폭을 생성하는데 GaAs HBT(Heterojunction Bipolar Transistor)들 등 III-V족 화합물 반도체들이 통상적으로 이용된다. 그리고, CMOS 기술을 구현하는 종래의 실리콘 전계 효과 트랜지스터들은 모바일 컴퓨팅 플랫폼 내에서 논리 및 제어 기능들에 이용되는 제3 트랜지스터 기술을 수반한다. 모바일 컴퓨팅 플랫폼에서 여러 IC들 사이의 기본적인 반도체 재료 비호환성들 외에도, PMIC에서의 DC-DC(DC-to-DC) 변환 스위치들에 대한 트랜지스터 설계는 RFIC에서의 고 주파수 전력 증폭기들에 대한 트랜지스터 설계와 일반적으로 호환불가능하였다. 예를 들어, 실리콘의 비교적 낮은 항복 전압은, DC-DC 변환기 스위치에서의 소스-드레인 분리가, 캐리어 주파수에 따라서 20GHz를 초과하는, 가능하게는 500GHz까지인 Ft를 요구하는 전력 증폭기 트랜지스터에 대해 허용가능한 것보다 대단히 클 것을 요구한다(예를 들어, WPAN은 60GHz이고, 따라서 트랜지스터들은 60GHz의 다수 배인 Ft를 요구한다). 이러한 상이한 트랜지스터-레벨 설계 요건들은 다양한 트랜지스터 설계들에 대한 제조 공정들을 상이하게 하고 단일 공정으로 통합하는 것을 곤란하게 한다.
따라서, PMIC 및 RFIC 기능들을 집적화할 모바일 컴퓨팅 스페이스를 위한 SoC 솔루션은 확장성을 향상하고, 비용을 절감하며, 플랫폼 전력 효율을 개선하는데 매력적이지만, 이러한 SoC 솔루션에 대한 하나의 장벽은, 충분한 속도(즉, 충분히 높은 게인 컷오프 주파수, Ft) 및 충분히 높은 항복 전압(BV) 양자 모두를 갖는 확장가능한 트랜지스터 기술의 부족이다.
III족-질화물(III-N) 디바이스들은, 높은 BV 및 Ft 양자 모두가 달성될 수 있는 CMOS와 PMIC 및 RFIC 기능들의 집적화에 대해 유망한 방안을 제공한다. 그러나, 실리콘 기판들 상의 III-N 재료 스택들의 헤테로에피택시는 적어도 상당한 격자 부정합 및 열 부정합(이들 양자 모두 높은 결함 밀도 및 불량한 디바이스 성능에 이를 수 있음)의 이유로 기술적 도전을 제기한다. 따라서, 디바이스 층들에 감소된 결함 밀도들을 제공할 수 있는 기술들 및 에피택셜 반도체 스택 아키텍처들이 유리하다.
본 발명의 실시예들은, 제한으로서가 아니라 예로서 도시되며, 도면들과 관련하여 고려될 때 이하의 상세한 설명을 참조하여 보다 충분히 이해될 수 있다.
도 1a는, 실시예들에 따라, 고 전자 이동도 트랜지스터가 형성될 수 있는 반도체 스택의 단면도를 도시한다;
도 1b는, 실시예들에 따라, 고 전자 이동도 트랜지스터가 형성될 수 있는 반도체 스택의 단면도를 도시한다;
도 2a는, 일 실시예에 따라, 소스/드레인 영역들이 에피택셜 성장 상승된 리세스된 게이트 III족-N 트랜지스터의 단면도를 도시한다;
도 2b는, 본 발명의 실시예들에 따라, AlyGa1 - yN의 바닥 장벽들을 AlxIn1 - xN의 것들과 비교하는 트랜지스터의 영역들에 대한 대역도(band diagram)들을 도시한다;
도 3은, 본 발명의 일 실시예에 따른, 모바일 컴퓨팅 플랫폼의 III족-N SoC 구현의 기능 블럭도이다;
도 4는, 실시예들에 따라, 비-평면형 고 전압 트랜지스터를 제조하는 방법을 도시하는 흐름도이다.
이하의 설명에서는, 많은 상세들이 기술되지만, 이 분야의 통상의 기술자에게는, 본 발명이 이러한 특정 상세들 없이도 실시될 수 있다는 점이 명백할 것이다. 일부 경우들에서, 공지된 방법들 및 디바이스들은, 본 발명을 모호하게 하지 않도록, 상세히 보다는 블럭도 형태로 도시된다. 본 명세서 전반에 걸쳐 "일 실시예"라는 언급은, 해당 실시예와 관련하여 개시되는 특정 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 점을 의미한다. 따라서, 본 명세서 전반에 걸쳐 여러 곳에서 "일 실시예에서"라는 문구의 출현들이 반드시 본 발명의 동일 실시예를 언급하는 것은 아니다. 또한, 그러한 특정 특징들, 구조들, 기능들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 두 실시예들이 상호 배타적이지 않은 어디든 제1 실시예가 제2 실시예와 조합될 수 있다.
"연결된(coupled)" 및 "접속된(connected)"이라는 용어들은, 이들의 파생어와 함께, 본 명세서에서 컴포넌트들 사이의 구조적 관계들을 개시하는데 사용될 수 있다. 이들 용어가 상호 동의어로서 의도되는 것은 아니라는 점이 이해되어야 한다. 오히려, 특정 실시예들에서, "접속된"이란 2 이상의 엘리먼트들이 상호 직접적인 물리적 또는 전기적 접촉을 이루고 있다는 점을 나타내는데 사용될 수 있다. "연결된"이란 2 이상의 엘리먼트들이 상호 직접적인 또는 간접적인(그들 사이에 다른 중간 엘리먼트들이 있음) 물리적 또는 전기적 접촉을 이루고 있다는 점, 및/또는 2 이상의 엘리먼트들이 (예를 들어, 인과 관계에서와 같이) 상호 협력하거나 상호작용하고 있다는 점을 나타내는데 사용될 수 있다.
본 명세서에 사용되는 바와 같은 "위에(over)", "아래에(under)", "사이에(between)", 및 "상에(on)"라는 용어들은 다른 층들에 대한 하나의 재료층의 상대적 위치를 말한다. 이와 같이, 예를 들어, 다른 층 위에 또는 아래에 배치되는 하나의 층은 다른 층과 직접 접촉할 수 있거나 또는 하나 이상의 중간층들을 가질 수 있다. 또한, 두 층들 사이에 배치되는 하나의 층은 두 층들과 직접 접촉할 수 있거나 또는 하나 이상의 중간층들을 가질 수 있다. 반면에, 제2 층 "상의" 제1 층은 해당 제2 층과 직접 접촉한다.
본 명세서에는, 실리콘 기판들 등 비-III-N 기판들 위에 성장된 III-N 디바이스층들에서의 결함 밀도 감소를 위한 에피택셜 반도체 스택들의 실시예들이 개시된다. 실시예들에서, 변성 버퍼는, 디바이스층들에서의 열 부정합 유도 결함들의 감소를 위해, GaN 등 상부 디바이스층들에 격자 정합된 AlxIn1 - xN층을 포함한다. 이러한 결정성 에피택셜 반도체 스택들은, 예를 들어, HEMT 또는 LED 제조용 디바이스층들을 제공하는데 사용될 수 있다. 실시예들에서, III족-질화물(III-N) 반도체 스택들 및 그 상에 형성되는 고 전자 이동도 트랜지스터들은, RFIC를 PMIC와 집적화하여 고 전압 및/또는 고 전력 회로들을 구현하는 SoC 솔루션들에 이용된다. 본 명세서에 개시되는 에피택셜 스택 실시에들에 의하면, SoC 솔루션들은 모바일 컴퓨팅 플랫폼에 요구되는 제품 특정 전류 및 전력 요건들을 전달할 수 있다. 스위칭이 빠른 고 전압 트랜지스터들은, 높은 입력 전압 스윙들을 다룰 수 있고, RF 주파수들에서 고 전력 추가된 효율들을 제공할 수 있다. 실시예들에서, III-N 반도체 스택 및 트랜지스터 아키텍처는, 평면형 및 비-평면형 실리콘 CMOS 트랜지스터 기술들 등 IV족 트랜지스터 아키텍처들과의 모놀리식 집적화에 순응할 수 있다. 특정 실시예들에서는, 고 전력 무선 데이터 송신 및/또는 고 전압 전력 관리 기능들을 저 전력 CMOS 논리 데이터 처리와 집적화하는 SoC 아키텍처들에 III족-N 트랜지스터들이 이용될 수 있다. 광대역 무선 데이터 송신 애플리케이션들에 적합한 고 주파 작업이 가능한 한편, 밴드 갭이 큰 III-N 재료들의 사용은 또한 높은 BV를 제공하여 무선 데이터 송신 애플리케이션들에 대해 충분한 RF 출력 전력이 생성될 수 있다. 높은 Ft/Fmax 및 고 전압 능력의 이러한 조합은 또한 본 명세서에 개시되는 트랜지스터들을 감소된 사이즈의 유도성 엘리먼트들을 사용하는 DC-DC 변환기들에서의 고속 스위칭 애플리케이션들에 사용할 수 있게 한다. 전력 증폭 및 DC-DC 스위칭 애플리케이션들 양자 모두가 스마트 폰, 태블릿들, 및 기타 모바일 플랫폼들에서 주요한 기능 블럭들이므로, 본 명세서에 개시되는 구조들은 이러한 디바이스들에 대한 SoC 솔루션에 사용될 수 있다.
도 1a는, 실시예들에 따라, HEMT(High Electron Mobility Transistor)가 형성될 수 있는 III-N 반도체 스택(101)의 단면도를 도시한다. 스택(101)의 기저에는 기판(100)이 있다. 일반적으로, 기판(100)은 비-III-N 재료이어서 스택(101)은 변성 에피택셜층들을 포함한다. 예시적인 실시예에서, 기판(100)은 결정성 실리콘(예를 들어, 실질적으로 단결정성)이다. 제1 실리콘 기판 실시예들에서, 기판(100)은 (100) 실리콘(즉, 그 위에 상부 에피택셜층들이 배치되는 (100) 상부 표면을 구비함)이다. (100) 결정 배향들은 실리콘 트랜지스터들의 형성에 유리하고(예를 들어, III-N 에피택셜층들에 의해 피복되지 않는 다른 영역들에서), 따라서 스택(101)에 형성되는 III족-N 트랜지스터가 실리콘 CMOS 트랜지스터 기술과 모놀리식하게 집적화되어야 하는 실시예들에 대해 이상적이다. 특정 (100) 실리콘 기판 실시예에서, 기판(100)은 인접 표면을 구비하며, 예를 들어 성장된 괴(ingot)로부터 기판을 오프-컷팅(off-cutting)하여 (100) 표면들을 갖는 웨이퍼 슬라이스들을 제공함으로써 마련된다. (100) 기판 표면은 [110] 방향으로 4° 내지 8°(예를 들어, 6°) 각도로 오프컷되어 (100) 결정면을 갖는 표면을 포함하는 테라스들(terraces)을 갖는 표면을 생성한다. 각각의 테라스와 관련된 (100) 평면의 표면 영역은 특정 오프컷 각도에 의존하여, 각도가 커질수록 테라스들을 더 많이 생성하게 되고, 각각의 테라스는 (100) 표면 영역을 덜 갖는다. 이러한 실시예들에서, 오프컷은 (100) 테라스들의 어레이를 갖는 인접 표면을 생성하고, 이들 중 다수는 스택(101) 내에서 APD들(Anti-Phase Domains)의 형성을 회피하는데 유용할 수 있는 2개 실리콘 원자들 높이의 2배 원자 스텝(double atomic step)으로 분리된다. 제2 실리콘 기판 실시예들에서, 기판(100)은 (110) 실리콘이다. 특정 (110) 실시예들에서, (110) 기판 표면은 4° 내지 8°(예를 들어, 6°) 각도로 오프컷되어, 2개 실리콘 원자들 높이의 2배 원자 스텝으로 분리되고 (110) 결정면을 갖는 표면을 포함하는 테라스들(terraces)을 갖는 표면을 생성한다.
제3 실리콘 기판 실시예들에서, 기판(100)은 (111) 실리콘(즉, 그 위에 상부 에피택셜층들이 배치되는 (111) 상부 표면을 구비함)이다. (111) 결정 배향들은 격자 부정합이 상당히 적기 때문에((100) 실리콘 배향들이 대략 42% 부정합을 갖는 반면 대략 16%임) III-N 에피택셜 성장들에 유리하다. 일반적으로, (111) 실리콘 실시예들에 대해서는, 오프컷 요구가 제공되지 않는다. 예시적인 (100), (110) 및 (111) 실리콘 실시예들이 실리콘을 필수로 포함하는 기판들을 수반하지만(즉, III-N 및/또는 실리콘 CMOS 디바이스 기능에 해롭지 않은 일부 경미한 정도의 불순물들이 허용될 수 있음), 이에 제한되는 것은 아니지만, 실리콘과 합금될 수 있거나 또는 순수 형태일 수 있는 게르마늄(Ge)을 포함하는 기판들 등 유사하게 부정합된 격자 상수들을 갖는 다른 기판들 또한, 본 명세서에 개시되는 에피택셜 스택 아키텍처들로부터 이익을 얻는다는 점이 주목된다.
실시예들에서, 에피택셜 반도체 스택은 적어도 하나의 III-N 디바이스층을 포함한다. 도 1a에 도시된 예시적인 실시예에서, 스택(101)은, 변성 에피택셜 스택이라 할 수 있고, HEMT의 형성에 적합하며, 적어도 채널층(107) 및 상부 장벽층(109)은 디바이스 층들을 나타낸다. 채널층(107)은, 실질적으로 단일의 결정성이며, 본 명세서에서는 "단결정성(monocrystalline)"이라 하지만, 통상의 기술자는 그럼에도 불구하고 불완전한 에피택셜 성장 공정들의 아티팩트들(artifacts)로서 낮은 레벨의 결정 결함들이 존재할 수 있다는 점을 이해할 것이다. 채널층(107) 내에는, 하나 이상의 III족 원소들 및 질소를 포함하는 제1 반도체 재료의 결정성 배치가 존재한다. 일반적으로, 채널층(107)에서의 III족-질화물 반도체는 캐리어 이동성이 상대적으로 높아야 하고, 따라서 실시예들에서, 채널층(107)은 불순물 스캐터링이 최소인 실질적으로 도핑되지 않은 III족-질화물 재료이다(즉, 불순물 농도가 최소화됨). 예시적인 실시예에서, 채널층(107)은 GaN이다. 그러나, 채널층(107)은, 또한, AlGaN 등 GaN의 3원(ternary) 합금, AlInN 또는 InxAlyGa1 -x- yN 등 적어도 하나의 III족 원소 및 질소를 포함하는 GaN의 4원(quaternary) 합금 중 하나 이상일 수 있다.
예시적인 GaN 실시예에서, 채널층(107)은 두께가 10nm 내지 200nm이다. 본 명세서의 다른 곳에서 더욱 설명되는 버퍼에 의해, GaN 채널층(107)은 이러한 두께 범위의 위쪽 편에, 및 그 너머에 있을 수 있고, 채널층(107)은 적어도 버퍼층(106)에 격자 정합될 것이기 때문에 두께가 증가함에 따라 결함들이 생성되지 않을 것이다. 채널층(107)을 버퍼층(106)과 격자 정합하는 것의 이점은 또한 실리콘 기판 상에 집적되는 LED(Light Emitting Diode) 또는 레이저에 적합한 다른 에피택셜 스택 실시예들과 관련되고, 이러한 경우 디바이스층은 다수의 양자 우물층들, p-형 및 n-형 콘택트층들 및 하나 이상의 분산형 Bragg 구조를 포함할 수 있어, 상당한 전체 디바이스층 두께를 요구한다.
채널층(107) 위에는 캡 또는 장벽층(상부 장벽층(109))이 배치된다. 일반적으로, 임의의 III족-N 재료가 장벽층(109)에 대해 사용될 수 있고, 이는 장벽층(109)이 채널층(107)의 것보다 큰 밴드갭을 갖도록 채널층(107)에 대해 선택되는 재료에 의존한다. 바람직하게는, 상부 장벽층(109)이 실질적으로 단결정이다(즉, 주어진 조성에 대해 임계 두께(critical thickness)보다 작거나 채널층(107)에 사용된 III족-N 재료에 격자 정합되는 두께임). 예시적인 실시예에서, 장벽층(109)은 채널층(107)의 것과 결정성이 같은 제2 III족-N 재료층을 포함하여 헤테로-인터페이스를 형성한다. 채널층(107)이 GaN인 제1 예시적인 실시예에서, 상부 장벽층(109)은 AlzGa1 - zN, AlwIn1 - wN 또는 AlN이다. 하나의 예시적인 상부 장벽층(109)은 18% In을 갖는다. 실시예들에서, 장벽층(109)은 고유한 불순물 도핑 레벨(예를 들어, i-AlwIn1 - wN)만을 갖는다. InxAlyGa1 -x- yN 등 적어도 하나의 III족 원소 및 질소를 포함하는 4원 합금들 또한 가능하다. 장벽층(109)은, 예를 들어, 스택의 AlN 층이 채널층(107)에 인접하여 이동도 강화층으로서 역할을 하는 AlwIn1 - wN/AlN 스택인, III족-질화물의 임의의 다층 스택을 더 포함할 수 있다. 실시예들에 따라서, 장벽층(109)은 두께가 1nm 내지 20nm 범위일 수 있다.
실시예들에서, 변성 에피택셜 반도체 스택은 비-III족-N 기판과 III족-N 디바이스층(들) 사이에 배치되는 알루미늄 인듐 질화물 3원 합금(AlxIn1 - xN) 버퍼층을 포함한다. 일반적으로, AlxIn1 - xN 버퍼층(들)에 대해, 정확한 농도는 버퍼의 상이한 층들을 통해 변동할지라도, mol.%는 100보다 작다(예를 들어, x<1). AlxIn1 - xN 버퍼층들이 다수의 이점들을 나타내지만, AlxIn1 - xN의 상대적으로 낮은 에피택셜 성장 온도는 특히 중요하다. 성장이 MBE 또는 MOCVD, MOPVE 등에 의하는지 여부에 따라, AlxIn1-xN의 성장은 다수의 대안적인 III-N 재료들에 비해 300℃ 낮은 정도이다. 예를 들어, AlxIn1 - xN이 일반적으로 성장 온도가 750 내지 800℃인 반면, AlGaN는 성장 온도가 대략 1050-1100℃이다. 이와 같이, 스택(101)의 성장 동안 체험되는 총 열 예산(thermal budget)이 유리하게 감소된다.
또한, AlxIn1 - xN 버퍼층들의 열 팽창 계수는 실리콘의 것에 보다 근접하게 정합된다. 열 부정합으로 인한 부담은 일반적으로 σ= ΔT(ε substrate -ε epi layer )로 특징화되며, 여기서 ΔT는 성장 온도와 분위기 실온 사이의 차분이고, α는 성장된 기판 및 에피택셜층의 열 팽창 계수를 나타낸다. AlxIn1 - xN의 열 팽창 계수는 GaN의 것(대략 5.1x10-6K-1) 또는 AlGaN의 것(>4x10-6K- 1)보다 작고, 인듐 부분이 증가함에 따라 감소하여, 버퍼층(들)과 기판(100) 사이의 순(net) 열 부정합은 비-AlxIn1 - xN 대안들에 비해 상당히 감소될 수 있다. 실질적인 두께의 하나 이상의 AlxIn1 - xN 버퍼층들의 존재는, 예시적인 GaN 채널층(107) 등 열 부정합이 보다 큰 상부 III-N 디바이스층들 상에 실리콘 기판(100)에 의해 가해지는 열 스트레스를 감소시킨다. 열 스트레스 감소들은 디바이스층(들)에서의 결함 밀도 및 실리콘 상에 퇴적되는 III-N 에피택셜 막들에서의 표면 크랙 형성을 감소시키는 것으로 발견되었다.
버퍼가 AlxIn1 - xN층을 포함하는 예시적인 실시예들에서, 버퍼 내의 몰분율들(mol fractions)은 버퍼 위에 배치되는 에피택셜 디바이스층에 격자 정합되는 AlxIn1-xN층이 존재하도록 하는 것이다. AlxIn1 - xN층은 따라서 부정형(pseudomorphic) 메커니즘들로 인한 디바이스층들에서의 부담을 유도하는(즉, 디바이스층이 비-고유(non-native) 격자 상수를 수용하는데 부담을 갖는) 버퍼층으로부터 구별된다. 에피택셜 스택(101)이 GaN 채널층(107)을 포함하는 도 1a에 의해 도시되는 예시적인 실시예에서, 버퍼는 대략 18%의 In 백분율이 GaN 채널층(107)에 실질적으로 격자 정합되며 x가 0.80 내지 0.84인 AlxIn1 - xN층(106)을 포함한다. 도 1a에 도시된 바와 같이, 격자 정합된 AlxIn1 - xN층(106)은 채널층(107) 바로 아래에 배치된다. 실시예들에서, 격자 정합된 AlxIn1 - xN층(106)은, 고유 불순물 도핑 레벨(예를 들어, i-AlxIn1 - xN)만을 갖고, 실리콘 기판(100)에 의해 가해지는 열 스트레스를 가장 효과적으로 완화하도록 비교적 두꺼울 수 있다. 또한, (100) 실리콘 기판(100)과 대략 42% 격자 부정합을 갖는 격자 정합된 AlxIn1 - xN층(106)에 의해, 층(106)은 결과적인 변위들을 수평으로(예를 들어, 지형 특징들 쪽으로 등) 완전히 완화하고 미끄러뜨리기에 충분한 두께가 될 것이다. 따라서, 실시예들에서, 격자 정합된 AlxIn1 - xN층은 AlxIn1 - xN층(106)은 300nm 내지 2㎛이고 바람직하게는 대부분의 HEMT 애플리케이션들에 대해 적어도 1㎛인 특정 실시예들에 의한 버퍼의 총 두께의 50% 내지 99%인 한편 보다 큰 두께는 일반적으로 보다 낮은 결함 밀도들을 제공할 것이지만, 보다 긴 성장들의 추가적인 비용/시간을 초래할 것이다. 이와 같이, AlxIn1-xN층(106)은 GaN 채널층(107)이 10nm 내지 200nm인 HEMT 실시예들에 대해 1.5 내지 10배 더 클 것으로 예상될 수 있다.
도 1b는, 실시예들에 따라, 예시적인 HEMT가 또한 형성될 수 있는 반도체 스택(102)의 단면도를 도시한다. 일반적으로, 스택(102)은 동일 참조 번호들에 의해 식별되는 같은 층들을 갖는 스택(101)에 대해 개시된 모든 동일한 에피택셜 층들을 포함한다. 유사하게, 스택(102)은 도 1a의 맥락에서 이미 개시된 것과 동일한 (성장) 기판(100) 상에 배치된다. 그러나, 스택(102)은, 핵형성층(104) 및 핵형성층(104)와 격자 정합된 AlxIn1 - xN층(106) 사이에 배치되는 천이층(105)을 더 포함한다. 기능적으로, 핵형성층은 스택(101)을 포함하는 III-N 반도체 재료의 에피택셜 성장을 개시하는 것으로, 격자 정합된 AlxIn1 - xN층(106)이 기판(100) 상에 바로 형성되는 스택(101)에 대해 우수한 결과들이 가능한 동안, 핵형성층의 추가는 APD 발생들을 유리하게 감소시킬 수 있고, 및/또는 디바이스 층들(예를 들어, 채널층(107))에서 결함 밀도를 더욱 감소시킬 수 있고, 및/또는 전체 성장 시간들, 열 예산들 등을 감소시킬 수 있다. 스택(101)의 제1 III-N 재료층으로서, 핵형성층(104)은, 예를 들어 도 1b에서 z-치수로 100nm(나노미터) 보다 작게 비교적 얇을 수 있다. 핵형성층(104)의 두께는, 보다 큰 정도의 오프컷이 보다 큰 두께와 관련되도록 기판 표면이 오프컷되는지 여부에, 적어도 부분적으로는 의존할 수 있다. 일반적으로, 핵형성층(104)의 III족 및 V족 종 양자 모두의 이동도는 이상적으로 충분히 높아서, 실질적으로 랜덤한 종 이동이 기판 테라싱(terracing)에 의해 영향을 받는 방향으로 효과적으로 퍼닐될(funneled) 수 있어, 극성 에피택셜 재료들에서 APD 형성을 회피할 수 있다. 예시적인 실시예들에서, 핵형성층(104)은 50nm 내지 100nm의 두께로 성장된 알루미늄 질화물(AlN)이다. AlN 실시예들은 (100) 실리콘 평면에 대해 대략 43%의 격자 부정합을 갖는다.
도 1b에 더 도시되는 바와 같이, 격자 정합된 AlxIn1 - xN층(106) 외에도, 버퍼는 핵형성층(104) 위에 배치되는 천이층(105)을 더 포함한다. 천이층(105)과 핵형성층(104) 사이에 하나 이상의 중간층들을 삽입하는 것이 가능하지만, 예시적인 실시예에서 천이층(105)은 핵형성층 상에 바로 접촉하여 배치되고, 또한 AlxIn1 - xN층(106)과 바로 접촉한다. 천이층(105)은, 하부 버퍼층으로 고려될 수 있고, 핵형성층의 조성으로부터 천이층(105) 위에 배치된 AlxIn1 - xN층(106)의 조성으로의 천이로서 기능한다. 일반적으로, 천이층(105)은 핵형성층(104)에 대해 사용된 것보다 높은 온도로 성장되어야 한다(예를 들어, AlxIn1 - xN층(106)에서와 동일한 온도로). 또한, 천이층(105)의 형성 동안, 극성 핵형성층(104)의 존재로 인해 플럭스 레이트(flux rate)는 핵형성층(104)에 대한(또는 도 1a에서와 같이 기판(100) 상에 이러한 층이 직접 성장되는 실시예들에서 격자 정합된 AlxIn1 - xN층(106)의 초기 성장들에 대한) 것보다 상대적으로 높을 수 있다. 핵형성층(104)이 AlN인 실시예들의 경우, 천이층(105)은 AlyIn1 - yN층을 포함한다. 일반적으로, 몰분율 y는 격자 정합된 AlxIn1-xN층(106)에 대해 1보다 작고 x보다 큰 것일 수 있다. 따라서, 채널층(107)이 GaN이고, 격자 정합된 AlxIn1 - xN층(106)에서 x는 대략 0.82인 예시적인 실시예에서, y는 천이층(105) 내에서 0.82보다 크다. 다른 실시예들에서, 천이층(105)의 조성은 핵형성층과 격자 정합층(106)의 조성 사이에서 그레이드된다. 예를 들어, 하나의 이러한 AlyIn1 - yN 실시예에서, y는 핵형성층에 가장 가까운 곳에서 대략 1로부터 격자 정합된 AlxIn1 - xN층(106)에 가장 가까운 곳에서 대략 x로 감소한다. 천이층(105)은 일반적으로 AlxIn1 - xN층(106) 보다 얇고, 심지어 핵형성층(104)보다 얇을 수 있다. 일 예로서, AlN 핵형성층(104)으로부터 18% In AlxIn1 - xN층(106)으로 천이하는데 50nm이면 충분할 수 있다.
다른 실시예들에서, III-N 디바이스층과 비-III-N 기판 사이의 버퍼는 복수의 AlxIn1 - xN층들 및 III족-N층들을 포함하는 초격자(super lattice)를 포함한다. 특히, 초격자에서 AlxIn1 - xN은 18% In AlxIn1 - xN층(106)일 필요가 없지만, 다른 조성들을 가질 수 있다. 일 실시예에서, 예를 들어, 초격자는 AlInN 및 AlN층들을 포함한다. 다른 실시예에서, III족-N 디바이스층 조성은 디바이스층의 AlxIn1 - xN과 격자 정합되고, 중간 AlxIn1 - xN층으로 순조롭게 형성되는 2개의 초격자는 여전히 디바이스층과 기판 사이의 열 부정합을 완화하는 역할을 한다.
도 2a는, 일 실시예에 따라, 리세스된 게이트 III족-N 트랜지스터(200)의 단면도를 도시한다. 일반적으로, 트랜지스터(200)는 다수 캐리어(전자), 게이트 전압 제어된 디바이스(즉, FET)이다. 트랜지스터(200)는 평면형으로 에피택셜 반도체 스택(102) 상에 배치된다. 예시적인 실시예에서, 트랜지스터(200)는 불순물 도펀트 변화도에 의해 형성되는 접합들을 갖지 않는다. 이와 같이, 도펀트 확산, 스캐터링 및 항복 전압 저하와 관련되는 불리한 점들이 회피된다. 에피택셜 반도체 스택(102) 위에는 고농도 불순물 도핑된 (예를 들어, N+) 접촉층들(212)이 배치된다.
예시적인 실시예에서, 상부 장벽층(109)의 적절한 두께, 또는 상부 장벽층(109)와 채널층(107) 사이에 배치되는 별도의 재료는 전하 유도층으로서 역할을 하여, 통상 2-D 전자 가스(예를 들어, 도 2a에서 2DEG(211))이라 하는 전하의 시트를 유도하는 것에 의해 제어 가능하게 캐리어들을 공급한다. 실시예들이 상부 장벽층(109)을 시트 전하의 유일한 소스로서 사용할 수 있지만, 다른 실시예들에서는 조성적으로 상이한 전하 유도층의 존재가 임계 전압 튜닝을 위한 상부 장벽층(109)의 박막화를 가능하게 하는 한편, 채널층(107)의 표면에서 얇은(예를 들어, >0.5nm) 광대역 갭 재료를 보장하는 것은 감소된 합금 스캐터링 및 높은 캐리어 이동도를 위한 것이다.
채널층(107)과 상부 장벽층(109)(또는 중간 전하 유도층)에 사용되는 재료들의 상이한 분극화의 결과로서, 게이트 전극(220)으로서의 일 함수 금속의 선택 및/또는 게이트 길이를 따른(x-치수) 반도체 두께의 제어를 통해 더욱 변경될 수 있는 전하의 밀도가 제공될 수 있다. 이와 같이, 트랜지스터(200)의 성능 특성들은, 상부 장벽층(109), 리세스된 게이트 영역(225)으로서 경계가 정해지는, 게이트 전극(220)과 채널층(107) 사이에 배치되는 종방향 트랜지스터 길이를 따르는 게이트 전극(220)에 대한 재료들에 의존한다. 예시적인 실시예에서, 채널층(107)은 GaN이고, 상부 장벽층(109)은 AlzGa1 - zN, AlwIn1 - wN, 또는 AlN 중 적어도 하나이다(예를 들어, AlN은 상부 장벽층(109)의 일부로서 역할을 하는 다른 재료와는 재료적으로 상이한 전하 유도층임).
실시예들에서, 트랜지스터(200)는 상승 모드에서 동작할 수 있다. 트랜지스터(200)가 0V 보다 큰 임계 전압(Vt)을 갖는, 상승 모드 동작은, 예를 들어, PMIC에서의 전력 효율적인 스위칭, 및 대기 중 RFIC에서의 전력 증폭기의 효율적인 셧-다운에 중요하다. 일 실시예에서, 게이트 전극(220)은 Vt를 증가시키도록 일 함수가 큰 금속을 포함한다. 예시적인 도전성 게이트 재료들과 함께 소망하는 임계 전압(Vt)(예를 들어, OV 보다 큰 등)을 얻기 위해 선택될 수 있는 일 함수 금속은, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 몰리브덴(Mo), 게르마늄(Ge), 플라티늄(Pt), 금(Au), 루테늄(Ru), 팔라듐(Pd), 이리듐(Ir), 이들의 합금들 및 이들의 규화물들, 탄화물들, 질화물들, 인화물들 및 탄소질화물들을 포함한다.
트랜지스터(200)는 상부 장벽층(109)이 하나의 리세스된 게이트 영역(225)만을 갖는 싱글 리세스된 게이트 아키텍처이다. 이와 같이, 상부 장벽층(109)은, 게이트 전극(220)과 채널층(107) 사이의 제1 두께, 소스 또는 드레인 반도체(212)와 채널층(107) 사이의 제2 두께를 갖는다. 상부 장벽층(109)의 박막화는 게이트 전극(220) 아래에 배치되는 채널층에서 자발적이고 압전인 분극화 유도된 전하들이 공핍화될 수 있기 때문에 상승 모드를 달성하는데 도움이 되어, Vt를 증가시킨다. 실시예에 따라, 제1 두께는 제2 두께(예를 들어, 0-2.5nm 범위임)의 0% - 50%일 수 있다. 일 함수 게이트 금속이 없는 실시예들에 대해서, 상부 장벽층(109)은 Vt>0V를 얻기 위해 완전히 에칭될 필요가 있을 수 있다. 별도의 전하 유도층이 존재하는 경우, 리세스된 게이트 영역(225)은 0%의 상부 장벽 두께를 가질 수 있고, 전하 유도층을 노출하여 이것이 리세스 내에서 캐리어들을 위한 유일한 소스가 된다. 채널층(107)이 도핑되지 않는 예시적인 실시예에서, 일 함수 금속 게이트 전극 및 게이트 리세스가 사용되어 상승 모드 동작을 제공한다.
낮은 결함 밀도 디바이스층들에 대해 유리한 점 이외에도, 격자 정합된 AlxIn1-xN층은 보다 효과적인 후방 장벽으로서 더욱 기능하여 2DEG를 채널층(107)에 의해 가두는데, 이는 AlGaN 등의 대안들에 비해서, 상대적으로 분극화가 보다 우수한 재료들이기 때문이며, 이에 의해 격자 정합된 AlxIn1 - xN 버퍼층이 결핍된 대안적인 디바이스 스택들에 비해 디바이스의 쇼트 채널 성능을 상당히 향상시킨다. 보다 구체적으로, 임계치 이하의 슬로프 및 DIBL(Drain Induced Barrier Lowering)이 AlGaN에 비해 격자 정합된 AlxIn1 - xN 후방 장벽에 대해 감소된다. 실제로, 대칭형 소스 및 드레인을 갖는 20nm의 예시적인 HEMT 채널 길이(L g )에 대해(L GD =L GS =40nm)), 5V VDS 및 -2V VGS는 AlInN 장벽에 대해 1e-5A/mm의 드레인 전류를 가질 것으로 예상되는 한편 AlGaN은 3배 정도 크기가 더 클 것이다.
도 2b는, 본 발명의 실시예들에 따라, AlyGa1 - yN(여기서, y는 0.08-0.10임)의 하부 장벽들을 격자 정합된 AlxIn1 - xN의 것들과 비교하는 트랜지스터(200)의 영역들에 대한 대역도들을 도시한다. 점선 박스로 강조되는 영역에 도시된 바와 같이, AlxIn1-xN의 큰 밴드갭(대략 4.9eV)은, 고 전압 디바이스들에 대해 특히 유리한, 상대적으로 보다 절연성인 버퍼층 및 채널층(107) 아래의 평행 도전 감소를 제공한다. 더욱 주목할 것은, 변성 AlxIn1 - xN 버퍼층이 없다면, (예를 들어, GaN 채널층 아래에 AlGaN 버퍼가 사용되는 경우), GaN에 유사하게 격자 정합되는 AlxIn1 - xN 하부 장벽의 결합(incorporation)은, 이러한 하부 장벽 및 채널층의 누적 두께가 주어진 임계 두께로 제한됨에 따라, 허용가능한 GaN 채널층의 두께를 더욱 감소시킬 것이다.
도 2a로 돌아가서, 오믹 접촉 금속(235A, 245A)에 전기적으로 연결되는 불순물 도핑된 (예를 들어, N+) 반도체 영역들(212)을 포함하는 소스(235) 및 드레인(245)이 게이트 전극(220)의 각 사이드 상에 배치된다. 불순물 도핑된 반도체 영역들(212)은, 저 저항 콘택트들 또는 단순히 n-형 GaN의 형성을 위한, InGaN 및 InN 등의 임의의 낮은 밴드갭 III족-N 재료일 수 있다.
상부 장벽층(109)과 게이트 전극(220) 사이에는 유전체층(230)이 존재한다. 유전체층(230)은, 게이트 전극(220)을 반도체 스택(102)으로부터 전기적으로 절연하고, 또한 게이트 전극(220)을 소스 및 드레인(235, 245)으로부터 고립시킬 수 있다. 도 2a에 도시되는 실시예에서, 유전체층(230)은 게이트 유전체 및 스페이서 유전체 양자 모두로서의 역할을 하며, 게이트 전극(220)을 소스 및 드레인(235, 245)으로부터 좌우로 분리한다. 예시적인 실시예에서, 게이트 유전체(230)는, 소스-대-드레인 간격의 자기-정렬된, 울트라-스케일링을 <100nm로 다운시켜, 트랜지스터의 외부 저항(extrinsic resistance, Rext)를 감소시켜, 보다 높은 트랜스컨덕턴스(Gm) 또는 이득, 및 이에 따른 보다 높은 Ft에 이르게 할 수 있는 자기-정렬된 스페이서 구조이다. 유전체 스페이서들은 또한 트랜지스터 채널 길이(Lg)를 리소그래픽하게 정의할 수 있는 피처 사이즈들 보다 작은 치수들로 스케일링 할 수 있다. 실리콘 질화물들(SixN), 실리콘 산화물(SiO2), 알루미나(Al2O3) 등의 유전체 재료들 및 Gd2O3, HfO2 등의 고 유전율 유전체들, HfOSiO, TaSiO, AlSiO 등의 고 유전율 규산염들, 및 HfON, SiON, AlON, ZrSiON, HfSiON 등의 고 유전율 산화질화물들, 및 III족-ON이 유전체층(230)으로 적합하다. 실시예들에서, 유전체층(230)은 게이트 전극(220)과 스택(102)의 상부면 사이의 계면들을 패시베이트하여 높은 채널 이동도를 유지하고 게이트 누설 전류를 감소시키는 역할을 한다. 고 품질 패시베이션은 일 실시예에서 ALD(Atomic Layer Deposited) 유전체층(230)으로 달성된다.
도시되지는 않았지만, 다른 HEMT 실시예들은, 트랜지스터(200)에 대해 개시된 것과 동일한 반도체 스택(102), 게이트 전극(220) 및 소스 및 드레인(235, 245)를 포함하는 더블 리세스된 게이트 III족-N 트랜지스터를 포함한다. 그러나, 도 2a에 도시된 싱글 리세스(225) 대신에, 더블 리세스된 HEMT 실시예는, 리세스(225) 및 제2 리세스된 영역을 포함하여, 상부 장벽층(109)은 3가지 두께, 채널층(107)과 소스 및 드레인(235, 245) 사이의 제1 두께, 채널층(107)과 유전체층(230)(게이트 전극(220) 아래) 사이의 제2 두께, 및 채널층(107)과 게이트 전극(220)을 소스 및 드레인(235, 245)으로부터 좌우로 분리하는 스페이서 유전체 사이의 제3 두께를 갖는다. 제3 두께는 일반적으로 제1 및 제2 두께들의 중간이다. 트랜지스터(200)에 비해, 더블-리세스된 실시예는, 게이트 전극(220) 아래에 배치되는 영역이 공핍화될 때 스페이서 유전체 아래의 2DEG 전하 밀도를 유지하여, 게이트 전극(220) 아래의 채널 영역에 대한 액세스 저항을 낮게 유지하는 이점이 있다.
트랜지스터(200)가 평면형 디바이스이지만, 다른 실시예들에서는, 비-평면형 III족-N 트랜지스터가 스택(101 또는 102)에 형성된다. 도시되지는 않았지만, 비-평면형 트랜지스터 실시예들에 대해 에피택셜 반도체 스택(예를 들어, 101 또는 102)의 반도체 층들 중 적어도 하나는, 게이트 유전체층, 게이트 전극, 및/또는 비-평면형 소스, 드레인이 둘러 싸이는 대향 측벽들을 구비하는 비-평면형 반도체 본체이다. 비-평면형 트랜지스터는 이미 개시된 바와 같이 반도체 스택(101 또는 102)의 재료들 및 두께들에 의해 예시적인 평면형 트랜지스터(200)에 설명된 모든 기능적 특징들을 포함할 수 있다. III족-질화물 스택들(101, 102)의 결정 배향에 따라서, 2DEG는 비-평면형 반도체 본체의 상부 표면 또는 측벽에 근접할 수 있다. 본 명세서에 개시되는 GaN 및 다른 III족-질화물들이, 결정이 역 대칭이 부족하다는 것을, 보다 구체적으로는 {0001} 평면들이 등가가 아니라는 것을 의미하는 비-중심대칭형이라는 점에서 주목할만한 우르츠광(wurtzite) 구조를 형성하기 때문에, 하나의 비평면형 실시예에서, 우르츠광 결정 배향은 (0001) 평면이 결정의 상부 표면을 형성하고 격자 정합된 AlxIn1 - xN층(106)과 인터페이스하도록 하는 것이다. 이러한 일 실시예에서 상부 장벽층(109) 및 AlxIn1 - xN층(106)은 각각 전하 유도층 및 후방 장벽으로서 기능한다.
대안적인 비-평면형 HEMT 실시예들에서, 채널층(107)이 비-평면형 본체로 형성되는 경우, 에피택셜 반도체 스택(101 또는 102)의 상부 반도체층은 상부 및 측벽 표면들 상에 성장될 수 있다. 이러한 일 실시예에 대하여 결정 배향은 위와 같거나 또는 (100) 평면이 액정의 상부 표면을 형성하고 격자 정합된 AlxIn1 - xN층(106)과 인터페이스하도록 하는 것 중 하나일 수 있다. 이러한 일 실시예에 대하여, 비-평면형 채널층(107)의 측벽들 상에 형성되는 장벽층은 비-평면형 본체 내의 자발적인 분극화 필드(PSP)가 제1 측벽으로부터 멀리 제2 측벽 쪽으로 향하게 한다. 이와 같이, 비-평면형 III족-N 트랜지스터의 분극화는 비-평면형 HEMT 실시예의 비-평면형 반도체 본체의 폭을 통해서 또는 두께를 통해서 일 수 있다.
도 3은, 본 발명의 일 실시예에 따른, 모바일 컴퓨팅 플랫폼의 SoC 구현의 기능 블럭도이다. 모바일 컴퓨팅 플랫폼(700)은 전자 데이터 디스플레이, 전자 데이터 처리, 및 무선 전자 데이터 전송 각각에 대해 구성되는 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(700)은 태블릿, 스마트 폰, 랩탑 컴퓨터 등 중 임의 것일 수 있고, 예시적인 실시예에서 사용자 입력의 수신을 가능하게 하는 터치스크린(예를 들어, 용량성, 유도성, 저항성 등)인 디스플레이 스크린(705), SoC(710), 및 배터리(713)를 포함한다. 도시된 바와 같이, SoC(710)의 집적도가 높을수록, 충전 사이의 가장 긴 동작 수명 동안 배터리(713)에 의해 차지될 수 있거나, 최대의 기능성을 위한 솔리드 스테이트 드라이브 등 메모리(도시되지 않음)에 의해 차지될 수 있는 모바일 컴퓨팅 플랫폼(700) 내의 형태 인자가 더 많을 수 있다.
그 응용들에 따라, 모바일 컴퓨팅 플랫폼(700)은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 불휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(하드 디스크 드라이브, CD(Compact Disc), DVD(Digital Versatile Disk) 등)를 포함하는 다른 컴포넌트들을 포함할 수 있다.
SoC(710)는 확대도(721)에 더욱 도시된다. 실시예에 따라, SoC(710)는, PMIC(Power Management Integrated Circuit)(715), RF 송신기 및/또는 수신기를 포함하는 RFIC(RF Integrated Circuit)(725), 그 제어기(711), 및 하나 이상의 중앙 프로세서 코어(730, 731) 중 2개 이상이 제조되는 기판(100)의 일부를 포함한다. RFIC(725)는, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어들 뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. RFIC(725)는 복수의 통신 칩들을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스 등 단거리 무선 통신들 전용일 수 있고, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타 등 장거리 무선 통신들 전용일 수 있다.
통상의 기술자에게 인식되는 바와 같이, 이들 기능적으로 상이한 회로 모듈들 중, CMOS 트랜지스터들은 통상적으로 PMIC(715) 및 RFIC(725)를 제외하고 배타적으로 이용된다. 본 발명의 실시예들에서, PMIC(715) 및 RFIC(725)는, 본 명세서에 개시되는 에피택셜 스택들의 일 실시예를 사용하여(예를 들어, 스택(101 또는 102)) 본 명세서에 개시되는 바와 같이 하나 이상의 III족-질화물 트랜지스터들을 이용한다. 다른 실시예들에서는, 본 명세서에 개시되는 III족-질화물 트랜지스터들을 이용하는 PMIC(715) 및 RFIC(725)가, (실리콘) 기판(100) 상에 PMIC(715) 및/또는 RFIC(725)와 모놀리식하게 집적화되는 실리콘 CMOS 기술에서 제공되는 제어기(711) 및 프로세서 코어들(730, 731) 중 하나 이상과 집적화된다. PMIC(715) 및/또는 RFIC(725) 내에서, 본 명세서에 개시되는 고 전압, 고 주파수 가능한 III족-질화물 트랜지스터들은 CMOS에 대해 배타적으로 사용될 필요가 없고, 오히려 PMIC(715) 및 RFIC(725)의 각각에 실리콘 CMOS가 더욱 포함될 수 있다는 점이 이해될 것이다.
본 명세서에 개시되는 III족-질화물 트랜지스터들은 고전압 스윙이 존재하는 경우(예를 들어, PMIC(715) 내의 7-10V 배터리 전력 조정, DC-DC 변환 등)에 특히 이용될 수 있다. 도시된 바와 같이, 예시적인 실시예에서, PMIC(715)는, 배터리(713)에 결합되는 입력을 갖고, SoC(710) 내의 모든 다른 기능 모듈들에 전류 공급을 제공하는 출력을 갖는다. 다른 실시예에서, 모바일 컴퓨팅 플랫폼(700) 내이지만 SoC(710)에서 떨어져 추가 IC들이 제공되는 경우, PMIC(715) 출력은 SoC(710)에서 떨어진 모든 이러한 추가 IC들에 전류 공급을 더욱 제공한다. (예를 들어, 대칭 L gd / L gs 를 통해) 사용가능한 감소된 온 저항 및 낮은 액세스 저항(예를 들어, 채널층(107) 내의 스페이서 영역에 존재하는 2DEG(211))에 의해, 본 명세서에 개시되는 III족-질화물 트랜지스터들의 특정 실시예들은 PMIC가 보다 높은 주파수들(예를 들어, LDMOS 구현들에서 가능한 것의 50배)에서 동작하는 것을 허용한다. 특정의 이러한 실시예들에서는, PMIC 내의 유도성 엘리먼트들(예를 들어, 벅-부스트(buck-boost) 변환기들 등)이 훨씬 더 작은 치수들로 스케일될 수 있다. PMIC에서 이러한 유도성 엘리먼트들은 칩 영역의 60-70%를 차지하므로, 본 명세서에 개시되는 III족-질화물 트랜지스터들로 구현되는 PMIC의 실시예들은 다른 PMIC 아키텍처들에 비해 상당한 축소를 제공한다.
더욱 도시되듯이, 예시적인 실시예에서 PMIC(715)는 안테나에 연결되는 출력을 갖고, RF 아날로그 및 디지털 기저대역 모듈(도시되지 않음) 등 SoC(710) 상의 통신 모듈들에 연결되는 입력을 더 가질 수 있다. 대안적으로, 이러한 통신 모듈들은, SoC(710)로부터 IC 오프-칩 상에 제공될 수 있고, 전송을 위해 SoC(710)에 연결될 수 있다. 사용되는 III족-질화물 재료들에 따라서, 본 명세서에 개시되는 III족-질화물 트랜지스터들(예를 들어, 트랜지스터(200))은 적어도 캐리어 주파수(예를 들어, 3G 또는 GSM 셀룰러 통신을 위해 설계되는 RFIC(725)에서 1.9GHz)의 10배인 Ft를 갖는 전력 증폭기 트랜지스터로부터 요구되는 큰 PAE(Power Added Efficiency)를 더욱 제공할 수 있다.
도 4는, 실시예들에 따라, 본 명세서에 개시되는 고 전압 III족-질화물 트랜지스터들을 제조하는 방법(400)을 도시하는 흐름도이다. 방법(400)이 특정 작업들을 강조하지만, 이들 작업 각각은 다수의 더 많은 공정 시퀀스들을 수반할 수 있다.
작업 401에서 시작하여, 단결정성 반도체 재료의 스택이 임의의 표준 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), MOVPE(Metal Organic Vapor Phase Epitaxy) 성장 툴들/기술들 등을 사용하여, 주어진 막에 대해 표준 전구체들(precursors), 온도들 등에 의해 성장된다. 일 실시예에서, 전체 반도체 스택(101 또는 102)(도 1a, 1b)은 이러한 기술들을 사용하여 성장된다. 예를 들어, 스택(102)을 형성하기 위해, AlN 핵형성층(104)이 실리콘 기판의 (100) 표면 상에 성장된다. 다음에, 성장 온도는 750-800℃로 변경되고, 예를 들어 격자 정합된 AlxIn1 - xN층(106)이 예를 들어 본 명세서의 다른 곳에 개시되는 두께 범위로 성장되는 지점인, 대략 18% In 조성에 도달할 때까지, 그레이드된 AlxIn1-xN 천이층(105)을 형성하기 위한 Al에 대한 상대적인 양을 증가시키며 In이 주입된다. 그리고, 성장 온도는 AlxIn1 - xN 성장 온도로부터 예를 들어 1050℃까지 대략 300℃ 만큼 증가되어, 예를 들어, GaN 등 채널층(107)의 성장을 위해 전구체 등이 적절하게 변경된다. 보다 높은 온도에서 남아서, AlzIn1 - zN의 상부 장벽층(109)이 형성되고, 및/또는 성장 온도는 AlN 또는 AlwIn1 - wN층을 형성하도록 감소된다. 일 실시예에서는, 현지(in-situ) n-형 불순물 도핑된 소스/드레인층이 보다 높은 레벨 디바이스층으로서 성장되거나, 또는 대안적인 실시예에서는, (예를 들어, 선택적인 것으로서 점선처리되는 도 4에서의 작업(410)에 의해 도시되는 바와 같이), 제조 공정에 후속하여 재성장 공정이 수행되어 소스/드레인 영역들을 형성한다.
작업 403에서는, 에피택셜 반도체 스택(110)의 적어도 일부가, 반도체 스택(101 또는 102)의 일부로서 에피택셜로 성장되는 특정 재료들에 대한 기술분야에 알려진 임의의 플라즈마 또는 습식 화학 에치 기술들에 의해 에칭된다. 도 2a를 더욱 참조하면, 특정 실시예들에서 작업 403은 상부 장벽층(109)의 적어도 일부를 에칭하여 리세스된 영역(225)을 형성하는 것을 수반한다. 반도체 스택(101)이 상부 장벽층(109) 위에 배치되는 소스/드레인층(들)을 포함하는 실시예들에 대해서, 소스/드레인층(들)은 작업 403 중에 에칭된다. 소스/드레인이 재성장에 의해 나중에 형성되는 실시예들에 대해서, 작업 403에서의 에치 공정은 상부 장벽층(109)의 일부를 에칭하는 것을 단지 수반한다. 비-평면형 트랜지스터 실시예(도시되지 않음)에 대해서, 에피택셜 스택(예를 들어, 101 또는 102)은 작업 403에서 반도체 핀 구조로 에칭된다.
작업 405로 진행하여, 리세스된 영역에 희생 게이트가 형성된다. 게이트 교체 공정은 (요구되는 경우) 소스 드레인 영역의 에피택셜 재성장을 허용하고, (요구되는 경우) 게이트 전극의 형성이 일 함수 금속에 의해 마지막으로 형성될 수 있게 하고, 더블 리세스된 게이트 아키텍처 등을 가능하게 한다. 예시적인 실시예에서, 희생 게이트는 CVD 폴리실리콘, 또는 실리콘 질화물/산화질화물 등을 포함한다. 희생 게이트는 스페이서 구조물에 의해 주변 막(예를 들어, 필드 유전체, 에칭된 에피택셜 스택의 층)으로부터 좌우로 분리될 수 있다. 특정 실시예들에서는, 디바이스 스택의 채널 영역을 보호하는 심축으로서 역할을 하는 희생 게이트 및 스페이서 구조물에 의해, 작업 410에서는, 예를 들어, 상부 장벽층(109) 상에 소스 및 드레인 영역들(예를 들어, 도 2a에서의 212)이 재성장된다. 일 실시예에서는, 조성적으로 그레이드된 GaN의 3원 합금이 희생 게이트에 의해 보호되지 않는 에피택셜 스택 상에 에피택셜로 성장된다. 에피택셜 스택이 소스/드레인 영역들을 포함하는, 도 4의 방법(400)의 대안적인 실시예들에서는, 작업 410이 생략된다.
작업 415에서는, 희생 게이트(스택)가 제거되어 에피택셜 스택(예를 들어, 101 또는 102)을 노출시킨다. 더블 리세스된 게이트 실시예에 대해서는, 상부 장벽층(109)이 2회 에칭되어 리세스(225)보다 좁은 제2 리세스된 영역을 형성한다. 특정 싱글 리세스 실시예들에 대해서는, 작업 415에서 상부 장벽층(109)의 적어도 일부를 1회 에칭하여 희생 게이트 형성 이전 보다는 오히려 희생 게이트 구조물의 제거 후에 리세스(225)를 형성한다. 에피택셜 스택의 디바이스층들이 마련되면, 게이트 유전체 층은 제1 또는 제2 리세스된 영역에 형성된다. 실시예들에서, 게이트 유전체층은 특정 유전체 재료에 적합한 것으로 알려진 ALD 기술을 이용하여 유전체층(230)에 대해 서술된 유전체 재료들 중 임의의 것(예를 들어, 고 유전율 유전체 재료)을 퇴적함으로써 형성된다. 다음에, 게이트 유전체층 상에 일 함수 금속(예를 들어, 트랜지스터(200)의 맥락에서 개시된 것들 중 임의의 것)이 퇴적되고, 평탄화되어 게이트 전극(220)을 형성한다. 그리고, 작업 420에서는, 예를 들어 종래의 기술들을 사용해서 오믹 콘택트들(235A, 245A) 및 상호접속 금속배선(metallization)(도 2a에는 도시되지 않음)을 형성하여 디바이스가 완성된다.
CMOS 트랜지스터들이 또한 실리콘 기판(100)에 형성되는 다른 실시예들에서는, 방법(400)에서의 하나 이상의 작업들이 (예를 들어, 종래의 마스킹 기술들을 사용해서) 기판의 실리콘 CMOS 영역들 및 HEMT 영역들에 동시에 또는 선택적으로 수행될 수 있다.
반도체 재료 스택의 실시예들이 지금까지 개시되었다. 반도체 재료 스택은, 실리콘 기판; 실리콘 기판 위에 배치되는 III족-N 디바이스층; 및 실리콘 기판과 III족-N 디바이스층 사이에 배치되는 버퍼를 포함하고, 버퍼는 AlxIn1 - xN층을 포함하며, x는 1보다 작다. 다른 실시예들에서, AlxIn1 - xN층은, III족-N 디바이스층에 격자 정합되고, III족-N 디바이스층과 집적 접촉한다. 다른 실시예들에서, III족-N 디바이스층은 GaN이고, 상부 장벽은 AlzGa1 - zN, AlwIn1 - wN 또는 AlN 중 적어도 하나를 포함하고, x는 0.80 내지 0.84이고, 실리콘 기판은 (100), (110) 또는 (111) 결정 배향을 갖는다. 다른 실시예들에서, 실리콘 기판은, (100) 배향을 가지며, [110] 방향으로 4° 내지 8°로 오프컷된다. 다른 실시예들에서, AlxIn1 - xN층은 두께가 III족-N 디바이스층 보다 1.5 내지 10배 더 두껍다. 다른 실시예들에서, 버퍼는 복수의 AlxIn1 - xN층들 및 III족-N 층들을 포함하는 초격자(supper lattice)를 포함한다. 다른 실시예들에서, 버퍼는 AlxIn1 - xN층과 실리콘 기판 사이에 배치되는 AlN 핵형성층을 더 포함한다. 다른 실시예들에서, 버퍼는 AlN 핵형성층과 AlxIn1 - xN층 사이에 배치되는 AlyIn1 - yN 천이층(여기서, y>x)을 더 포함한다. 다른 실시예들에서, y는 핵형성층에 가장 가까운 곳에서 대략 1로부터 AlxIn1 - xN층에 가장 가까운 곳에서 대략 x로 감소하며 그레이드된다. 다른 실시예들에서, AlxIn1 - xN층은 버퍼의 총 두께의 50% 내지 99%를 포함한다.
실시예들에서, HEMT(High Electron Mobility Transistor: 고 전자 이동도 트랜지스터)는, 소스 콘택트와 드레인 콘택트 사이에 배치되는 게이트 전극; 게이트 전극 아래에 배치되는 게이트 유전체; 게이트 유전체 아래에 배치되는 III족-N 채널층; 채널층 아래에 배치되는 하부 장벽 - 하부 장벽은 채널층과 격자 정합하는 AlxIn1-xN층을 포함함 -; 및 하부 장벽 아래에 배치되는 실리콘 기판 - 기판의 (100) 또는 (111) 결정 평면 위에 AlxIn1 - xN층이 배치됨 - 을 포함한다. 다른 실시예들에서, HEMT는, 게이트 전극과 채널층 사이에 제1 두께를 갖고, 게이트 전극의 어느 한 측면에 배치되는 소스 콘택트와 드레인 콘택트 사이에 더 두꺼운 제2 두께를 갖는 상부 장벽층을 포함하고, 상부 장벽층은 AlzGa1 - zN, AlwIn1 - wN 또는 AlN 중 적어도 하나를 포함한다. 다른 실시예들에서, III족-N 채널층은 10nm 내지 200nm의 두께를 갖는 GaN층을 포함하고, AlxIn1 - xN층은 400nm 내지 2㎛의 두께를 갖고, x는 0.80 내지 0.84이고; AlxIn1 - xN층과 실리콘 기판 사이에 AlN 핵형성층이 배치되고; AlxIn1 -xN층은 AlN 핵형성층 위에 배치되는 AlyIn1 - yN 천이층 상에 배치되고, y는 핵형성층에 가장 가까운 곳에서 대략 1로부터 AlxIn1 - xN층에 가장 가까운 곳에서 대략 x로 감소하며 그레이드된다. 다른 실시예들에서, 채널층은 게이트 전극 아래에 배치되는 영역 내에서 도핑되지 않고, 상부 장벽층의 제1 두께는 게이트 전극이 0V 보다 큰 임계 전압(Vt)에 있을 때에만 전하를 유도하여 채널층 내에 2DEG(two Dimensional Electron Gas)를 형성한다.
실시예들에서, 모바일 컴퓨팅 디바이스는, 터치스크린; 배터리; 안테나; 배터리에 연결되는 DC-DC 변환기; 및 PA(Power Amplifier)를 더 포함하는 무선 송신기를 포함하고, DC-DC 변환기 및 PA 중 적어도 하나는 본 명세서에 개시되는 HEMT를 포함한다. 실시예들에서, DC-DC 변환기는 본 명세서에 개시되는 바와 같은 제1 HEMT를 포함하고, PA는 본 명세서에 개시되는 바와 같은 제2 HEMT를 채용한다.
실시예들에서, 고 전자 이동도 트랜지스터를 형성하는 방법은, 결정성 실리콘 기판 상에 배치되는 반도체 재료층들의 스택 위에 희생 게이트 구조물을 형성하는 단계 - 스택은 격자 정합된 AlxIn1 - xN층 상에 배치되는 III족-N 반도체 채널층을 포함하고, 격자 정합된 AlxIn1 - xN층은 채널층보다 큰 두께를 가짐 -; 희생 게이트 구조물의 대향하는 측면들 상에 소스 영역 및 드레인 영역을 형성하는 단계; 희생 게이트 구조물을 제거하여 에피택셜로 성장된 스택의 표면을 노출시키는 단계; 에피택셜로 성장된 스택의 노출된 표면 상에 원자 층 퇴적 프로세스를 이용하여 게이트 유전체층을 형성하는 단계; 및 게이트 유전체층 상에 게이트 전극을 형성하는 단계를 포함한다.
실시예들에서, 이러한 방법은, 기판 상에 배치되는 AlN 핵형성층 위에 그레이드된 AlyIn1 - yN 천이층을 에피택셜로 성장시키는 단계; AlyIn1 - yN 천이층 위에 AlxIn1-xN층을 에피택셜로 성장시키는 단계 - y는 핵형성층에 가장 가까운 곳에서 대략 1로부터 AlxIn1 - xN층에 가장 가까운 곳에서 대략 x로 그레이드됨 -; AlxIn1 - xN층 위에 GaN을 필수로 포함하는 III족-N 반도체 채널을 에피택셜로 성장시키는 단계; 및 채널층 위에 3원 III족-질화물을 포함하는 상부 장벽층을 에피택셜로 성장시키는 단계에 의해 반도체 재료층들의 스택을 형성하는 단계를 더 포함한다.
실시예들에서, 그레이드된 AlyIn1 - yN 천이층은 AlN 핵형성층 상에 50nm 내지 100nm의 두께로 직접 성장되고, AlxIn1 - xN층은 AlyIn1 - yN 천이층 상에 300nm 내지 2㎛의 두께로 직접 성장되고, 채널층은 AlxIn1 - xN층 상에 10nm 내지 200nm의 두께로 직접 성장된다.
실시예들에서, 반도체 재료층들의 스택은 [110] 방향으로 4° 내지 8°로 오프컷되는 기판의 (100) 표면 상에 배치되고; 3원 III족-질화물들은 AlxGa1 - xN, AlwIn1-wN 및 InzGa1-zN을 포함하는 그룹으로부터 선택된다.
위 설명은 제한적인 것이 아니라 예시적인 것으로 의도된 점이 이해되어야 한다. 예를 들어, 도면들에서 흐름도는 본 발명의 특정 실시예들에 의해 수행되는 작업들의 특정 순서를 도시하지만, 이러한 순서가 필요하지 않을 수 있다는 점이 이해되어야 한다(예를 들어, 대안적인 실시예들은, 이러한 작업들을 다른 순서로 수행할 수 있거나, 특정 작업들을 조합할 수 있거나, 특정 작업들을 중복할 수 있는 등). 더욱이, 위 설명을 읽고 이해하면 통상의 기술자들에게는 다수의 다른 실시예들이 명백할 것이다. 본 발명이 특정 예시적인 실시예들을 참조하여 설명되었지만, 본 발명이 설명된 실시예들에 제한되는 것은 아니고, 첨부된 특허청구범위의 사상 및 범위 내에서 변형 및 대안으로 실시될 수 있다는 점이 인식될 것이다. 따라서, 본 발명의 범위는, 첨부된 특허청구범위를 참조하여, 이러한 청구범위들이 속하는 등가물들의 전체 범위와 함께, 결정되어야 한다.

Claims (39)

  1. 반도체 재료 스택으로서,
    제1 격자 상수를 갖는 실리콘 기판;
    상기 실리콘 기판 위에 배치되는 III족-N 디바이스층 - 상기 III족-N 디바이스층은 상기 제1 격자 상수와는 다른 제2 격자 상수를 가짐 -;
    상기 실리콘 기판과 상기 III족-N 디바이스층 사이에 배치되는 버퍼 - 상기 버퍼는 AlxIn1-xN층을 포함하고, x는 0보다 크고 1보다 작음 -;
    상기 III족-N 디바이스층 위에 형성된 상부 장벽층;
    상기 상부 장벽층 상에 배치된 N형 III족-N 소스 및 드레인 영역들;
    상기 N형 III족-N 소스 및 드레인 영역들 사이에 배치된 게이트 전극 - 상기 상부 장벽층은 상기 게이트 전극과 상기 III족-N 디바이스층 사이의 제1 두께와 상기 N형 III족-N 소스 및 드레인 영역들과 상기 III족-N 디바이스층 사이의 제2의 더 큰 두께를 가지며, 상기 게이트 전극과 상기 III족-N 소스 및 드레인 영역들 각각의 사이에 배치된 스페이서 영역과 상기 III족-N 디바이스층 사이의 제3 두께를 가지며, 상기 제3 두께는 상기 제1 두께와 상기 제2 두께의 중간임 -; 및
    상기 게이트 전극 아래에 배치되며 상기 게이트 전극의 측벽들에 인접한 게이트 유전체
    를 포함하는, 반도체 재료 스택.
  2. 제1항에 있어서,
    상기 상부 장벽층은 상기 III족-N 디바이스층에 인접한 스택의 AlN층을 갖는 AlwIn1-wN/AlN 스택을 포함하는 다층 스택을 포함하고, w는 0보다 크고 1보다 작은, 반도체 재료 스택.
  3. 제1항에 있어서,
    상기 AlxIn1 - xN층은 상기 III족-N 디바이스층과 격자 정합되고 직접 접촉하는 상부 표면을 갖는, 반도체 재료 스택.
  4. 제3항에 있어서,
    상기 버퍼는 상기 실리콘 기판과 상기 AlxIn1-xN층 사이에 AlyIn1-yN 천이층을 포함하고, y는 x보다 크고 1보다 작고, 상기 AlyIn1-yN 천이층은 상기 실리콘 기판과 상기 III족-N 디바이스층 사이에서 그레이드되고(graded), y는 상기 실리콘 기판으로부터 상기 III족-N 디바이스층을 향하여 감소되는, 반도체 재료 스택.
  5. 제1항에 있어서,
    상기 N형 III족-N 소스 및 드레인 영역들 상에 배치된 한 쌍의 오믹 콘택트를 더 포함하고, 상기 한 쌍의 오믹 콘택트의 최상부 표면은 상기 게이트 전극의 최상부 표면 및 상기 게이트 유전체의 최상부 표면과 동일 평면 또는 실질적으로 동일 평면상에 있는, 반도체 재료 스택.
  6. 제1항에 있어서,
    x는 0.80 내지 0.84이고, 상기 실리콘 기판은 (100), (110) 또는 (111) 결정 배향을 갖는, 반도체 재료 스택.
  7. 제6항에 있어서,
    상기 실리콘 기판은 (100) 배향을 갖고, [110] 방향으로 4° 내지 8°각도로 오프컷되는, 반도체 재료 스택.
  8. 제1항에 있어서,
    상기 AlxIn1 - xN층은 상기 III족-N 디바이스층 보다 1.5배 내지 10배 큰 두께를 갖는, 반도체 재료 스택.
  9. 제1항에 있어서,
    상기 버퍼는 복수의 AlxIn1 - xN층과 III족-N 층을 포함하는 초격자(super lattice)를 포함하는, 반도체 재료 스택.
  10. 제1항에 있어서,
    상기 버퍼는 상기 AlxIn1 - xN층과 상기 실리콘 기판 사이에 배치된 AlN 핵형성층을 더 포함하는, 반도체 재료 스택.
  11. 제1항에 있어서,
    상기 AlxIn1 - xN층은 상기 버퍼의 총 두께의 50% 내지 99%를 포함하는, 반도체 재료 스택.
  12. 반도체 재료 스택으로서,
    제1 격자 상수를 갖는 실리콘 기판;
    상기 실리콘 기판 위에 배치되는 III족-N 디바이스층 - 상기 III족-N 디바이스층은 상기 제1 격자 상수와는 다른 제2 격자 상수를 가짐 -;
    상기 III족-N 디바이스층 위에 형성된 상부 장벽층 - 상기 상부 장벽층은 상기 III족-N 디바이스층에 인접한 스택의 AlN층을 갖는 AlwIn1-wN/AlN 스택을 포함하는 다층 스택을 포함하고, w는 0보다 크고 1보다 작음 -;
    상기 상부 장벽층 상에 배치된 N형 III족-N 소스 및 드레인 영역들;
    상기 N형 III족-N 소스 및 드레인 영역들 사이에 배치된 게이트 전극 - 상기 상부 장벽층은 상기 게이트 전극과 상기 III족-N 디바이스층 사이의 제1 두께와 상기 N형 III족-N 소스 및 드레인 영역들과 상기 III족-N 디바이스층 사이의 제2의 더 큰 두께를 가지며, 상기 게이트 전극과 상기 III족-N 소스 및 드레인 영역들 각각의 사이에 배치된 스페이서 영역과 상기 III족-N 디바이스층 사이의 제3 두께를 가지며, 상기 제3 두께는 상기 제1 두께와 상기 제2 두께의 중간임 -;
    상기 게이트 전극 아래에 배치되며 상기 게이트 전극의 측벽들에 인접한 게이트 유전체;
    상기 N형 III족-N 소스 및 드레인 영역들 상에 배치된 한 쌍의 오믹 콘택트 - 상기 한 쌍의 오믹 콘택트의 최상부 표면은 상기 게이트 전극의 최상부 표면 및 상기 게이트 유전체의 최상부 표면과 동일 평면 또는 실질적으로 동일 평면상에 있음 -; 및
    상기 실리콘 기판과 상기 III족-N 디바이스층 사이에 배치되는 버퍼 - 상기 버퍼는 AlxIn1-xN층을 포함하고, x는 0보다 크고 1보다 작고, 상기 AlxIn1-xN층은 상기 III족-N 디바이스층과 격자 정합되고 직접 접촉하는 상부 표면을 가지며, 상기 버퍼는 상기 실리콘 기판과 상기 AlxIn1-xN층 사이에 AlyIn1-yN 천이층을 포함하고, y는 x보다 크고 1보다 작고, 상기 AlyIn1-yN 천이층은 상기 실리콘 기판과 상기 III족-N 디바이스층 사이에서 그레이드되고, y는 상기 실리콘 기판으로부터 상기 III족-N 디바이스층을 향하여 감소됨 -
    를 포함하는 반도체 재료 스택.
  13. 제12항에 있어서,
    x는 0.80 내지 0.84이고, 상기 실리콘 기판은 (100), (110) 또는 (111) 결정 배향을 갖는, 반도체 재료 스택.
  14. 제13항에 있어서,
    상기 실리콘 기판은 (100) 배향을 갖고, [110] 방향으로 4° 내지 8°각도로 오프컷되는, 반도체 재료 스택.
  15. 제12항에 있어서,
    상기 AlxIn1 - xN층은 상기 III족-N 디바이스층 보다 1.5배 내지 10배 큰 두께를 갖는, 반도체 재료 스택.
  16. 제12항에 있어서,
    상기 버퍼는 복수의 AlxIn1 - xN층과 III족-N 층을 포함하는 초격자를 포함하는, 반도체 재료 스택.
  17. 제12항에 있어서, 상기 버퍼는 상기 AlxIn1 - xN층과 상기 실리콘 기판 사이에 배치된 AlN 핵형성층을 더 포함하는, 반도체 재료 스택.
  18. 제12항에 있어서,
    상기 AlxIn1 - xN층은 상기 버퍼의 총 두께의 50% 내지 99%를 포함하는, 반도체 재료 스택.
  19. HEMT(High Electron Mobility Transistor: 고 전자 이동도 트랜지스터)로서,
    소스 콘택트와 드레인 콘택트 사이에 배치되는 게이트 전극;
    상기 게이트 전극 아래에 배치되며 상기 게이트 전극의 측벽들에 인접한 게이트 유전체 - 상기 게이트 유전체의 최상부 표면은 상기 게이트 전극의 최상부 표면, 상기 소스 콘택트의 최상부 표면, 및 상기 드레인 콘택트의 최상부 표면과 동일 평면 또는 실질적으로 동일 평면상에 있음 -;
    상기 게이트 유전체 아래에 배치되는 제1 격자 상수를 갖는 III족-N 채널층;
    상기 III족-N 채널층 위에 형성되는 상부 장벽층 - 상기 상부 장벽층은 상기 III족-N 채널층에 인접한 스택의 AlN층을 갖는 AlwIn1-wN/AlN 스택을 포함하는 다층 스택을 포함하고, w는 0보다 크고 1보다 작고, 상기 게이트 전극은 게이트 유전체층에 의해 상기 상부 장벽층으로부터 전기적으로 분리됨 -;
    상기 상부 장벽층 상에 배치되며, 상기 소스 콘택트 및 드레인 콘택트에 각각 연결되는 N형 III족-N 소스 및 드레인 영역들 - 상기 상부 장벽층은 상기 게이트 전극과 상기 III족-N 채널층 사이의 제1 두께와 상기 N형 III족-N 소스 및 드레인 영역들과 상기 III족-N 디바이스층 사이의 제2의 더 큰 두께를 가지며, 상기 게이트 전극과 상기 III족-N 소스 및 드레인 영역들 각각의 사이에 배치된 스페이서 영역과 상기 III족-N 채널층 사이의 제3 두께를 가지며, 상기 제3 두께는 상기 제1 두께와 상기 제2 두께의 중간임 -;
    상기 채널층 아래에 배치되는 하부 장벽 - 상기 하부 장벽은 상기 채널층과 격자 정합하는 상부 표면을 갖는 AlxIn1-xN층 및 상기 AlxIn1-xN층 아래에 배치되는 AlyIn1-yN 천이층을 포함하고, x는 0보다 크고 1보다 작고, y는 x보다 크고 1보다 작음 -; 및
    상기 하부 장벽 아래에 배치되는 상기 제1 격자 상수와는 다른 제2 격자 상수를 갖는 실리콘 기판 - 상기 기판의 (100) 또는 (111) 결정 평면 위에 상기 AlxIn1-xN층이 배치되고, 상기 AlyIn1-yN층은 상기 실리콘 기판과 상기 III족-N 채널층 사이에서 그레이드되고, y는 상기 실리콘 기판으로부터 상기 III족-N 채널층을 향하여 감소됨 -
    을 포함하는 HEMT.
  20. 제19항에 있어서,
    상기 III족-N 채널층은 10nm 내지 200nm의 두께를 갖는 GaN층을 포함하고, 상기 AlxIn1 - xN층은 400nm 내지 2㎛의 두께를 갖고, x는 0.80 내지 0.84이고, 상기 HEMT는 상기 AlyIn1 - yN 천이층과 상기 실리콘 기판 사이에 배치되는 AlN 핵형성층을 더 포함하는, HEMT.
  21. 제19항에 있어서,
    상기 채널층은 게이트 전극 아래에 배치되는 영역 내에서 도핑되지 않고, 상기 상부 장벽층의 제1 두께는 상기 게이트 전극이 0V 보다 큰 임계 전압(Vt)에 있을 때에만 전하를 유도하여 상기 채널층 내에 2DEG(two Dimensional Electron Gas)를 형성하는, HEMT.
  22. 모바일 컴퓨팅 디바이스로서,
    터치스크린;
    배터리;
    안테나;
    상기 배터리에 연결되는 DC-DC 변환기; 및
    PA(Power Amplifier)를 더 포함하는 무선 송신기
    를 포함하고,
    상기 DC-DC 변환기 및 상기 PA 중 적어도 하나는 제19항에 따른 HEMT를 포함하는, 모바일 컴퓨팅 디바이스.
  23. 제22항에 있어서, 상기 DC-DC 변환기는 제19항에 따른 제1 HEMT를 포함하고, 상기 PA는 제19항에 따른 제2 HEMT를 사용하는, 모바일 컴퓨팅 디바이스.
  24. 반도체 재료 스택 제조 방법으로서,
    실리콘 기판 위에 버퍼를 형성하는 단계 - 상기 실리콘 기판은 제1 격자 상수를 갖고, 상기 버퍼는 AlxIn1-xN층을 포함하고, x는 0보다 크고 1보다 작음 -;
    상기 버퍼 위에 III족-N 디바이스층을 형성하는 단계 - 상기 III족-N 디바이스층은 상기 제1 격자 상수와는 다른 제2 격자 상수를 가짐 -;
    상기 III족-N 디바이스층 위에 상부 장벽층을 형성하는 단계;
    상기 상부 장벽층 상에 N형 III족-N 소스 및 드레인 영역들을 형성하는 단계; 및
    상기 N형 III족-N 소스 및 드레인 영역들 사이에 게이트 전극을 형성하는 단계 - 상기 상부 장벽층은 상기 게이트 전극과 상기 III족-N 디바이스층 사이의 제1 두께와 상기 N형 III족-N 소스 및 드레인 영역들과 상기 III족-N 디바이스층 사이의 제2의 더 큰 두께를 가지며, 상기 게이트 전극과 상기 III족-N 소스 및 드레인 영역들 각각의 사이에 배치된 스페이서 영역과 상기 III족-N 디바이스층 사이의 제3 두께를 가지며, 상기 제3 두께는 상기 제1 두께와 상기 제2 두께의 중간임 -
    를 포함하는, 반도체 재료 스택 제조 방법.
  25. 제24항에 있어서,
    상기 게이트 전극 아래에 그리고 상기 게이트 전극의 측벽들에 인접하여 게이트 유전체를 형성하는 단계를 더 포함하는, 반도체 재료 스택 제조 방법.
  26. 제24항에 있어서,
    상기 상부 장벽층은 상기 III족-N 디바이스층에 인접한 스택의 AlN층을 갖는 AlwIn1-wN/AlN 스택을 포함하는 다층 스택을 포함하고, w는 0보다 크고 1보다 작은, 반도체 재료 스택 제조 방법.
  27. 제24항에 있어서,
    상기 AlxIn1 - xN층은 상기 III족-N 디바이스층과 격자 정합되고 직접 접촉하는 상부 표면을 갖는, 반도체 재료 스택 제조 방법.
  28. 제27항에 있어서,
    상기 버퍼는 상기 실리콘 기판과 상기 AlxIn1-xN층 사이에 AlyIn1-yN 천이층을 포함하고, y는 x보다 크고 1보다 작고, 상기 AlyIn1-yN 천이층은 상기 실리콘 기판과 상기 III족-N 디바이스층 사이에서 그레이드되고, y는 상기 실리콘 기판으로부터 상기 III족-N 디바이스층을 향하여 감소되는, 반도체 재료 스택 제조 방법.
  29. 제24항에 있어서,
    상기 N형 III족-N 소스 및 드레인 영역들 상에 배치되는 한 쌍의 오믹 콘택트를 형성하는 단계를 더 포함하고, 상기 한 쌍의 오믹 콘택트의 최상부 표면은 상기 게이트 전극의 최상부 표면 및 게이트 유전체의 최상부 표면과 동일 평면 또는 실질적으로 동일 평면상에 있는, 반도체 재료 스택 제조 방법.
  30. 제24항에 있어서,
    x는 0.80 내지 0.84이고, 상기 실리콘 기판은 (100), (110) 또는 (111) 결정 배향을 갖는, 반도체 재료 스택 제조 방법.
  31. 제30항에 있어서,
    상기 실리콘 기판은 (100) 배향을 갖고, [110] 방향으로 4° 내지 8°각도로 오프컷되는, 반도체 재료 스택 제조 방법.
  32. 제24항에 있어서,
    상기 AlxIn1 - xN층은 상기 III족-N 디바이스층 보다 1.5배 내지 10배 큰 두께를 갖는, 반도체 재료 스택 제조 방법.
  33. 제24항에 있어서,
    상기 버퍼는 복수의 AlxIn1 - xN층과 III족-N 층을 포함하는 초격자를 포함하는, 반도체 재료 스택 제조 방법.
  34. 제24항에 있어서,
    상기 버퍼는 상기 AlxIn1 - xN층과 상기 실리콘 기판 사이에 배치되는 AlN 핵형성층을 더 포함하는, 반도체 재료 스택 제조 방법.
  35. 제24항에 있어서,
    상기 AlxIn1 - xN층은 상기 버퍼의 총 두께의 50% 내지 99%를 포함하는, 반도체 재료 스택 제조 방법.
  36. 고 전자 이동도 트랜지스터를 형성하는 방법으로서,
    결정성 실리콘 기판 상에 배치되는 반도체 재료층들의 스택 위에 희생 게이트 구조물을 형성하는 단계 - 상기 스택은 격자 정합된 AlxIn1-xN층 상에 배치되는 III족-N 반도체 채널층을 포함하고, 상기 격자 정합된 AlxIn1-xN층은 상기 채널층보다 큰 두께를 가지고, x는 0보다 크고 1보다 작음 -;
    상기 희생 게이트 구조물의 대향하는 측면들 상에 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 희생 게이트 구조물을 제거하여 에피택셜로 성장된 스택의 표면을 노출시키는 단계;
    상기 에피택셜로 성장된 스택의 노출된 표면 상에 원자 층 퇴적 프로세스를 이용하여 게이트 유전체층을 형성하는 단계; 및
    상기 게이트 유전체층 상에 게이트 전극을 형성하는 단계
    를 포함하는 고 전자 이동도 트랜지스터를 형성하는 방법.
  37. 제36항에 있어서,
    상기 기판 상에 배치되는 AlN 핵형성층 위에 그레이드된 AlyIn1-yN 천이층을 에피택셜로 성장시키는 단계 - y는 x보다 크고 1보다 작음 -;
    상기 AlyIn1-yN 천이층 위에 상기 AlxIn1-xN층을 에피택셜로 성장시키는 단계 - y는 핵형성층에 가장 가까운 곳에서 대략 1로부터 AlxIn1-xN층에 가장 가까운 곳에서 대략 x로 그레이드됨 -;
    상기 AlxIn1-xN층 위에 GaN을 필수로 포함하는 III족-N 반도체 채널을 에피택셜로 성장시키는 단계; 및
    상기 채널층 위에 3원(ternary) III족-질화물을 포함하는 상부 장벽층을 에피택셜로 성장시키는 단계
    에 의해 반도체 재료층들의 스택을 형성하는 단계를 더 포함하는, 고 전자 이동도 트랜지스터를 형성하는 방법.
  38. 제37항에 있어서,
    상기 그레이드된 AlyIn1 - yN 천이층은 상기 AlN 핵형성층 바로 위에 50nm 내지 100nm의 두께로 성장되고, 상기 AlxIn1 - xN층은 상기 AlyIn1 - yN 천이층 바로 위에 300nm 내지 2㎛의 두께로 성장되고, 상기 채널층은 상기 AlxIn1 - xN층 바로 위에 10nm 내지 200nm의 두께로 성장되는, 고 전자 이동도 트랜지스터를 형성하는 방법.
  39. 제38항에 있어서,
    상기 반도체 재료층들의 스택은 [110] 방향으로 4° 내지 8°로 오프컷되는 기판의 (100) 표면 상에 배치되고; 상기 3원 III족-질화물들은 AlxGa1-xN, AlwIn1-wN 및 InzGa1-zN을 포함하는 그룹으로부터 선택되고, w 및 z는 0보다 크고 1보다 작은, 고 전자 이동도 트랜지스터를 형성하는 방법.
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