JP2007194670A - 化合物半導体素子 - Google Patents

Abstract

【課題】オーミック電極を形成するｎ型ＧａＡｓ層とＳｉドープしたｎ型ＡｌＧａＡｓ層の間にアンドープＡｌＧａＡｓ層が存在することに起因する、オーミックコンタクト抵抗の劣化を防止することができる化合物半導体素子を提供する。
【解決手段】 上層から順に、第１のｎ型活性層、ショットキーバリア層及び第２のｎ型活性層が基板の表面側に形成された化合物半導体素子において、前記第１のｎ型活性層９上に形成された電極１１，１２と、この電極１１，１２に接するように前記第１のｎ型活性層９内に形成された合金化反応層８とを有しており、前記第１のｎ型活性層９の厚さは、前記合金化反応層８の厚さよりも５０Å以上厚くなるようにした。
【選択図】 図４

Description

本発明は、ショットキバリア層上に形成されるｎ型活性層の膜厚よりも、ｎ型活性層上に形成されるオーミック電極からの拡散層の厚みを薄層化することを特徴とする化合物半導体素子に関するものである。

従来より、携帯電話用の半導体素子として、低電圧、高出力素子が求められており、このような高出力素子として、化合物半導体素子のダブルヘテロ接合半導体素子が用いられている。

図５はかかる従来のダブルヘテロ接合半導体素子の断面図である。

この図において、１はＧａＡｓ基板、２はそのＧａＡｓ基板１上に形成されるアンドープＧａＡｓ層、３はそのアンドープＧａＡｓ層２上に形成されるアンドープＡｌＧａＡｓ層、４はそのアンドープＡｌＧａＡｓ層３上に形成されるｎ型ＡｌＧａＡｓ層、５はそのｎ型ＡｌＧａＡｓ層４上に形成されるアンドープＩｎＧａＡｓ層、６はそのアンドープＩｎＧａＡｓ層５上に形成されるアンドープＡｌＧａＡｓ層、７はそのアンドープＡｌＧａＡｓ層６上に形成されるｎ型ＡｌＧａＡｓ層、８はそのｎ型ＡｌＧａＡｓ層７上に形成されるアンドープＡｌＧａＡｓ層、９はアンドープＡｌＧａＡｓ層８上に形成されるｎ型ＧａＡｓ層である。

この素子の特徴は、第１にチャネルへの電子の供給層として、例えば、シリコン（Ｓｉ）をドーピングしたｎ型ＡｌＧａＡｓ層７、ｎ型ＡｌＧａＡｓ層４をアンドープＩｎＧａＡｓ層５の上下に配し、チャネルの高濃度薄層化を行う。このため、ＦＥＴ特性が向上する。

第２に、表面の、例えば、シリコン（Ｓｉ）をドーピングしたｎ型ＧａＡｓ層９の下にアンドープＡｌＧａＡｓ層８を設けて、前述のｎ型ＧａＡｓ層９の所定の領域を除去して、アンドープＡｌＧａＡｓ層８上にゲート電極（図示なし）を形成する。このため、ゲート−ドレイン耐圧が向上する。
特開平０３−２３１４２４号公報 特開平０５−１０２１９２号公報 特開平０７−１８３４９３号公報 特開平０４−１５９７３０号公報 特開平１０−１８９９４６号公報

しかしながら、上記した従来のダブルヘテロ半導体素子の構造では、ソース、ドレイン電極としてのオーミック電極を形成するｎ型ＧａＡｓ層９とＳｉをドープしたｎ型ＡｌＧａＡｓ層７の間にアンドープＡｌＧａＡｓ層８が存在するため、オーミックコンタクト抵抗が劣化する。このことは、ＦＥＴのオン抵抗の増加につながるので、その結果、動作電圧を高くしなければならないという問題があった。

本発明は、上記問題点を除去し、オーミック電極を形成するｎ型ＧａＡｓ層とＳｉドープしたｎ型ＡｌＧａＡｓ層の間にアンドープＡｌＧａＡｓ層が存在することに起因する、オーミックコンタクト抵抗の劣化を防止することができる化合物半導体素子を提供することを目的とする。

本発明は、上記目的を達成するために、
〔１〕上層から順に、第１のｎ型活性層、ショットキーバリア層及び第２のｎ型活性層が基板の表面側に形成された化合物半導体素子において、前記第１のｎ型活性層上に形成された電極と、この電極に接するように前記第１のｎ型活性層内に形成された合金化反応層とを有しており、前記第１のｎ型活性層の厚さは、前記合金化反応層の厚さよりも５０Å以上厚くなるようにしたものである。

〔２〕上記〔１〕記載の化合物半導体素子において、前記合金化反応層は、前記電極に含まれた金ゲルマニウム合金と前記第１のｎ型活性層とが反応することによって形成されるようにしたものである。

〔３〕上層から順に、第１のｎ型活性層、ショットキーバリア層及び第２のｎ型活性層が基板の表面側に形成された化合物半導体素子において、前記第１のｎ型活性層上に形成されたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極にそれぞれ接するように前記第１のｎ型活性層内に形成された複数の合金化反応層と、前記ソース電極と前記ドレイン電極との間で、前記ショットキーバリア層上に形成されたゲート電極とを有しており、前記第１のｎ型活性層は、前記合金化反応層の厚さよりも５０Å以上厚くするようにしたものである。

〔４〕上記〔３〕記載の化合物半導体素子において、前記複数の合金化反応層は、前記ソース電極及び前記ドレイン電極に含まれた金ゲルマニウム合金と前記第１のｎ型活性層とが反応することによって形成されるようにしたものである。 〔５〕上記〔３〕又は〔４〕記載の化合物半導体素子において、前記ゲート電極は、チタンと白金と金の積層体である。

〔６〕上記〔３〕から〔５〕のいずれか一項に記載された化合物半導体素子において、前記ゲート電極は、前記ショットキーバリア層に形成された凹部内に設けられていることを特徴とする。

〔７〕上記〔１〕から〔６〕のいずれか一項に記載された化合物半導体素子において、前記第１のｎ型活性層はｎ型ＧａＡｓ層、前記ショットキーバリア層はノンドープのＡｌＧａＡｓ層、前記第２のｎ型活性層はｎ型ＡｌＧａＡｓ層である。

〔８〕上記〔１〕から〔７〕のいずれか一項に記載された化合物半導体素子において、前記第１のｎ型活性層の厚さは７５０Å以上である。

〔９〕上記〔１〕から〔８〕のいずれか一項に記載された化合物半導体素子において、前記合金化反応層の厚さは７００Å以下である。

以上、詳細に説明したように、本発明によれば、以下のような効果を奏することができる。

（Ａ）従来技術の問題点であったソース・ドレイン電極としてのオーミック電極を形成するｎ型ＧａＡｓ層とＳｉドープｎ型ＡｌＧａＡｓ層の間に、アンドープＡｌＧａＡｓ層が存在することに起因する、オーミックコンタクト抵抗の劣化を防止することができる。

したがって、ＦＥＴのオン抵抗が低減し、その結果、動作電圧を低くすることができる。

（Ｂ）閾値電圧のバラツキを抑制しながら、ＦＥＴのオン抵抗を低減し、その結果、動作電圧を低くすることができる。

（Ｃ）熱処理温度を低くすることにより、反応層の厚みを薄く形成して、ソース・ドレイン電極としてのオーミック電極を形成するｎ型ＧａＡｓ層とＳｉドープｎ型ＡｌＧａＡｓ層の間に、アンドープＡｌＧａＡｓ層が存在することに起因する、オーミックコンタクト抵抗の劣化を防止することができる。また、ｎ型ＧａＡｓ層の厚さを薄くすることができるので、ウエハ面内の閾値電圧のバラツキをより抑制することができる。

（Ｄ）熱処理時間を短縮することにより、反応層の厚みを薄く形成して、ソース・ドレイン電極としてのオーミック電極を形成するｎ型ＧａＡｓ層とＳｉドープｎ型ＡｌＧａＡｓ層の間にアンドープＡｌＧａＡｓ層が存在することによる、オーミックコンタクト抵抗の劣化を防止することができる。また、ｎ型ＧａＡｓ層の厚さを薄くすることができるので、ウエハ面内の閾値電圧のバラツキをより抑制することができる。

本発明の化合物半導体素子は、上層から順に、第１のｎ型活性層、ショットキーバリア層及び第２のｎ型活性層が基板の表面側に形成された化合物半導体素子において、前記第１のｎ型活性層上に形成された電極と、この電極に接するように前記第１のｎ型活性層内に形成された合金化反応層とを有しており、前記第１のｎ型活性層の厚さは、前記合金化反応層の厚さよりも５０Å以上厚くなるようにした。

以下、本発明の実施の形態について図面を参照しながら詳細に説明する。

図１は本発明の第１実施例を示す化合物半導体素子の断面図である。なお、従来の半導体素子と同様の部分については、同じ符号を付してそれらの説明は省略する。

この図において、最上層のｎ型ＧａＡｓ層９上にはソース電極１１及びドレイン電極１２を、アンドープＡｌＧａＡｓ層８上にはゲート電極１３が形成されている。

図１に示すように、基板の層構成については、従来技術で述べた図５と同様である。最上層のｎ型ＧａＡｓ層９の濃度は、ソース電極１１またはドレイン電極１２とオーミックコンタクトできる条件、例えば、Ｓｉを４×１０¹⁸ドーズ／ｃｍ² にする。

次に、最上層のｎ型ＧａＡｓ層９の膜厚について述べる。

図１において、ソース電極１１またはドレイン電極１２を、例えば、金ゲルマニウム合金とニッケルと金の積層体とした場合、オーミックコンタクト抵抗を得るために、例えば、４００℃で１分間の熱処理を行うが、この時の金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層の厚みは一様ではないが、最大７００Åの厚みを有する。このオーミック電極形成条件において、最上層のｎ型ＧａＡｓ層９の膜厚を前述の金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層の厚みより厚くする。

上述の条件を用いることにより、図１に示したダブルテヘロ接合半導体素子の層構成の場合でも、オーミックコンタクト抵抗を０．１〜０．２Ω・ｍｍ程度まで低減することができる。この時の最上層のｎ型ＧａＡｓ層９の膜厚とオーミックコンタクト抵抗の関係を図２に示す。

この図から明らかなように、最上層のｎ型ＧａＡｓ層９の膜厚が７００Åより薄くなると、オーミックコンタクト抵抗が劣化するので、余裕をみて、上層のｎ型ＧａＡｓ層９の膜厚を７５０Å以上にする。このオーミックコンタクト抵抗が劣化し始める膜厚は、金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層の厚みに一致する。

その理由であるが、ここで、最上層のｎ型ＧａＡｓ層９の膜厚が、前述の金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層の厚みより厚い場合と薄い場合の断面概略を図３（ａ）（ｂ）に示す。

この図において、オーミックコンタクト抵抗に寄与する部分は、金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１とｎ型ＧａＡｓ層９の接触部分である。

まず、最上層のｎ型ＧａＡｓ層９の膜厚Ｌｂが、前述の金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の厚みＬａより薄い場合、図３（ｂ）に示すように、金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の側面２１ａのみでオーミックコンタクトが得られる。

金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の先端部分は、アンドープＡｌＧａＡｓ層８と接触しているので、オーミックコンタクト抵抗が得られない。

一方、最上層のｎ型ＧａＡｓ層９の膜厚が金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の厚みＬａより厚い場合、図３（ａ）に示すように、金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の側面２１ａと下面の先端部分２１ｂの両方ともｎ型ＧａＡｓ層９と接触しているので、オーミックコンタクトが得られる。

したがって、最上層のｎ型ＧａＡｓ層９の膜厚Ｌｂが、前述の金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の厚みＬａより厚い場合が、薄い場合に比べて、オーミックコンタクトになる接触部分の面積が大きい。そのため、最上層のｎ型ＧａＡｓ層９の膜厚Ｌｂが、前述の金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の厚みＬａより厚い場合が、薄い場合に比べて、オーミックコンタクト抵抗を低減することができる。

なお、本発明は、上記のダブルヘテロ接合半導体素子の実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、例えば、基板の表面側からｎ型ＧａＡｓ層、アンドープＡｌＧａＡｓ層の順序の層構成になっているＭＥＳ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ等に変形が可能であり、それらを、本発明の範囲から排除するものではない。

このように、第１実施例によれば、図３（ａ）に示すように、最上層のｎ型ＧａＡｓ層９の膜厚Ｌｂをソース電極１１及びドレイン電極１２からの金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の厚みＬａより厚くする。そのため、従来技術の問題点であったソース・ドレイン電極としてのオーミック電極を形成するｎ型ＧａＡｓ層９とＳｉドープｎ型ＡｌＧａＡｓ層７の間に、アンドープＡｌＧａＡｓ層８が存在することによる、オーミックコンタクト抵抗の劣化を防止することができる。

したがって、ＦＥＴのオン抵抗が低減し、その結果、動作電圧を低くすることができる。

次に、本発明の第２実施例について説明する。

図４は本発明の第２実施例を示す化合物半導体素子の工程断面図である。なお、この図において、上記実施例と同様の部分については同じ符号を付してそれらの説明は省略する。

まず、従来技術で述べた図５と同じ層構成の基板を準備する。この時、最上層のｎ型ＧａＡｓ層９の濃度は、ソース電極またはドレイン電極とオーミックコンタクトできる条件、例えば、Ｓｉを４×１０¹⁸ドーズ／ｃｍ² にする。

次に、図示しないが、前記基板上全面にレジストを塗布後、所定の領域に開口部を形成する。

次に、図示しないが、ｎ型ＧａＡｓ層９のエッチングレートがアンドープＡｌＧａＡｓ層８のエッチングレートより大きくなるエッチャントを用いて、ｎ型ＧａＡｓ層９をエッチングして、アンドープＡｌＧａＡｓ層８を露出させた後、前述のレジストを有機系の溶剤、例えば、アセトン等を用いて除去する。

その後、レジストをマスクとして、前記基板上の半導体素子形成のための領域以外の領域に対して、素子間分離３１を行う〔図４（ａ）参照〕。その方法として、例えば、酸素イオンを素子間分離３１を行うために必要な条件で注入する方法や、エッチングにより基板の所定箇所を除去する方法等により素子間分離３１を行う。

次に、図示しないが、基板上全面に開口部の断面がオーバハング形状を有するレジストを塗布後、ｎ型ＧａＡｓ層９上の所定の領域に開口部を形成する。

次に、オーミックコンタクトを形成するソース電極１１、ドレイン電極１２となる金属を、前記基板全面に蒸着した後、有機溶剤によりレジストとレジスト上の金属を除去し、ｎ型ＧａＡｓ層９上の所定の領域にソース電極１１及びドレイン電極１２を形成する〔図４（ｂ）参照〕。ここで、このソース電極１１及びドレイン電極１２は、例えば、金ゲルマニウム合金とニッケルと金の積層体とする。

その後、図示しないが、前記ソース電極１１及びドレイン電極１２と最上層のｎ型ＧａＡｓ層９の間でオーミックコンタクト抵抗を得るために、熱処理を行う。この時の最上層のｎ型ＧａＡｓ層９の膜厚と、前述の金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層の厚みは、熱処理温度と相関関係にある。例えば、４００℃で１分間の熱処理を行った時、前記反応層の厚みは最大７００Åであるが、熱処理温度を下げると、この反応層の厚みは薄くなる。

次に、図示しないが、基板上全面に、開口部の断面がオーバハング形状を有するレジストを塗布後、アンドープＡｌＧａＡｓ層８上の所定の領域に開口部を形成する。

次いで、必要に応じて、閾値電圧制御のためにレジスト開口部に露出しているアンドープＡｌＧａＡｓ層８のエッチングを行い、閾値電圧制御のためのエッチング部１４を形成する。これは、チャネルからゲート電極までの距離を制御することにより、閾値電圧の制御を可能にするためである。その後、ゲート電極１３となる金属を、前記基板全面に蒸着した後、有機溶剤によりレジストとレジスト上の金属を除去し、アンドープＡｌＧａＡｓ層８上の所定の領域にゲート電極１３を形成する〔図４（ｃ）参照〕。ここで、このゲート電極１３は、例えば、チタンと白金と金の積層体とする。

このようにして、本発明の第２実施例の工程が完了する。このダブルヘテロ接合半導体素子において、閾値電圧のバラツキの低減とオーミックコンタクト抵抗の低減が重要である。

まず、閾値電圧のバラツキについては、前述のように、チャネルからゲート電極１３までの距離と閾値電圧に相関関係がある。このチャネルからゲート電極１３までの距離のバラツキは、最上層のｎ型ＧａＡｓ層９を除去して、アンドープＡｌＧａＡｓ層８を露出させる工程〔図４（ａ）参照〕でのエッチング量のバラツキに起因する。したがって、ｎ型ＧａＡｓ層９の膜厚が薄い方が、このアンドープＡｌＧａＡｓ層８を露出させる工程でのエッチング量のバラツキ量を小さくすることができる。

一方、オーミックコンタクト抵抗を低減するための最上層のｎ型ＧａＡｓ層９の膜厚と、前述の金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の厚みの関係については、第１実施例で詳述したように、最上層のｎ型ＧａＡｓ層９の膜厚を前述の金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の厚みより厚くする必要がある。

このような条件の基で、ウエハ面内の閾値電圧のバラツキを小さくするためには、ｎ型ＧａＡｓ層９の膜厚は薄くするのが好ましい。

そこで、オーミックコンタクト抵抗を得るための熱処理工程の熱処理温度を、金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の厚みを、ｎ型ＧａＡｓ層の膜厚より薄くできる温度に設定することが有利である。

また、本発明は、上記のダブルヘテロ接合半導体素子の実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、例えば、基板の表面側からｎ型ＧａＡｓ層９、アンドープＡｌＧａＡｓ層８の順序の層構成になっているＭＥＳＦＥＴ等に変形が可能であり、これらを本発明の範囲から排除するものではない。

このように、第２実施例によれば、閾値電圧のバラツキを抑制するために、最上層のｎ型ＧａＡｓ層９を薄くする必要がある。一方、オーミックコンタクトを得るために熱処理工程の熱処理温度を下げることにより、ソース電極１１及びドレイン電極１２からの金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の厚みを、最上層のｎ型ＧａＡｓ層９の膜厚より薄くすることができる。

そのため、ウエハ面内の閾値電圧のバラツキを抑制しながら、かつ、従来技術の問題点であったソース電極１１、ドレイン電極１２としてのオーミック電極を形成するｎ型ＧａＡｓ層９とＳｉドープｎ型ＡｌＧａＡｓ層７の間にアンドープＡｌＧａＡｓ層８が存在することに起因する、オーミックコンタクト抵抗が劣化するのを防止することができる。

したがって、閾値電圧のバラツキを抑制しながら、ＦＥＴのオン抵抗が低減し、その結果、動作電圧を低くすることができる。

次に、本発明の第３実施例について説明する。

この実施例の工程は、第２実施例の工程〔図４（ａ）〜（ｃ）参照〕と概略同じである。ただし、ソース電極１１及びドレイン電極１２と最上層のｎ型ＧａＡｓ層９の間でオーミックコンタクト抵抗を得るための熱処理工程において、最上層のｎ型ＧａＡｓ層９の膜厚と前述の金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の厚みは、熱処理時間と相関関係にある。例えば、４００℃で１分間の熱処理を行った時、前記反応層２１の厚みは最大７００Åであるが、熱処理時間を短縮すると、この反応層の厚みは薄くなる。

ここで、オーミックコンタクト抵抗を低減するための最上層のｎ型ＧａＡｓ層９の膜厚と、前述の金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の厚みの関係について、第１実施例で詳述したように、最上層のｎ型ＧａＡｓ層９の膜厚を前述の金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の厚みより厚くする必要がある。

したがって、第２実施例で詳述したしたように、ウエハ面内の閾値電圧のバラツキを小さくするために、ｎ型ＧａＡｓ層９の膜厚を薄くするためには、オーミックコンタクト抵抗を得るための熱処理工程の熱処理時間を、金ゲルマニウム合金とｎ型ＧａＡｓ層との反応層２１の厚みをｎ型ＧａＡｓ層９の膜厚より薄くできる時間に設定することが必要になる。

更に、本実施例のオーミックコンタクト抵抗を得るための熱処理工程での熱処理時間の変更に要する時間は、他の熱処理条件変更の場合に比べて、殆ど時間を必要としない。

したがって、複数の熱処理条件がある場合、この実施例では、熱処理時間のみの変更なので、熱処理工程のスループットの増加につながらない。

なお、本発明は上記のダブルテヘロ接合半導体素子の実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、例えば、基板の表面側からｎ型ＧａＡｓ層９、アンドープＡｌＧａＡｓ層８の順序の層構成になっているＭＥＳＦＥＴ等に変形が可能であり、これらを本発明の範囲から排除するものではない。

このように、第３実施例によれば、ウエハ面内の閾値電圧のバラツキを抑制するために、最上層のｎ型ＧａＡｓ層を薄くする必要がある。一方、オーミックコンタクトを得るための熱処理工程の熱処理時間を短縮することにより、ソース電極１１及びドレイン電極１２からの金ゲルマニウム合金とｎ型ＧａＡｓ層９との反応層２１の厚みを、最上層のｎ型ＧａＡｓ層９の膜厚より薄くすることができる。

そのため、閾値電圧のバラツキを抑制しながら、かつ、従来技術の問題点であったソース電極１１及びドレイン電極１２としてのオーミック電極を形成するｎ型ＧａＡｓ層９とＳｉドープｎ型ＡｌＧａＡｓ層７の間に、アンドープＡｌＧａＡｓ層８が存在することに起因するオーミックコンタクト抵抗の劣化を防止することができる。

したがって、閾値電圧のバラツキを抑制しながら、ＦＥＴのオン抵抗を低減し、その結果、動作電圧を低くすることができる。

また、本実施例のオーミックコンタクト抵抗を得るための熱処理工程での熱処理時間の変更に要する時間は、他の熱処理条件変更の場合と比べて、殆ど時間を必要としない。

したがって、同一装置で複数の熱処理条件がある場合、この実施例では、熱処理時間のみの変更なので、熱処理工程のスループットの短縮につながる。

上述の実施例では、ダブルテヘロ接合半導体素子について述べたが、本発明は、例えば、基板の表面側からｎ型ＧａＡｓ層、アンドープＡｌＧａＡｓ層の順序の層構成になっているＭＥＳＦＥＴにも用いることができる。

なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。

本発明の化合物半導体素子は、ショットキーバリア層上に形成されるｎ型活性層の膜厚よりも、ｎ型活性層上に形成されるオーミック電極からの拡散層の厚みを薄層化することができる化合物半導体素子として利用可能である。

本発明の第１実施例を示す化合物半導体素子の断面図である。 本発明の第１実施例を示す化合物半導体素子の最上層のｎ型ＧａＡｓ層の膜厚とオーミックコンタクト抵抗の関係を示す図である。 最上層のｎ型ＧａＡｓ層の膜厚が金ゲルマニウム合金とｎ型ＧａＡｓ層との反応層の厚みより厚い場合と薄い場合の概略断面図である。 本発明の第２実施例を示す化合物半導体素子の工程断面図である。 従来のダブルヘテロ接合半導体素子の断面図である。

符号の説明

１ ＧａＡｓ基板
２ アンドープＧａＡｓ層
３ アンドープＡｌＧａＡｓ層
４ ｎ型ＡｌＧａＡｓ層
５ アンドープＩｎＧａＡｓ層
６ アンドープＡｌＧａＡｓ層
７ ｎ型ＡｌＧａＡｓ層
８ アンドープＡｌＧａＡｓ層
９ 最上層のｎ型ＧａＡｓ層（第１のｎ型ＧａＡｓ層）
１１ ソース電極
１２ ドレイン電極
１３ ゲート電極
１４ 閾値電圧制御のためのエッチング部
２１ 金ゲルマニウム合金とｎ型ＧａＡｓ層との反応層
２１ａ 反応層の側面
２１ｂ 反応層の下面の先端部分
３１ 素子間分離

Claims (9)

1. 上層から順に、第１のｎ型活性層、ショットキーバリア層及び第２のｎ型活性層が基板の表面側に形成された化合物半導体素子において、
   前記第１のｎ型活性層上に形成された電極と、
   該電極に接するように前記第１のｎ型活性層内に形成された合金化反応層とを有しており、
   前記第１のｎ型活性層の厚さは、前記合金化反応層の厚さよりも５０Å以上厚いことを特徴とする化合物半導体素子。
2. 請求項１記載の化合物半導体素子において、前記合金化反応層は、前記電極に含まれた金ゲルマニウム合金と前記第１のｎ型活性層とが反応することによって形成されたことを特徴とする化合物半導体素子。
3. 上層から順に、第１のｎ型活性層、ショットキーバリア層及び第２のｎ型活性層が基板の表面側に形成された化合物半導体素子において、
   前記第１のｎ型活性層上に形成されたソース電極及びドレイン電極と、
   前記ソース電極及び前記ドレイン電極にそれぞれ接するように前記第１のｎ型活性層内に形成された複数の合金化反応層と、
   前記ソース電極と前記ドレイン電極との間で、前記ショットキーバリア層上に形成されたゲート電極とを有しており、
   前記第１のｎ型活性層は、前記合金化反応層の厚さよりも５０Å以上厚いことを特徴とする化合物半導体素子。
4. 請求項３記載の化合物半導体素子において、前記複数の合金化反応層は、前記ソース電極及び前記ドレイン電極に含まれた金ゲルマニウム合金と前記第１のｎ型活性層とが反応することによって形成されたことを特徴とする化合物半導体素子。
5. 請求項３又は４記載の化合物半導体素子において、前記ゲート電極は、チタンと白金と金の積層体であることを特徴とする化合物半導体素子。
6. 請求項３から５のいずれか一項に記載された化合物半導体素子において、前記ゲート電極は、前記ショットキーバリア層に形成された凹部内に設けられていることを特徴とする化合物半導体素子。
7. 請求項１から６のいずれか一項に記載された化合物半導体素子において、前記第１のｎ型活性層はｎ型ＧａＡｓ層、前記ショットキーバリア層はノンドープのＡｌＧａＡｓ層、前記第２のｎ型活性層はｎ型ＡｌＧａＡｓ層であることを特徴とする化合物半導体素子。
8. 請求項１から７のいずれか一項に記載された化合物半導体素子において、前記第１のｎ型活性層の厚さは７５０Å以上であることを特徴とする化合物半導体素子。
9. 請求項１から８のいずれか一項に記載された化合物半導体素子において、前記合金化反応層の厚さは７００Å以下であることを特徴とする化合物半導体素子。

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