KR100881502B1 - 이중막 구조의 캡핑층을 이용한 샐리사이드 형성 방법 - Google Patents
이중막 구조의 캡핑층을 이용한 샐리사이드 형성 방법 Download PDFInfo
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Abstract
본 발명은 코발트 실리사이드를 형성하기 위한 샐리사이드 공정에 있어서, 캡핑층으로 티타늄(Ti) 및 티타늄 질화막(TiN)층 적층한 이중막을 사용하는 방법에 관한 것이다. 이때 상기 티타늄과 티타늄 질화막은 형성과정에서 인-시츄(in-situ)로 진행함으로써 상기 티타늄과 티타늄 질화막에 산화에 의한 오염이 방지되게 할 수 있다. 본 발명에 의할 시, 이중층 구조의 캡핑층 중 티타늄은 질화막 스페이서 에지에서의 실리콘 계면의 오염을 제거하는 역할을 수행하게 되며, 상기 티타늄 질화막은 상기 티타늄이 코발트 실리사이드를 형성하기 위한 어닐링 과정에 산화되는 것을 방지하는 역할을 수행함으로써 고전압이 인가되는 게이트 구조에서의 GIDL과 같은 누설전류의 발생을 억제하여 이로 인한 반도체 소자의 동작 불량을 방지함으로서 수율 향상에 기여할 수 있다.
Description
도 1a 내지 도1c는 종래부터의 코발트 실리사이드(CoSi2) 형성을 위한 샐리사이드 공정을 단계별로 나타낸 것이다.
도2a 내지 도2d는 본 발명의 특징에 따른 코발트 실리사이드 형성을 위한 샐리사이드 공정을 단계별로 나타낸 것이다.
(도면의 주요부분에 대한 부호의 설명)
201:코발트층 202:티타늄 203:티타늄 질화막
204:CoSi 205:코발트 실리사이드(CoSi2)
본 발명은 반도체 소자의 게이트 전극을 코발트를 이용한 샐리사이드(salicide)를 형성하는 방법에 있어, 상기 코발트 실리사이드의 캡핑층(capping layer)로 티타늄(Ti) 및 티타늄 질화막(TiN)층 적층한 이중막을 사용하는 방법에 관한 것이다.
반도체 소자에 있어 폴리실리콘으로 형성된 게이트 도선의 전기 저항을 감소시키거나 또는 단결정 실리콘 기판에 형성된 소스/드레인과 금속선과의 접촉저항을 감소시키기 위하여 상기 폴리실리콘 또는 소스/드레인 위에 낮은 비저항을 가지는 실리사이드(silicide)층을 형성하는 방법이 사용되고 있다. 이 경우 텅스텐(W), 코발트(Co), 티타늄(Ti)과 같은 금속들은 실리콘과 실리사이드라는 화합물을 형성한다. 이러한 실리사이드 화합물 중 코발트 실리사이드는 상기 금속과 폴리실리콘 또는 단결정 실리콘의 상층에 도포한 후 열처리 과정에서 상기 코발트와 실리콘과의 반응을 유도하여 형성한다. 이렇게 형성된 실리사이드층은 폴리실리콘 게이트 전극선의 도선 저항을 낮추거나 소스/드레인과 금속선의 접촉부분에서 발생하는 포텐셜 장벽(potential barrier)를 감소시켜 접촉저항을 감소시키는데 크게 기여한다.
한편, 반도체 소자 제작 시에 게이트 및 소스/드레인을 한번의 실리사이드 형성 공정을 통하여 전기적 접촉이 이루어지게 하면, 소스/드레인과 게이트 사이에 생겨날 수 있는 겹침으로 인한 기생 커패시턴스를 없앨 수 있고, 금속과 소스/드레인의 접촉 면적이 증가하여 접촉 저항 및 소스/드레인 내부 저항이 감소하게 된다. 이와 같이 트랜지스터의 게이트와 소스/드레인 영역 위에 실리사이드를 동시에 형성하는 공정을 샐리사이드 공정이라고 한다. 여러 실리사이드 화합물 중에서 코발트 실리사이드(CoSi2)는 이러한 샐리사이드 공정에 의해 게이트 및 소스/드레인에 형성되는 것이 일반적이다.
상기 샐리사이드 공정에 의해 형성된 코발트 실리사이드는 게이트에 고전압이 인가되는 트랜지스터를 필요로 하는 플래시 메모리 소자에 있어서, 상기 고전압에 의해 발생되는 누설 전류의 방지를 위해 최적화 되어야 한다. 즉 플래시 메모리 소자는 전하 펌프(charge pump) 및 디코더 시스템에서 정보의 프로그래밍과 소거(erase) 동작을 수행하기 위하여 게이트에 고전압을 인가하여야 하며, 이때 이러한 고전압으로 인하여 접합(junction) 등에서 누설 전류의 발생 가능성이 증가한다. 이러한 누설전류를 최소화 하기 위해서는 게이트에 존재하는 코발트 실리사이드를 샐리사이드 공정에 의해 형성하는 단계에서 최적화를 수행하여야 한다. 도1a 내지 도1d에는 종래부터의 코발트 실리사이드를 샐리사이드 공정에 의해 형성하는 단계가 나타나 있다. 샐리사이드 공정은 게이트 및 소스/드레인에 전기적 접촉을 형성하기 위한 것이므로, 반도체 기판 상에 게이트 및 소스/드레인 확산 영역을 형성한 이후에 진행된다. 따라서 샐리사이드 공정을 행하기 전에, 도1a에 나타난 것과 같이 실리콘 기판상에 트랜지스터의 활성 영역들 사이의 절연을 위하여 필드 산화막 또는 STI(Swallow Trench Isolation) 등의 필드 영역(101)을 형성하는 공정, 게이트 산화막(102) 및 다결정 실리콘 게이트 전극(103)을 형성하는 공정, 이온 주입 및 열 처리에 의하여 소스/드레인 확산 영역(104)을 형성하는 공정, CVD 층을 만든 후 반응성 이온 에칭을 통하여 측면 스페이서(105)를 형성하는 공정 등이 수행된다. 다음 코발트층(106)을 전편에 도포한 후 캡핑층으로 티타늄 질화막층(107)을 형성한다(도1b). 상기 티타늄 질화막층은 코발트 실리사이드를 형성하기 위하여 과정에서 코발트가 대기 중의 산소에 의해 산화되는 것을 방지하기 위하여 형성되는 층이다. 상기 티타늄 질화막까지 형성된 후 어닐링 공정을 통해 도포된 코발트와 실리콘을 반응시켜 코발트 실리사이드(108)를 형성한다(도1c). 다음, 선택적 식각 과정을 통해 캡핑층인 티타늄 질화막 및 미반응하여 잔존하는 코발트를 모두 제거한다(도1d). 그러나 이러한 종래의 샐리사이드 공정의 캡핑층으로 티타늄 질화막을 사용하는 경우, 고전압이 게이트에 인가되었을 때 높은 GIDL (gate induced drain leakage)과 같은 누설전류를 야기시키는 문제점이 있다. 즉 코발트 층을 형성한 후 캡핑층으로 티타늄 질화막을 사용하는 경우, 측벽에 형성된 질화막 스페이서의 에지(edge) 부분에서 실리콘 계면의 오염이 완전히 제거되지 않으며, 남아있는 산화막 잔존물이나 오염이 전기장을 유발하여 상기 GIDL을 유발하게 되는 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서 코발트 실리사이드를 형성하기 위한 샐리사이드 형성 방법에 있어서, 캡핑층으로 티타늄(Ti) 및 티타늄 질화막(TiN)층을 적층한 이중막을 사용하는 방법에 관한 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명은 코발트를 도포하고 제2캡핑층으로 티타늄 질화막을 형성하기 전에 제1캡핑층으로 티타늄을 도포하여 상기 질화막 스페이서 에지(edge)에서의 실리콘 계면의 오염을 제거함으로써 표면의 오염에 의한 누설전류의 발생을 최소화하는 것을 특징으로 한다. 이때 상기 티타늄과 티타늄 질화막은 형성과정에서 인-시츄(in-situ)로 진행함으로써 상기 티타늄과 티타늄 질화막에 산화에 의한 오염이 방지되게 할 수 있다.
이하 첨부된 도면을 참고로 하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 본 발명의 기술적 사상의 한도 내에서 여러 형태로 구현될 수 있으며 여기에 설명하는 실시예에 한정되지 않는다.
도2a 내지 도2d에는 본 발명의 특징에 따른 티타늄 및 티타늄 질화막의 이중막을 캡핑층으로 사용하는 샐리사이드 공정을 단계별로 나타낸 것이다. 도2a에서와 같이, 코발트층(201)을 전편에 도포한 후 제1캡핑층으로 티타늄(202)을, 제2 캡핑층으로 티타늄 질화막(203)을 적층한다. 상기 티타늄은 질화막 스페이서 에지에서의 실리콘 계면의 오염을 제거하는 역할을 수행하게 되며, 상기 티타늄 질화막은 상기 티타늄이 코발트 실리사이드를 형성하기 위한 어닐링 과정에 산화되는 것을 방지하는 역할을 수행하게 된다. 이때 상기 티타늄은 100Å ~ 500Å 두께 범위에서 형성될 수 있고, 상기 티타늄 질화막은 300Å ~ 900Å 두께 범위에서 형성될 수 있다. 또한 티타늄 및 티타늄 질화막은 인-시츄 공정에 의해 연속적으로 진행될 수 있다. 예를 들어 티타늄을 스터퍼링 방법으로 형성한 후 동일 시스템 내에서 대기중에 노출됨이 없이 질소 가스를 반응성 기체로 하는 반응성 스퍼링법에 의해서 티타늄 질화막을 형성할 수 있다. 다음, 코발트 실리사이드를 형성하기 위한 열처리를 수행한 후, 선택적 식각 과정을 통해 캡핑층인 티타늄 질화막, 티타늄 및 미반응하여 잔존하는 코발트를 모두 제거한다. 이때 상기 어닐링은 급속어닐링 공정(rapid anealing process)에 의해 650℃ ~ 800℃의 범위에서 20초 ~100초간 실시될 수 있다. 또한 어닐링은 상기와 같은 1단계가 아닌 2단계 걸쳐 진행될 수 있다. 즉 제 1어닐링 단계는 도2b에서와 같이 캡핑층이 존재하는 경우에 Co2Si(204)를 형성하기 위하여 실시되고, 제2어닐링은 Co2Si를 형성하고 티타늄, 티타늄 질화막 및 실리콘과 미반응한 코발트을 제거한 후(도2c), 상기 Co2Si를 코발트 실리사이드(CoSi2)(205)로 형성하기 위하여 실시될 수 있다. 이때 상기 1단계 어닐링는 급속열처리 공정에 의해 400℃~500℃ 온도 범위에서 20초 ~100초 간 실시될 수 있고, 상기 2단계 어닐링은 650℃ ~ 800℃ 온도 범위에서 20초 ~100초간 실시될 수 있다.
본 발명에 의할 시, 이중층 구조의 캡핑층 중 티타늄은 질화막 스페이서 에지에서의 실리콘 계면의 오염을 제거하는 역할을 수행하게 되며, 상기 티타늄 질화막은 상기 티타늄이 코발트 실리사이드를 형성하기 위한 어닐링 과정에 산화되는 것을 방지하는 역할을 수행함으로써 고전압이 인가되는 게이트 구조에서의 GIDL과 같은 누설전류의 발생을 억제하여 이로 인한 반도체 소자의 동작 불량을 방지함으로서 수율 향상에 기여할 수 있다.
Claims (8)
- 삭제
- 샐리사이드 형성 방법에 있어서,게이트산화막, 게이트 전극, 소스/드레인 및 스페이서가 형성된 반도체 기판에 코발트를 도포하는 단계;상기 코발트 위에 캡핑층으로 100Å ~ 500Å 두께 범위의 티타늄(Ti) 및 300Å ~ 900Å 두께 범위의 티타늄 질화막(TiN) 층을 적층한 이중막을 형성하는 단계;400℃~500℃ 온도 범위에서 실시하는 제1 어닐링 공정을 통해 상기 코발트를 실리콘과 반응시켜 CoSi막을 형성하는 단계;선택적 식각 공정을 이용하여 티타늄, 티타늄 질화막 및 실리콘과 미반응한 코발트를 제거하는 단계; 및650℃ ~ 800℃ 온도 범위에서 실시하는 제2 어닐링 공정을 통해 상기 형성된 CoSi막을 코발트 실리사이드(CoSi2)로 형성하는 단계를 포함하는 샐리사이드 형성 방법.
- 삭제
- 제2항에 있어서,상기 티타늄 및 티타늄 질화막 형성은,인-시츄 공정에 의해 연속적으로 진행되는 것을 특징으로 하는 샐리사이드 형성 방법.
- 제4항에 있어서,상기 인-시츄 공정은,상기 티타늄을 스터퍼링 방법으로 형성한 후 동일 시스템 내에서 대기중에 노출됨이 없이 질소 가스를 반응성 기체로 하는 반응성 스퍼링법에 의해서 티타늄 질화막을 형성하는 공정인 것을 특징으로 하는 샐리사이드 형성 방법.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09237769A (ja) * | 1996-02-29 | 1997-09-09 | Sony Corp | 半導体装置の製造方法 |
| KR20000060688A (ko) * | 1999-03-18 | 2000-10-16 | 윤종용 | 이중 캡핑막을 이용한 반도체 장치의 실리사이드막 형성 방법 |
| JP2003158091A (ja) | 2001-11-20 | 2003-05-30 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| KR20050029341A (ko) * | 2003-09-22 | 2005-03-28 | 삼성전자주식회사 | 코발트 실리사이드막 형성 방법 및 반도체 장치의 제조방법. |
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2006
- 2006-12-27 KR KR1020060134573A patent/KR100881502B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09237769A (ja) * | 1996-02-29 | 1997-09-09 | Sony Corp | 半導体装置の製造方法 |
| KR20000060688A (ko) * | 1999-03-18 | 2000-10-16 | 윤종용 | 이중 캡핑막을 이용한 반도체 장치의 실리사이드막 형성 방법 |
| JP2003158091A (ja) | 2001-11-20 | 2003-05-30 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| KR20050029341A (ko) * | 2003-09-22 | 2005-03-28 | 삼성전자주식회사 | 코발트 실리사이드막 형성 방법 및 반도체 장치의 제조방법. |
Also Published As
| Publication number | Publication date |
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