KR20080103727A - 반도체 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 공통 소스 라인에 실리사이드 처리를 하여 면 저항 및 접촉 저항을 감소시킴으로써 셀의 전류 특성을 향상시키고, 칩 사이즈의 소형화가 유리하여 웨이퍼 당 칩 효율이 높아져서 고 수율이 확보되며, 반도체 메모리 소자가 고집적화되고 크기가 줄어듬에 따르는 플레시 셀의 구조적인 한계를 극복할 수 있는 이점이 있다.
공통 소스 라인, 자기정렬 소스, 살리사이드
Description
도 1은 반도체 메모리 셀 어레이의 레이아웃도,
도 2a 내지 도 2d는 종래 기술에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도,
도 3a 내지 도 3g는 본 발명의 실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도.
<도면의 주요부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 터널 산화막
104 : 제 1 폴리실리콘막 105 : 유전체막
106 : 제 2 폴리실리콘막 107 : 텅스텐 실리사이드막
108 : 산화막 109 : 감광막
110 : 공통 소스 라인 111 : 드레인 영역
112 : 절연막 113 : 실리사이드층
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 메모리 소자의 고집적화를 실현하기 위한 자기정렬 소스(self-aligned source) 공정에 의해 높아진 소스 저항을 낮춰서 셀 전류 특성을 향상시키는 반도체 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자의 소스 라인을 만드는 기술은 여러 가지가 있지만 일반적으로 자기정렬 소스 공정을 이용하고 있다. 자기정렬 소스 공정은 스택 게이트(stack gate) 구조가 형성된 후 셀 영역 부분에서 공통 소스 부분을 제외한 모든 영역을 감광막으로 덮은 후 소스 라인 부분의 소자 분리막을 식각하여 모두 제거한 뒤 이온 주입을 실시하여 공통 소스 라인을 형성한다.
도 1은 반도체 메모리 셀 어레이의 레이아웃도이고, 도 2a 내지 도 2d는 종래 기술에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도이다.
도 1 및 도 2a를 참조하면, 반도체 기판(11)상의 소자 분리 영역에 소자 분리막(12)을 형성한다. 전체 구조 상부에 터널 산화막(13) 및 제 1 폴리실리콘막(14)을 순차적으로 형성한다. 플로팅 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막(14) 및 터널 산화막(13)을 패터닝하여 플로팅 게이트를 형성한다.
전체 구조 상부에 유전체막(15), 제 2 폴리실리콘막(16), 텅스텐 실리사이드막(17) 및 산화막(18)을 순차적으로 형성한다. 콘트롤 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 산화막(18), 텅스텐 실리사이드막(17), 제 2 폴리실리콘막(16) 및 유전체막(15)을 패터닝하여 콘트롤 게이트를 형성한다. 이로 인해 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조(20)가 형성된다.
전체 구조 상부에 감광막(19)을 형성한 후 자기 정렬 소스 마스크를 이용한 노광 공정 및 현상 공정을 실시하여 소스 부분이 개방되도록 패터닝한다.
도 1 및 도 2b를 참조하면, 자기정렬 소스 식각(SAS etch) 공정을 진행하여 소스 라인 지역에 노출된 소자 분리막(12)을 제거하여 소스 라인 지역의 반도체 기판(11)이 모두 노출되게 하고, 자기정렬 소스 식각을 완료한 후에 경화 공정을 진행한다.
패터닝된 감광막(19)을 이온 주입 마스크로 이용한 셀 소스 이온 주입(cell source ion implantation) 공정을 진행하여 소스 라인 지역의 반도체 기판(11)에 불순물 이온이 주입된 공통 소스 라인(21)을 형성한다.
도 1 및 도 2c를 참조하면, 셀 어레이 전체를 개방하여 불순물 이온 주입 공정을 실시하여 드레인 영역(22)을 형성한다.
도 1 및 도 2d를 참조하면, 전체 구조 상부에 절연막을 형성한 후 전면 식각 공정을 실시하여 스택 게이트 구조(20)의 측벽에 스페이서(23)를 형성한다.
그런데 전술한 바와 같은 종래 기술에 의하면 여러 개의 셀이 하나의 소스 라인에 연결되는 공통 소스 라인을 사용함에 따라 소스 저항이 크며, 이는 셀의 전류 특성이 떨어지게 하는 요인이 되는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 반도체 메모리 소자의 공통 소스 라인에 실리사이드 처리를 하여 저항을 감소시킴으로써 셀의 전류 특성을 향상시키는 데 그 목적이 있다.
이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은, 반도체 기판 상에 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조와 공통 소스 라인 및 드레인 영역을 형성하는 단계와, 스택 게이트 구조와 공통 소스 라인 및 드레인 영역의 상부에 절연막을 형성한 후 스택 게이트 구조의 공통 소스 라인 방향 측벽에 형성한 절연막의 두께를 줄이는 단계와, 공통 소스 라인 및 드레인 영역이 노출되도록 절연막을 식각하여 스택 게이트 구조의 측벽에 스페이서를 형성하는 단계와, 노출된 공통 소스 라인의 표면에 실리사이드층을 형성하는 단계를 포함한다.
바람직하기로, 스택 게이트 구조와 공통 소스 라인 및 드레인 영역의 상부에 감광막을 형성한 후 공통 소스 라인의 상부 영역이 개방되도록 패터닝하며, 감광막의 개방에 의해 노출된 절연막을 부분 식각한다.
바람직하기로, 스택 게이트 구조의 공통 소스 라인 방향 측벽에 형성한 절연막의 두께를 줄일 때에는 전면 식각 공정을 실시하여 공통 소스 라인 방향보다 드 레인 영역 방향의 스페이서를 을 더 넓게 형성한다.
바람직하기로, 살리사이드 공정은 스페이서를 형성한 전체 구조 상부 중에서 공통 소스 라인의 상부 영역을 제외한 영역에 살리사이드 방지막을 형성하고, 살리사이드 방지막에 의해 개방된 공통 소스 라인에 대해 살리사이드 공정을 수행하여 실리사이드층을 형성한다.
바람직하기로, 살리사이드 방지막은 스페이서를 형성한 전체 구조 상부에 감광막을 형성한 후 공통 소스 라인의 상부 영역을 제외한 영역이 개방되도록 패터닝하고, 패터닝한 감광막에 의해 노출된 영역에 살리사이드 방지막을 형성한다.
바람직하기로, 실리사이드층은 코발트와 티타늄 및 티타늄 질화막을 순차적으로 140Å∼160Å, 180Å∼220Å, 200Å∼240Å의 두께로 증착한 후, 고속 열처리 장비에서 440℃∼520℃의 조건으로 50sec∼70sec 동안 질소(N2) 가스 분위기로 어닐한다.
이하, 본 발명의 바람직한 실시 예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 3a 내지 도 3g는 본 발명의 실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도이다.
도 3a를 참조하면, 반도체 기판(101)상의 소자 분리 영역에 소자 분리막(도시 생략됨, 도 1의 12에 해당함)을 형성한다. 전체 구조 상부에 터널 산화막(103) 및 제 1 폴리실리콘막(104)을 순차적으로 형성한다. 플로팅 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막(104) 및 터널 산화막(103)을 패터닝하여 플로팅 게이트를 형성한다.
전체 구조 상부에 유전체막(105), 제 2 폴리실리콘막(106), 텅스텐 실리사이드막(107) 및 산화막(108)을 순차적으로 형성한다. 콘트롤 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 산화막(108), 텅스텐 실리사이드막(107), 제 2 폴리실리콘막(106) 및 유전체막(105)을 패터닝하여 콘트롤 게이트를 형성한다. 이로 인해 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조가 형성된다.
전체 구조 상부에 감광막(109)을 형성한 후 자기 정렬 소스 마스크를 이용한 노광 공정 및 현상 공정을 실시하여 소스 부분이 개방되도록 패터닝한다.
도 3b를 참조하면, 자기정렬 소스 식각 공정을 진행하여 소스 라인 지역에 노출된 소자 분리막(도시 생략됨)을 제거하여 소스 라인 지역의 반도체 기판(101)이 모두 노출되게 하고, 자기정렬 소스 식각을 완료한 후에 경화 공정을 진행한다.
패터닝된 감광막(109)을 이온 주입 마스크로 이용한 셀 소스 이온 주입 공정을 진행하여 소스 라인 지역의 반도체 기판(101)에 불순물 이온이 주입된 공통 소스 라인(110)을 형성한다.
도 3c를 참조하면, 셀 어레이 전체를 개방하여 불순물 이온 주입 공정을 실시하여 드레인 영역(111)을 형성한다.
도 3d를 참조하면, 스택 게이트 구조의 측벽에 스페이서를 형성하기 위해 전체 구조 상부에 절연막(112)을 형성한다. 여기서 종래 기술에 의하면 곧바로 전면 식각 공정을 수행하였으나 본 발명에서는 곧바로 수행하지는 않는다.
도 3e를 참조하면, 전체 구조 상부에 감광막(도시 생략됨)을 형성한 후 전체 감광막 중에서 공통 소스 라인(110)의 상부 영역이 개방되도록 패터닝하며, 감광막의 개방에 의해 노출된 절연막(112)을 부분 식각하여 스택 게이트 구조 측벽의 절연막(112) 두께를 줄인다. 즉 공통 소스 라인(110) 상부 영역의 개방폭을 넓힌다(W1＜W2). 여기서, 개방폭을 넓히는 이유는 추후 수행할 살리사이드 공정을 원할히 수행할 수 있도록 하기 위함이다. 즉 반도체 메모리 소자가 고집적화되고 크기가 줄어듬(shrink)에 따라 공통 소스 라인(110) 상부 영역의 개방폭이 협소한 구조적인 한계로 인하여 추후 수행할 살리사이드 공정을 원활히 수행하기 어렵기 때문이다.
도 3f를 참조하면, 전면 식각 공정을 실시하여 스택 게이트 구조의 측벽에 스페이서(112)를 형성한다. 여기서, 스택 게이트 구조의 양측벽에 형성된 스페이서(112)의 두께는 대칭하지 않으며, 공통 소스 라인 방향의 스페이서보다 드레인 영역 방향의 스페이서가 더 넓게 형성된다.
도 3g를 참조하면, 전체 구조 상부에 감광막(도시 생략됨)을 형성한 후 전체 감광막 중에서 공통 소스 라인(110)의 상부 영역을 제외한 영역이 개방되도록 패터 닝하며, 개방에 의해 노출된 영역에 살리사이드 방지막(도시 생략됨)(예로서, TEOS막)을 형성한다.
공통 소스 라인(110)의 상부 영역에 존재하는 감광막을 제거한 후에 살리사이드(self-aligned silicide; salicide) 공정을 수행하여 공통 소스 라인(110)의 표면에 실리사이드층(silicide layer)을 형성한다. 실리사이드층은 예컨대 실리사이드 형성 물질로 코발트(Co)와 티타늄(Ti) 및 티타늄 질화막(Tin)을 순차적으로 140Å∼160Å, 180Å∼220Å, 200Å∼240Å의 두께로 증착한 후, 고속 열처리(RTA) 장비에서 440℃∼520℃의 조건으로 50sec∼70sec 동안 질소(N2) 가스 분위기로 어닐(anneal) 한다. 바람직하기로 실리사이드 형성 물질은 코발트(Co)와 티타늄(Ti) 및 티타늄 질화막(Tin)을 순차적으로 150Å, 200Å, 220Å의 두께로 증착한 후, 480℃의 조건으로 60sec 동안 열처리한다.
이로써, 공통 소스 라인(110)의 표면에는 실리사이드층(113)이 형성되어 공통 소스 라인(110)의 면 저항과 접촉 저항을 감소시킨다. 끝으로, 살리사이드 방지막은 제거된다.
지금까지 본 발명의 일 실시 예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
전술한 바와 같이 본 발명은 반도체 메모리 소자의 공통 소스 라인에 실리사이드 처리를 하여 면 저항 및 접촉 저항을 감소시킴으로써 셀의 전류 특성을 향상시킨다.
따라서, 칩 사이즈의 소형화가 유리하여 웨이퍼 당 칩 효율이 높아져서 고 수율이 확보되며, 반도체 메모리 소자가 고집적화되고 크기가 줄어듬(shrink)에 따르는 플레시 셀의 구조적인 한계를 극복할 수 있는 효과가 있다.
Claims (7)
- (a) 반도체 기판 상에 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조와 공통 소스 라인 및 드레인 영역을 형성하는 단계와,(b) 상기 스택 게이트 구조와 공통 소스 라인 및 드레인 영역의 상부에 절연막을 형성한 후 상기 스택 게이트 구조의 상기 공통 소스 라인 방향 측벽에 형성한 상기 절연막의 두께를 줄이는 단계와,(c) 상기 공통 소스 라인 및 드레인 영역이 노출되도록 상기 절연막을 식각하여 상기 스택 게이트 구조의 측벽에 스페이서를 형성하는 단계와,(d) 노출된 상기 공통 소스 라인의 표면에 실리사이드층을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 (b) 단계는, 상기 스택 게이트 구조와 공통 소스 라인 및 드레인 영역의 상부에 감광막을 형성한 후 상기 공통 소스 라인의 상부 영역이 개방되도록 패터닝하며, 상기 감광막의 개방에 의해 노출된 상기 절연막을 부분 식각하는반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 (c) 단계는, 전면 식각 공정을 실시하여 상기 공통 소스 라인 방향보다 상기 드레인 영역 방향의 상기 스페이서를 더 넓게 형성하는반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 (d) 단계는, (d1) 상기 스페이서를 형성한 전체 구조 상부 중에서 상기 공통 소스 라인의 상부 영역을 제외한 영역에 살리사이드 방지막을 형성하는 단계와,(d2) 상기 살리사이드 방지막에 의해 개방된 상기 공통 소스 라인에 대해 살리사이드 공정을 수행하여 상기 실리사이드층을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 (d1) 단계는, (d11) 상기 스페이서를 형성한 전체 구조 상부에 감광막을 형성한 후 상기 공통 소스 라인의 상부 영역을 제외한 영역이 개방되도록 패터닝하는 단계와,(d12) 패터닝한 상기 감광막에 의해 노출된 영역에 상기 살리사이드 방지막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 1 항 또는 제 4항에 있어서,상기 실리사이드층은 코발트와 티타늄 및 티타늄 질화막을 순차적으로 140Å∼160Å, 180Å∼220Å, 200Å∼240Å의 두께로 증착하는반도체 메모리 소자의 제조 방법.
- 제 6 항에 있어서,상기 실리사이드층은 상기 코발트와 티타늄 및 티타늄 질화막을 증착한 후, 고속 열처리 장비에서 440℃∼520℃의 조건으로 50sec∼70sec 동안 질소(N2) 가스 분위기로 어닐하는반도체 메모리 소자의 제조 방법.
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