CN101312160B - 半导体存储装置及其制造方法 - Google Patents

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Abstract

在共源极线上实施自对准多晶硅化物处理以减小表面电阻和接触电阻，从而改善单元电流特性。因此，可以减小芯片的尺寸并且可以增加每个晶片的芯片，从而获得高产率。另外，可以在半导体存储装置高度集成和缩小时克服闪存单元的结构限制。

Description

半导体存储装置及其制造方法 
本申请依照35 U.S.C§119要求韩国专利申请第10-2007-0050823号(于2007年5月25日提交)的优先权，将其全部内容结合于此作为参考。 
技术领域
本发明涉及一种半导体装置及其制造方法，并且更具体地涉及一种半导体存储装置以及一种制造半导体存储装置的方法，由于自对准源极工艺其能够减小高源极电阻。 
背景技术
自对准源极工艺(source process)可以通常用于形成半导体存储装置的源极线(source line)。在自对准源极工艺过程中，在形成叠层栅极结构之后，可以用感光膜覆盖不包括共源极部分的单元区域，通过蚀刻移除源极线部分的装置隔离膜，并实施离子注入以形成共源极线。 
如在示例性图1和图2A中举例说明的，装置隔离膜12可以在半导体衬底11之上和/或上方的装置隔离区域处形成。沟槽氧化膜13和第一多晶硅膜14可以依次形成在整个结构之上和/或上方，然后利用浮置栅极掩模通过光刻工艺和蚀刻工艺进行图样化，从而形成浮置栅极。 
然后，介质膜15、第二多晶硅膜16、硅化钨膜17、以及氧化膜18可以依次形成在整个结构之上和/或上方，接着利用控制栅极掩模通过光刻工艺和蚀刻工艺进行图样化，从而形成控制栅极。因此，可以形成其中层叠有浮置栅极和控制栅极的叠层栅极结构20。然后感光膜19可以形成在整个结构的上方，接着利用自对准源极掩模通过曝光工艺和显影工艺进行图样化，以使源极部分被暴露。 
如在示例性图1和图2B中举例说明的，然后可以通过自对准源极(SAS)蚀刻工艺移除在源极线部分处的暴露的装置隔离膜12，从而暴露在源极线部分的半导体衬底11。在完成自对准源极蚀刻工艺之后，可以实施固化工艺。可以利用图样化感光膜19作为离子注入掩模而实施单元(cell)源极离子注入工艺。然后，杂质离子可以注入到在源极线部分的半导体衬底11中，从而形成共源极线21。 
如在示例性图1和图2C中举例说明的，然后可以暴露整个存储单元阵列并且实施杂质离子注入工艺，从而形成漏极区域22。 
如在示例性图1和图2D中举例说明的，然后可以在整个结构之上和/或上方形成绝缘膜，然后实施整个表面蚀刻工艺，从而在叠层栅极结构20的每一个侧壁上形成隔离件23。 
在这样的结构中，由于多个单元连接于单个源极线，即，使用了共源极线，所以源极电阻可能很大。因此，单元电流(cell current)特性可能被劣化。 
发明内容
多种实施方式涉及一种半导体装置以及一种制造该半导体存储装置的方法，由于用于高度集成的自对准源极工艺，所以它可减小高源极电阻，从而改善单元电流特性。 
多种实施方式涉及一种制造半导体存储装置的方法，它通过在共源极线上实施自对准硅化物(自对准多晶硅化物，salicide)处理而可减小电阻，从而改善单元电流特性。 
多种实施方式涉及一种制造半导体存储装置的方法，它可以包括以下步骤的至少一个：形成叠层栅极结构，其中包括浮置栅极和控制栅极、在半导体衬底之上和/或上方的共源极线和漏极区域；然后在该叠层栅极结构、共源极线和漏极区域之上和/或上方形成绝缘膜，并且减小在叠层栅极结构的朝向共源极线的侧壁处形成的绝缘膜的厚度；然后蚀刻该绝缘膜以暴露共源极线和漏极区域，并且在叠层栅极结构的侧壁上形成隔离件；然后在暴露的共源极线的表面之上和/或上方形成硅化物层。 
感光膜可以形成在叠层栅极结构、共源极线和漏极区域之上和/或上方，然后图样化以暴露共源极线的上部区域。通过图样化感光膜而暴露的绝缘膜可被部分地蚀刻。当减小在叠层栅极结构的朝向共源极线的侧壁之上和/或上方形成的绝缘膜的厚度时，可实施整个表面蚀刻工艺以使朝向漏极区域的隔离件变得比朝向共源极线的隔离件更宽。 
自对准硅化物(自对准多晶硅化物)保护膜可形成在整个结构(不包括共源极线的上部区域)之上和/或上方，并且可以在暴露的共源极线之上和/或上方实施自对准多晶硅化物工艺以形成硅化物层。感光膜可形成在整个结构之上和/或上方，其中形成有隔离件，然后图样化以暴露整个区域(不包括共源极线的上部区域)。自对准多晶硅化物保护膜可形成在通过图样化的感光膜而暴露的区域中。硅化物层可这样形成：通过分别以 
Figure S2008100976579D00031
和 的厚度依次层叠钴、钛和氮化钛，以及通过使用快速加温退火设备在氮气(N2)氛围下、在440～520℃实施退火50～70秒钟。 
多种实施方式涉及一种半导体存储装置，其可包括以下中的至少一个：叠层栅极结构，其中包括浮置栅极和控制栅极、形成在半导体衬底之上和/或上方的共源极线和漏极区域；形成在该叠层栅极 结构的侧壁之上和/或上方的隔离件；以及形成在共源极线的表面之上和/或上方的硅化物层。 
附图说明
示例性图1～图2举例说明了一种半导体存储单元阵列和一种制造半导体存储装置的方法。 
示例性图3A～图3G举例说明了依照多种实施方式的一种制造半导体存储装置的方法。 
具体实施方式
如在示例性图3A中举例说明的，装置隔离膜可形成在半导体衬底101的装置隔离区域中。沟槽氧化膜103和第一多晶硅膜104然后可依次形成在整个结构之上和/或上方，接着利用浮置栅极掩模通过光刻工艺和蚀刻工艺图样化，从而形成浮置栅极。介质膜105、第二多晶硅膜106、硅化钨膜107和氧化膜108然后可依次形成在整个结构之上和/或上方，接着利用控制栅极掩模通过光刻工艺和蚀刻工艺图样化，从而形成控制栅极。以这种方式，可形成包括层叠有浮置栅极和控制栅极的叠层栅极结构。感光膜109然后可形成在整个结构之上和/或上方，接着利用自对准源极掩模通过曝光工艺和显影工艺图样化以便暴露衬底101中的源极线区域。 
如在示例性图3B中举例说明的，然后可实施自对准源极蚀刻工艺以移除在源极线区域处的暴露的装置隔离膜(暴露在源极线区域处的半导体衬底101)。在完成自对准源极蚀刻工艺之后，实施固化工艺。然后可利用图样化的感光膜109作为离子注入掩模而实施单元离子注入工艺，并且杂质离子注入到在源极线区域处的半导体衬底101中，从而形成共源极线110。 
如在示例性图3C中举例说明的，然后可暴露整个单元阵列并实施杂质离子注入工艺，从而形成在衬底101中的漏极区域111。 
如在示例性图3D中举例说明的，为了在叠层栅极结构的侧壁之上和/或上方形成隔离件，然后绝缘膜112可形成在整个结构之上和/或上方。代替在形成绝缘膜112之后立即实施表面蚀刻工艺，依照多种实施方式，整个表面蚀刻工艺不是在形成绝缘膜112之后立即实施。 
如在示例性图3E中举例说明的，然后感光膜可形成在整个结构之上和/或上方，接着图样化以暴露共源极线110的上部区域。通过图样化的感光膜所暴露的绝缘膜112然后可部分地被蚀刻以减小在叠层栅极结构侧壁上的绝缘膜112的厚度。意思是，共源极线110的上部区域被暴露处的宽度(下文称为“暴露宽度”)增加(W1＜W2)。增加暴露宽度使得能够更好地实施随后的自对准硅化物(自对准多晶硅化物)工艺。意思是，随着半导体存储装置变得高度集成和更薄，则由于共源极线110上部区域的较窄暴露宽度而很难更好地实施随后的自对准多晶硅化物工艺。 
如在示例性图3F中举例说明的，然后可实施整个表面蚀刻工艺以在叠层栅极结构的侧壁上形成隔离件112。依照各种实施方式，在叠层栅极结构的两个侧壁上的隔离件112可具有不同的厚度。实际上，邻近漏极111的隔离件比邻近共源极线110的隔离件更宽。 
如在示例性图3G中举例说明的，然后感光膜可形成在整个表面之上和/或上方，接着图样化以暴露不包括共源极线110的上部区域的区域。诸如TEOS膜的自对准多晶硅化物保护膜然后可形成在通过图样化的感光膜而暴露的区域中。在移除在共源极线110的上部区域之上和/或上方的感光膜之后，可实施自对准多晶硅化物工艺以在共源极线110的表面之上和/或上方形成硅化物层113。硅化物 层113可这样形成：通过依次层叠厚度为 
Figure S2008100976579D00061
的第一金属层如钴(Co)、厚度为 
Figure S2008100976579D00062
的第二金属层如钛(Ti)、和厚度为 
Figure S2008100976579D00063
的第三金属层如氮化钛(TiN)，以及在氮气(N2)氛围下在440～520℃实施退火工艺50～70秒钟。可替换地，硅化物层可如下形成：通过依次层叠厚度为 
Figure S2008100976579D00064
的钴(Co)、厚度为 
Figure S2008100976579D00065
的钛(Ti)和厚度为 
Figure S2008100976579D00066
的氮化钛(TiN)，以及在480℃实施退火工艺60秒钟。以这种方式，硅化物层113可形成在共源极线110之上和/或上方以减小共源极线110的表面电阻和接触电阻。之后，可移除自对准多晶硅化物保护膜。 
如上所述，依照多种实施方式，可在半导体存储装置的共源极线上实施自对准多晶硅化物处理以减小表面电阻和接触电阻。作为结果，单元电流特性可得到改善。因此，芯片尺寸可减小并且每个晶片上的芯片可增加，从而实现高产率。另外，在半导体存储装置高度集成和更薄时可以克服闪存单元(flash cell)结构上的限制。 
尽管已经参照许多示例性实施方式描述了多种实施方式，但是应当理解，本领域技术人员在本披露内容的原理的精神和范围内可作出许多其他更改和实施方式。更具体地，在本披露内容、附图和所附权利要求的范围内，在组成部件(部分)和/或对象组合安排的布置上可以有不同的变形和更改。除了在组成部件(部分)和/或安排上的变形和更改之外，可替换的应用对于本领域技术人员来说也是明显的。 

Claims (18)

1.一种制造半导体存储装置的方法，包括：
在半导体衬底上形成包括浮置栅极和控制栅极的叠层栅极结构；接着
在所述半导体衬底中形成共源极线和漏极区域；接着
在包括所述叠层栅极结构、所述共源极线和所述漏极区域的所述半导体衬底上形成绝缘膜；
在所述叠层栅极结构、所述共源极线和所述漏极区域上形成感光膜；
图样化所述感光膜以暴露所述共源极线的上部区域；
部分地蚀刻通过图样化所述感光膜所暴露的所述绝缘膜，并从而减小在所述叠层栅极结构的邻近所述共源极线的侧壁处形成的所述绝缘膜的厚度；接着
通过蚀刻所述绝缘膜而在所述叠层栅极结构的两个侧壁上形成一对隔离件以暴露所述共源极线和所述漏极区域；接着
在暴露的所述共源极线的表面上形成硅化物层；
其中，形成所述一对隔离件包括：
实施表面蚀刻工艺以使邻近所述漏极区域的所述一对隔离件中的一个比邻近所述共源极线的所述一对隔离件中的另一个更宽。
2.根据权利要求1所述的方法，其中，形成所述硅化物层包括：
在所述半导体衬底的不包括所述共源极线的上部区域的整个表面上形成自对准多晶硅化物保护膜；接着
在暴露的所述共源极线上实施自对准硅化物工艺以形成所述硅化物层。
3.根据权利要求2所述的方法，其中，形成所述自对准多晶硅化物保护膜包括：
在所述半导体衬底的整个表面上形成感光膜；接着
图样化所述感光膜以暴露所述半导体衬底的不包括所述共源极线的上部区域的整个表面；接着
在通过图样化所述感光膜而暴露的所述区域中形成所述自对准多晶硅化物保护膜。
4.根据权利要求1所述的方法，其中，形成所述硅化物层包括依次层叠厚度为140～160
Figure FSB00000239806200021
的钴、厚度为180～220
Figure FSB00000239806200022
的钛和厚度为200～240
Figure FSB00000239806200023
的氮化钛。
5.根据权利要求4所述的方法，其中，形成所述硅化物层进一步包括在氮气(N2)氛下在440～520℃实施快速加温退火工艺50～70秒钟。
6.根据权利要求2所述的方法，其中，形成所述硅化物层包括依次层叠厚度为140～160
Figure FSB00000239806200024
的钴、厚度为180～220
Figure FSB00000239806200025
的钛和厚度为200～240
Figure FSB00000239806200026
的氮化钛。
7.根据权利要求6所述的方法，其中，形成所述硅化物层进一步包括在氮气(N2)氛下在440～520℃实施快速加温退火工艺50～70秒钟。
8.一种半导体存储装置，包括：
叠层栅极结构，包括形成在其中形成有共源极线和漏极区域的半导体衬底上的浮置栅极和控制栅极；
一对隔离件，形成在所述叠层栅极结构的两个侧壁上；以及
硅化物层，形成所述共源极线的表面上；
其中，邻近所述漏极区域的所述一对隔离件中的一个比邻近所述共源极线的所述一对隔离件中的另一个更宽。
9.根据权利要求8所述的半导体存储装置，其中，所述硅化物层包括厚度为140～160的钴层、厚度为180～220
Figure FSB00000239806200032
的钛层和厚度为200～240
Figure FSB00000239806200033
的氮化钛层。
10.一种形成半导体装置的方法，包括：
形成叠层栅极结构，包括浮置栅极和控制栅极；接着
在半导体衬底中形成共源极线和漏极区域；接着
在所述叠层栅极结构的侧壁上，形成邻近所述共源极线的具有第一宽度的第一隔离件和邻近所述漏极区域的具有第二宽度的第二隔离件，其中所述第二宽度大于所述第一宽度；接着
形成直接在所述共源极线上并接触所述共源极线的硅化物层。
11.根据权利要求10所述的方法，其中，形成所述第一隔离件和第二隔离件包括：
在包括所述叠层栅极整体、所述共源极线和所述漏极区域的所述半导体衬底上形成绝缘膜；接着
在所述绝缘膜上形成感光膜并图样化所述感光膜以暴露形成在所述叠层栅极结构的邻近所述共源极线的侧壁上的所述绝缘膜的一部分；接着
实施部分地蚀刻形成在所述侧壁上的所述绝缘膜的所述暴露部分的第一蚀刻工艺；接着
实施第二蚀刻工艺以形成所述第一隔离件和第二隔离件。
12.根据权利要求10所述的方法，其中，所述硅化物层也接触所述第一隔离件。
13.根据权利要求10所述的方法，其中，形成硅化物层包括：
在所述共源极线上依次形成第一金属层、第二金属层和第三金属层；接着
在N2气氛下在440～520℃实施退火工艺50～70秒钟。
14.根据权利要求13所述的方法，其中，所述第一金属层以140～160
Figure FSB00000239806200041
的厚度形成，所述第二金属层以180～220的厚度形成，以及所述第三金属层以200～240
Figure FSB00000239806200043
的厚度形成。
15.根据权利要求14所述的方法，其中，所述第一金属层包括钴，
所述第二金属包括钛，以及所述第三金属包括氮化钛。
16.根据权利要求10所述的方法，其中，形成硅化物层包括：
在所述共源极线上依次形成第一金属层、第二金属层和第三金属层；接着
在N2气氛下在480℃实施快速加温退火工艺60秒钟。
17.根据权利要求16所述的方法，其中，所述第一金属层以150的厚度形成，所述第二金属层以200
Figure FSB00000239806200052
的厚度形成，以及所述第三金属层以220
Figure FSB00000239806200053
的厚度形成。
18.根据权利要求17所述的方法，其中，所述第一金属层包括钴，
所述第二金属包括钛，以及所述第三金属包括氮化钛。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101465161A (zh) * 2008-12-30 2009-06-24 上海宏力半导体制造有限公司 共享字线的分栅式闪存
KR20100080240A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자 및 그 제조 방법
CN101673714A (zh) * 2009-08-21 2010-03-17 上海宏力半导体制造有限公司 闪存单元制造工艺
CN102034757B (zh) * 2009-09-28 2013-06-12 中芯国际集成电路制造(上海)有限公司 用于制造包含公共源极晶体管的半导体器件的方法
CN102222645B (zh) * 2010-04-15 2015-07-08 联华电子股份有限公司 制作快闪存储器元件的方法
CN102789968B (zh) * 2011-05-20 2015-06-17 中芯国际集成电路制造(北京)有限公司 在半导体制造工艺中形成硬掩模的方法
CN110729232B (zh) * 2018-07-17 2022-03-04 中芯国际集成电路制造(上海)有限公司 半导体器件、其制作方法及电子设备

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5021354A (en) * 1989-12-04 1991-06-04 Motorola, Inc. Process for manufacturing a semiconductor device
US6744089B2 (en) * 2002-09-09 2004-06-01 Intelligent Sources Development Corp. Self-aligned lateral-transistor DRAM cell structure
US6765260B1 (en) * 2003-03-11 2004-07-20 Powerchip Semiconductor Corp. Flash memory with self-aligned split gate and methods for fabricating and for operating the same
KR20050069597A (ko) * 2003-12-31 2005-07-05 동부아남반도체 주식회사 플래시 메모리 셀 및 그의 제조 방법
US7186607B2 (en) * 2005-02-18 2007-03-06 Infineon Technologies Ag Charge-trapping memory device and method for production
KR20070049731A (ko) * 2005-11-09 2007-05-14 동부일렉트로닉스 주식회사 플래시 메모리 및 그 제조방법

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