KR20000060688A - 이중 캡핑막을 이용한 반도체 장치의 실리사이드막 형성 방법 - Google Patents
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Abstract
본 발명은 금속 실리사이드막 형성에 관한 것으로서, 이중의 캡핑막을 사용함으로써 코발트 실리사이드막의 균일도를 향상시킬 수 있다. 캡핑막으로 코발트막 상에 티타늄막 및 티타늄 질화막이 인시추(insitu)로 증착된다. 열처리들 통해 선택된 부분에서만 실리사이드화가 일어나 금속 실리사이드막이 균일하게 형성된다.
Description
본 발명은 실리사이드막 형성 방법에 관한 것으로서, 좀 더 구체적으로는 티타늄/티타늄 질화막의 이중 캡핑막을 이용한 금속 실리사이드막 형성 방법에 관한 것이다.
반도체 소자의 제조 기술이 점차 고집적화 되고 또한 빠른 속도가 요구되어짐에 따라 새로운 반도체 제조 기술이 활발히 연구되어 지고 있다. 최근에는 특히 빠른 소자 동작 속도를 위해서 트랜지스터가 턴온(turn on)될 때 전자의 이동 경로를 최소한으로 줄이는 것이 요구되어지는 데 이를 위해 게이트 폭을 줄이는 방법과 트랜지스터의 게이트와 배선과의 콘택 저항을 최소한으로 줄이는 방법이 사용되어 지고 있다.
한편, 최근에 게이트 사이의 접합부(junction)와 게이트를 금속으로 캡핑(capping)하여 빠른 전자의 이동과 콘택 저항을 줄이는 후자의 방법이 각광을 받고 있다. 이러한 공정을 살리사이드 공정(salicide process-실리사이드막을 자기정렬적 방법으로 형성하는 공정)이라고 한다.
살리사이드 공정은 선택적으로 소자의 게이트와 접합부를 캡핑 시키는 방법으로 티타늄, 코발트, 몰리브덴 등과 같은 금속을 증착한 후, 1 차 급속 열처리 공정(rapid thermal anneal:RTA)을 수행하여 선택적으로 노출된 실리콘과 상기 금속과의 반응을 통한 상변화(phase transition)를 이용하여 실리사이드화 시키고, 화학적 식각용액을 사용하여 실리사이드화 하지 않은 금속층을 선택적으로 제거한 다음 제 2 열처리 공정을 수행하여 신뢰성 있는 금속 실리사이드막을 형성한다.
살리사이드 공정에 사용되는 금속으로 코발트가 바람직하게 사용되는데, 이는 낮은 고유 저항(resitivity)과 얕은 접합부 형성과 낮은 온도에서의 공정이 가능하기 때문이다. 통상적으로 코발트를 증착할 때에는 게이트, 소스/드레인을 포함하는 트랜지스터 형성, 자연 산화막 제거를 위한 RF식각, 코발트 증착, 캡핑 티타늄 질화막을 인시추로 진행하는데, 캡핑 티타늄 질화막은 콜리메이터(collimator)를 사용하여 약 100Å정도의 적은 양을 증착하는 데, 증착 목적은 코발트가 살리사이드화 되는 속도 및 양을 완화시켜서 소스/드레인 영역 및 게이트 상부에 균일한 코발트 실리사이드가 형성될 수 있도록 도와주는 역할을 하는 것으로 알려져 있다. 즉, 실리사이드화 되는 양이 너무 많으면 접합부 영역에서 누설(leakage)을 유발할 수 있기 때문에 적당한 두께의 코발트 실리사이드막 형성을 조절한다.
최근 반도체 장치가 고집적화 됨에 따라 반도체 소자간 거리는 점점 작아지고 있으며, 반도체 집적회로 구성 요소의 하나인 트랜지스터는 얕은 접합을 필요로 한다. 동일한 칩내에서 지역에 따라 가지고 있는 마진이 달라서 생성되는 코발트 실리사이드의 양 및 균일도는 달라진다. 특히 마진이 없는 지역의 에지 부위에서는 살리사이드화가 잘 이루어지지 않는다. 이는 자연산화막을 제거하기 위한 RF 식각시 재스퍼터(resputter)된 산소 때문에 더욱더 실리사이드화가 잘 이루어지지 않는다.
따라서 실리사이드 마진이 작은 지역의 에지 부분에서 실리사이드화 반응을 향상시켜 균일한 금속 실리사이드막을 형성할 수 있는 새로운 방법이 필요로 된다.
본 발명은 상술한 바와 같은 견지에서 제안된 것으로서, 티타늄막/티타늄 질화막의 이중 캡핑막을 사용함으로써 자연산화막 식각시 리스퍼터된 산소를 티타늄막을 이용하여 환원시켜 실리사이드 마진이 작은 영역의 에지 부분에서 실리사이드화를 향상시키는 한편 티타늄 질화막을 이용하여 균일한 실리사이드막을 형성하는 방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 실리콘 기판 상에 형성된 트랜지스터를 개략적으로 나타내는 단면도;
도 2는 도 1에 후속 하는 공정단계로 트랜지스터 및 실리콘 기판 상에 코발트막이 형성된 실리콘 기판을 개략적으로 나타내는 단면도;
도 3은 도 2에 후속 하는 공정단계로 코발트막 상에 캡핑막으로 티타늄막/티타늄 질화막이 형성된 실리콘 기판을 개략적으로 나타내는 단면도;
도 4는 도3에 후속 하는 공정단계로 제 1 열처리가 수행되어 코발트 실리사이드막이 형성된 실리콘 기판을 개략적으로 나타내는 단면도;
도 5는 도 4에 후속 하는 공정단계로 황산 스트립 및 제 2 열처리가 수행되어 원하는 부분에만 안정적인 코발트 실리사이드막이 형성된 실리콘 기판을 개략적으로 나타내는 단면도; 그리고
도 6은 티타늄 질화막 캡핑에서 질소 가스 양에 따른 SIMS 프로파일을 개략적으로 나타내는 그래프이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 소자격리막
104 : 게이트 산화막 106 : 폴리실리콘 게이트
108 : 소스/드레인 영역 110 : 게이트 스페이서
112 : 코발트막 114 : 티타늄막
116 : 티타늄 질화막 118 : 코발트 실리사이드막(CoSi)
120 : 반응하지 않은 금속막 122 : 코발트 실리사이드막(CoSi2)
(구성)
본 발명의 실리사이드막 형성 방법에 의하면, 티타늄막 및 티타늄 질화막의 이중 캡핑막이 티타늄막 상에 형성되고 열처리를 통해 코발트 실리사이드막이 균일하게 형성한다. 티타늄막은 반응성이 매우 커 실리사이드 마진이 작은 지역의 에지 부분에서 자연 산화막 제거를 위한 RF 식각시 재스퍼터된 산소와 반응하여 산소를 재거함으로서 실리사이드화 반응을 향상시킨다. 한편, 티타늄 질화막은 코발트가 실리사이드화 되는 속도 및 양을 완화시켜 균일하게 코발트 실리사이드막이 형성되도록 한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 코발트 실리사이드막 형성 방법은, 소스/드레인 및 게이트를 포함하는 트랜지스터가 형성된 실리콘 반도체 기판 상에 코발트막이 통상적인 스퍼터 방법으로 약 160Å정도 증착되고 캡핑막으로 티타늄막 및 티타늄 질화막이 인시추로 각각 약 50Å 100Å정도 증착된다. 텅스텐 실리사이드막 형성을 위한 제 1 열처리 공정이 수행되고, 실리콘 반도체 기판과 직접적으로 접촉하는 텅스텐막이 반응하여 실리사이드막이 형성된다. 화학적 습식 식각 용액이 사용되어 살리사이드화 반응에 기여하지 않은 텅스텐막, 티타늄막, 티타늄 질화막 등의 금속막이 선택적으로 제거된다. 안정적인 낮은 고유저항을 가지는 텅스텐 실리사이드를 형성하기 위해 제 2 열처리가 수행된다.
(작용)
본 발명의 실시예에 따른 티타늄/티타늄 질화막의 이중 캡핑막을 이용한 텅스텐 실리사이드막 형성 방법에 의하면, 티타늄막은 열처리 공정에서 코발트막 내부로 확산되어 노출된 실리콘 기판에 도달하여 RF 식각시 재스퍼터된 산소와 반응한다. 실리사이드 마진이 작은 부분 특히 에지 부분의 산소와 반응하여 이를 제거함으로서 실리사이드화를 향상시킨다. 티타늄 질화막은 코발트막을 캡핑하여 실리콘이 코발트막 상부로의 이동을 억제함으로서, 실리사이드화 반응의 양 및 속도를 완화하여 균일한 실리사이드막 형성을 가능하게 한다.
이하, 도 1 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다. 도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 장치의 코발트 실리사이드 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다. 도 1은 이미 본 발명의 실시예에 따라 여러 공정 단계가 수행된 반도체 웨이퍼의 일부분을 개략적으로 나타내는 단면도이다. 먼저 반도체 웨이퍼가 준비된다. 반도체 웨이퍼는 통상적으로 실리콘으로 만들어진 웨이퍼를 사용한다. 실리콘 기판(100) 상에 소자분리영역(102)이 형성되어 활성영역을 다른 활성영역과 전기적으로 격리시킨다. 상기 소자분리영역(102)은 본 실시예에서는 국부적 실리콘 산화법(LOCal Oxidation of Silicon: LOCOS)에 의해 형성되었지만 다른 방법 예를 들면 트렌치 격리법등에 의해서도 형성이 가능하다. 도 1에서는 설명의 간략화를 위해 단지 하나의 활성영역이 도시되어져 있다. 게이트 산화막(104) 및 게이트 전극형성을 위한 도전막 예를 들면 폴리실리콘막(106)이 상기 활성영역 상에 형성된다. 사진.식각공정을 통해 상기 폴리실리콘막 및 게이트 산화막이 식각되어 게이트 패턴이 형성된다. 소스/드레인 영역(108)이 통상적인 이온주입 공정으로 형성된다. 다음 게이트 스페이서(110)가 상기 게이트 패턴의 측벽에 통상적인 방법으로 형성된다. 여기서 상기 소스/드레인 영역(108)은 상기 게이트 패턴 형성후 낮은 농도의 이온을 주입하고 나서 상기 게이트 스페이서(110) 형성 후에 높은 농도의 이온을 주입하여 완성될 수 있다(LDD 구조). 고집적 반도체 소자에서는 상기 소스/드레인 영역(108)이 얕기 때문에, 면저항(sheet resistance)을 낮추기 위해 실리사이드가 형성된다. 또한 소스/드레인 이온주입이 끝난 후 낮은 고유저항을 갖도록 상기 게이트에 대해서도 이온주입이 수행될 수 있다.
다음 공정은 금속 실리사이드 형성을 위한 초기 단계로서 먼저 실리콘 기판(100) 상에 형성된 자연산화막을 제거하는 공정이다. 자연산화막은 잘 알려진 바와 같이 실리사이드화를 억제한다. 자연산화막의 제거는 예를 들면 아르곤 가스를 이용한 RF 식각에 의한다.
다음 도 2를 참조하면 실리사이드막 형성에 사용되는 금속막 예를 들면 코발트막(112)이 상기 실리콘 기판(100) 전체에 증착된다. 본 실시예에 있어서는 약 160Å 정도로 통상적인 스퍼터링 법(sputtering technique)에 텅스텐을 타겟으로 하여 증착된다.
동일한 반응 챔버 내에서 상기 코발트막(112) 상에 본 발명의 특징중 하나인 캡핑막으로서 티타늄막/티타늄 질화막의 이중막이 도 3에 나타난 바와 같이 증착된다. 티타늄막(114)은 약 50Å 정도로 증착되고 티타늄 질화막(116)은 약 100Å 정도로 증착된다. 티타늄막(114)은 티타늄을 타겟으로 하여 아르곤 가스를 사용하여 증착하고, 티타늄 질화막(116)은 티타늄을 타겟으로 하여 아르곤 가스 및 질소 가스를 사용하여 증착한다. 여기서 질소 가스를 감소하여 통상적인 티타늄 질화막에 비해 티타늄이 풍부한 티타늄 리치 티타늄 질화막을 형성한다. 구체적으로 상기 아르곤 가스는 약 25sccm 이고 상기 질소 가스는 약 30sccm 이다.
도 4를 참조하면, 다음 공정으로 실리사이드막 형성을 위한 제 1 열처리 공정이 진행된다. 열처리 동안 상기 티타늄막(114)의 티타늄은 상기 코발트막(112) 내로 확산하여 상기 자연산화막 제거를 위한 RF 식각시 리스퍼터(resputter) 산소를 화원시켜 제거함으로써 실리사이드화 반응을 향상시킨다. 특히 반도체 소자의 고집적화에 따른 실리사이드 마진이 없는 부분의 에지 부분에서 주로 큰 효과를 나타낸다. 상기 티타늄 질화막은 실리사이드막의 과잉성장을 억제하여 접합부 영역에서의 누설을 방지하며 균일한 코발트 실리사이드막의 형성을 가능케 한다. 한편, 상기 코발트막(112)의 코발트는 열처리 동안 노출된 실리콘 기판의 실리콘과 반응하여 그 경계면에, 즉, 상기 소스/드레인 영역 및 게이트 상부에 코발트 실리사이드(CoSi, 118)막을 형성한다. 여기서 실리콘의 소비(consumption) 속도는 약 1:1, 즉, 생성되는 실리사이드의 두께가 소비된 실리콘의 깊이와 거의 동일하다. 그리고 코발트의 소비 속도는 약 3:1, 즉, 생성되는 실리사이드의 두께는 소비되는 코발트막 두께의 약 3배이다.
도 5를 참조하면, 실리사이드화 반응에 참여하지 않은(즉 소비되지 않은) 막들(120)인 코발트막, 티타늄막 그리고 티타늄 질화막이 선택적으로 식각 용액에 의해 제거된다. 식각 용액은 예를 들면 황산, 수산화 암모늄 등을 포함한다. 다음 제 2 열처리 공정이 수행되어 상기 코발트 실리사이드막(CoSi)을 안정적인, 낮은 고유저항을 가지는 코발트 실리사이드막(CoSi2, 122)이 형성된다.
후속 공정으로 도시되지 않았지만, 통상적인 방법으로 산화막이 상기 결과물 전체에 증착되고 사진 식각공정을 통해 콘택이 형성된다. 다음 배선공정이 진행된다.
상술한 바와 같이, 본 발명은 코발트막 상에 티타늄막/티타늄 질화막의 이중 캡핑막을 증착한다. 티타늄막은 특히 실리사이드 마진이 작은 부분에서의 산소를 제거하여 실리사이드 반응을 향상시키며, 티타늄 질화막은 실리사이드의 과잉 성장을 억제한다.
실리사이드화 되는 양이 많으면 접합부 지역의 누설을 야기할 수 있으므로 적당한 두께의 실리사이드막 형성이 필요한데 이를 위해 적당한 실리사이드막이 형성될 수 있는 조건을 확보하는 것이 중요하다.
이를 알아보기 위해 배어 웨이퍼(bare wafer)에 코발트를 증착한 후 티타늄 질화막 증착 조건을 달리하여 상술한 방법으로 코발트 실리사이드막을 형성 한 후 티타늄의 깊이 프로파일(depth profile)을 SIMS분석을 통해 확인해 보았다. 분석 결과가 도 6에 나타나 있다. 도 6을 참조하면 실험의 모든 조건에서 티타늄이 코발트 내부로 확산되어 들어가는 것을 확인할 수 있으며, 질소 가스가 30sccm 이상에서는 크게 유의차가 없음을 알 수 있다.
또한 티타늄 질화막 증착시 질소 가스의 양에 따른 고유저항과 균일도를 평가한 데이터가 아래의 표 1에 나타나 있다.
표 1
| no | 캡핑막 스플릿(Ar:N2) | Co증착 | 제1열처리 | 황상 스트립 | 제2열처리 |
| 1 | TiN 100(25:0) | 7.18(3.5%) | 29.4(2.895) | 78.3(2.45%) | 3.59(3.08%) |
| 2 | TiN 100(25:10) | 8.18(3.87%) | 33(1.65%) | 82.6(1.65%) | 4(2.53%) |
| 3 | TiN 100(25:30) | 9.5(3.75%) | 48.1(1.9%) | 72.1(2.17%) | 3.14(2.29%) |
| 4 | TiN 100(25:50) | 10.7(4.51%) | 53.7(2.55%) | 75.3(2.21%) | 3.26(2.59) |
| 5 | TiN 100(25:85) | 11.43(5.1%) | 57.3(3.05%) | 76.6(2.27%) | 3.33(2.88%) |
| 6 | TiN 100(25:85) | 11.51(3.7%) | 59.9(1.95) | 76.2(1.85) | 3.2(2.46) |
표 1에 나타난 바와 같이 티타늄 질화막 증착시 질소 가스를 약 30sccm으로 하면 제 2 열처리 후 생성되는 실리사이드막의 고유저항이 가장 낮고 균일도가 가장 우수함을 알 수 있다.
이상의 실험 결과를 종합해 보면, 종래의 티타늄 질화막 증착 조건(DCS, 질소 가스 85sccm)에서 티타늄/티타늄 질화막으로 두 단계 캡핑막 조건으로 변경할 경우 마진이 없는 지역에서 균일한 코발트 실리사이드막을 형성할 수 있음을 알 수 있다.
본발명에 의한 실리사이드 형성 방법에의하면, 이중의 캡핑막을 사용함으로써 코발트 실리사이드막의 균일도를 향상시킬 수 있으며 낮은 저항의 실리사이드막을 형성할 수 있는 효과가 있다.
Claims (3)
- 반도체 장치의 코발트 실리사이드 형성 방법에 있어서,실리콘 반도체 기판 상에 코발트막을 형성하는 단계와;상기 코발트막 상에 티타늄막 및 티타늄 질화막을 차례로 증착하는 단계와; 그리고노출된 상기 실리콘 반도체 기판 상에 코발트 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 코발트 실리사이드 형성 방법.
- 제 1 항에 있어서,상기 티타늄막 및 상기 티타늄 질화막이 인시추로 증착하는 것을 특징으로 하는 반도체 장치의 코발트 실리사이드 형성 방법.
- 제 1 또는 2 항에 있어서,상기 티타늄 질화막은 티타늄 구성 성분이 질화막보다 상대적으로 많은 티타늄 풍부 티타늄 질화막인 것을 특징으로 하는 반도체 장치의 코발트 실리사이드 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009224A KR100578119B1 (ko) | 1999-03-18 | 1999-03-18 | 이중 캡핑막을 이용한 반도체 장치의 실리사이드막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009224A KR100578119B1 (ko) | 1999-03-18 | 1999-03-18 | 이중 캡핑막을 이용한 반도체 장치의 실리사이드막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000060688A true KR20000060688A (ko) | 2000-10-16 |
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ID=19576965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100578119B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881502B1 (ko) * | 2006-12-27 | 2009-02-05 | 동부일렉트로닉스 주식회사 | 이중막 구조의 캡핑층을 이용한 샐리사이드 형성 방법 |
-
1999
- 1999-03-18 KR KR1019990009224A patent/KR100578119B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881502B1 (ko) * | 2006-12-27 | 2009-02-05 | 동부일렉트로닉스 주식회사 | 이중막 구조의 캡핑층을 이용한 샐리사이드 형성 방법 |
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| Publication number | Publication date |
|---|---|
| KR100578119B1 (ko) | 2006-05-10 |
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