KR20050029341A - 코발트 실리사이드막 형성 방법 및 반도체 장치의 제조방법. - Google Patents

코발트 실리사이드막 형성 방법 및 반도체 장치의 제조방법. Download PDF

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Abstract

코발트 전구체를 소오스로 사용하여 코발트막을 형성한 후 코발트 실리사이드막을 형성하는 방법이 개시되어 있다. 실리콘 기판 상에, Co2(CO)6(R1-C≡C-R 2)(R1은 H 또는 CH3을 포함하고, R2는 H, tBu, 페닐, 메틸 또는 에틸을 포함한다) 유형의 증기화된 코발트 전구체를 소오스 가스로 제공하여 코발트막을 형성한다. 상기 코발트막 상에 티타늄막을 형성한다. 이어서, 상기 실리콘 기판을 열처리하여 코발트 실리사이드를 형성한다. 상기 과정에 의해 낮은 시트 저항을 갖는 코발트 실리사이드막을 형성할 수 있다.

Description

코발트 실리사이드막 형성 방법 및 반도체 장치의 제조 방법.{METHOD FOR FORMING COBALT SILICIDE LAYER AND MANUFACTURING SEMICONDUCTOR DEVICE HAVING THE SAME}
본 발명은 코발트 실리사이드막을 형성하는 방법 및 이를 포함하는 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 증기화된 코발트 전구체를 소오스로 사용하여 코발트막을 형성한 후 열처리하여 코발트 실리사이드막을 형성하는 방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 고집적 반도체 장치가 요구되고 있다. 그러나, 상기와 같이 반도체 장치가 고집적화되면서 원하는 반도체 장치의 특성을 확보하기는 점점 더 어려워지고 있다. 예컨대, 반도체 장치에서 게이트 길이 및 소오스/드레인의 정션 깊이는 감소되고 있으며, 이는 게이트 및 소오스/드레인 영역의 저항을 증가시키는 요인이 된다. 상기와 같이 저항이 증가됨에 따라 반도체 장치는 고속으로 동작하기 어렵고, 전력 소비의 문제가 발생하게 된다.
상기와 같은 문제를 감소시키기 위해, 상기 게이트 및 소오스/드레인 영역 상에 금속과 실리콘의 화합물인 금속 실리사이드(silicide)막을 형성하는 방법이 널리 사용하고 있다. 상기 금속 실리사이드막은 예컨대, 텅스텐 실리사이드막, 티타늄 실리사이드막 또는 코발트 실리사이드막을 포함한다. 이 중에서 상기 코발트 실리사이드막은 특히 낮은 저항, 낮은 실리콘 소모 및 높은 열적, 화학적 안정성 때문에 최근의 고집적 반도체 장치에 적극적으로 사용되고 있다.
종래에는, 실리콘 기판 상에 물리 기상 증착(이하, PVD) 방법을 사용하여 코발트막을 증착한 다음 상기 실리콘 기판을 열처리하여 상기 코발트와 실리콘을 반응시켜 코발트 실리사이드막을 형성하였다. 상기 PVD방법은 코발트로 이루어지는 타겟을 스퍼터링하여 증착하기 때문에, 증착된 코발트막 내의 불순물 함량이 작다. 때문에, 순수한 코발트에 가까운 물질로 이루어지는 코발트막을 형성할 수 있다. 그리고, 상기 코발트막을 실리시데이션하여 형성되는 코발트 실리사이드막의 저항이 낮은 장점이 있다.
그러나, 상기 PVD공정은 그 공정 특성상 스텝커버러지가 매우 불량한 단점이 있다. 따라서, 미세하고 굴곡이 있는 패턴 상에 균일한 두께로 상기 코발트막을 형성하는 것이 매우 어렵다. 그런데, 상기 코발트막을 형성하여야 할 영역은 일반적으로 미세하고 굴곡이 있는 패턴이나 콘택홀의 표면이므로 상기 PVD공정을 적용하기 어렵다.
상기 코발트막의 두께가 균일하게 형성되지 않는 경우, 후속 공정에 의해 형성되는 코발트 실리사이드막의 두께도 불균일해지므로 기판상에 형성되는 각 반도체 장치의 동작 특성의 편차가 심화된다. 이로 인해, 반도체 장치의 신뢰성에 악영향을 준다.
따라서, 최근에는 스텝커버러지 특성이 양호한 코발트막의 형성 방법이 연구되고 있다. 예컨대, 상기 코발트막을 화학 기상 증착 방법(이하, CVD) 또는 원자층 적층 방법 (이하, ALD)에 의해 형성하는 방법이 제시되고 있다.
그런데, 상기 코발트막을 형성하기 위한 전구체는 코발트 뿐 아니라 탄소 또는 산소등을 포함하고 있기 때문에, 상기 CVD 또는 ALD기술에 의해 형성되는 코발트막은 일반적으로 PVD공정에 의해 형성되는 코발트막에 비해 물성적으로 순수하지 않고 다량의 불순물을 포함하고 있다. 상기 코발트막에 포함되어 있는 불순물 때문에 상기 코발트막의 저항이 높아서, 반도체 장치의 제조 공정에 사용하는 것은 적합치 않다.
또한, 상기 전구체에 포함되는 산소 및 CVD 반응 시에 생성되는 산소들은 하부의 실리콘막과 반응하여 상기 실리콘막을 산화시킨다. 따라서, 상기 실리콘막과 코발트막의 계면에는 계면 산화막이 형성된다. 상기 계면 산화막은 후속의 실리시데이션 공정 시에 상기 코발트와 실리콘과의 반응을 억제하기 때문에, 상기 실리시데이션 공정을 수행하더라도 상기 코발트와 실리콘이 반응하지 않아서 코발트 실리사이드가 거의 형성되지 않는 등의 문제가 있다.
따라서, 본 발명의 제1 목적은 스텝커버러지가 양호하고 계면 산화막의 생성이 최소화되는 코발트 실리사이드막 형성 방법을 제공하는데 있다.
본 발명의 제2 목적은 코발트 실리사이드막을 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명은,
i)실리콘 기판 상에, Co2(CO)6(R1-C≡C-R2)(R1은 H 또는 CH3을 포함하고, R2는 H, tBu, 페닐, 메틸 또는 에틸을 포함한다) 유형의 증기화된 코발트 전구체를 소오스 가스로 제공하여 코발트막을 형성하는 단계;
ii)상기 코발트막 상에 티타늄막을 형성하는 단계; 및
iii)상기 실리콘 기판을 열처리하여 실리콘과 코발트를 반응시켜 코발트 실리사이드를 형성한다.
상기한 제2 목적을 달성하기 위하여 본 발명은,
i)실리콘 기판 상에 게이트 산화막 패턴 및 폴리실리콘 패턴이 적층된 게이트를 형성하는 단계;
ii)상기 게이트의 측면에 질화막 스페이서를 형성하는 단계;
iii)상기 게이트 양측의 기판 아래로 소오스/드레인을 형성하는 단계;
iv)상기 기판상에 Co2(CO)6(R1-C≡C-R2)(R1은 H 또는 CH3을 포함하고, R2는 H, tBu, 페닐, 메틸 또는 에틸을 포함한다) 유형의 증기화된 코발트 전구체를 제공하여, 상기 실리콘 기판 표면에 자연적으로 형성되는 계면 산화막상에 코발트막을 형성하는 단계;
v)상기 코발트막 상에 티타늄막을 형성하는 단계; 및
vi)상기 실리콘 기판을 열처리하여, 상기 티타늄을 확산시켜 상기 계면 산화막을 환원하면서, 상기 소오스/드레인 표면 및 게이트 상부 표면에 코발트 실리사이드를 형성한다.
상기 코발트 전구체를 사용하여 코발트막을 형성하는 경우에는 불순물의 함량이 PVD 코발트막과 유사한 정도로 매우 낮다. 또한, 상기 코발트막 상에 캡핑막으로서 티타늄막을 형성하는 경우 상기 실리사이드를 위한 열처리시에 티타늄이 계면에 형성된 산화막까지 확산되어 상기 계면 산화막을 환원시킨다. 따라서, 상기 코발트막과 실리콘 기판의 반응이 잘 일어나게 되어 우수한 특성을 갖는 실리사이드막을 형성할 수 있다.
이하, 본 발명을 더욱 상세히 설명하고자 한다.
코발트 박막을 형성하기 위한 챔버 내에 실리콘 기판을 로딩한다. 상기 실리콘 기판에는 반도체 소자로 형성되기 위한 패턴들이 형성되어 있다. 상기 실리콘 기판에서 실리콘이 노출되어 있는 부위는 실리사이드막 형성 영역이 된다. 상기 실리사이드막 형성 영역은 예컨대, 노출된 실리콘 기판 표면 및 폴리실리콘 상부 표면을 포함한다.
상기 코발트 박막을 형성하기 위한 소오스인 코발트 전구체를 상기 챔버의 외부에서 버블링하여 증기화시킨다. 상기 코발트 전구체는 상온에서 액체 상태로 존재하고, 열적으로 안정한 것으로 사용한다. 상기 액체 형태의 코발트 전구체는 취급이 용이한 장점이 있다. 본 발명에서 사용할 수 있는 상기 코발트 전구체의 예로서는 Co2(CO)6:(HC≡CtBu), Co(MeCp)2, Co(CO)3(NO), Co(CO) 2Cp, CoCp2, Co2(CO)6:(HC≡CPh), Co2(CO)6:(HC≡CH), Co2(CO) 6:(HC≡CCH3), Co2(CO)6:(CH3C≡CCH3) 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 가장 바람직한 코발트 전구체는 디코발트 핵사카보닐 티부틸 아세틸렌 (Co2(CO)6:(HC≡CtBu), CCTBA)이다.
이어서, 상기 증가화된 코발트 전구체를 실리콘 기판이 로딩된 챔버 내에 제공한다. 이 때, 상기 증기화된 코발트 전구체를 챔버 내로 케리어하기 위한 케리어 가스로서 아르곤 가스를 제공한다. 상기와 같이, 증기화된 코발트 전구체를 챔버 내에 유입하면, 상기 실리콘 기판상에는 코발트막이 증착된다.
상기 증기화된 코발트 전구체를 유입할 시에 수소 가스들 함께 유입할 수 있다. 그리고, 상기 코발트 전구체를 유입하여 코발트막을 증착한 이 후에 수소 가스를 이용한 표면 플라즈마 처리를 더 수행할 수 있다. 상기 수소는 상기 코발트막 내에 포함되어 있는 탄소 또는 산소와 같은 불순물들과 반응하여 상기 불순물들을 아웃 개싱한다.
상기 코발트막은 상기 화학 기상 증착 방법 이외의 다른 방법으로 증착할 수 있다. 예컨대, 상기 코발트막은 원자층 적층 공정에 의해 증착할 수도 있다.
구체적으로, 상기 기판상에 증기화된 코발트 전구체를 제공하여 상기 코발트 전구체를 물리적, 화학적으로 흡착시킨다. 이어서, 상기 기판에 정화 가스를 제공한다. 그리고, 상기 기판상에 흡착된 코발트 전구체에서 물리적으로 흡착되어 있는 부분을 상기 기판으로부터 탈락시켜 상기 기판상에 코발트 원자층을 증착한다. 상기 설명한 과정들을 반복적으로 수행함으로서 원하는 두께의 코발트막을 형성할 수 있다.
상기 코발트막의 두께는 후속의 실리시데이션 공정에서 상기 코발트막 아래의 실리콘이 소모되는 두께를 고려하여 결정하여야 한다. 구체적으로, 상기 코발트막은 상기 실리콘 기판 아래에 형성되는 소오스/드레인 정션 깊이를 고려하여, 상기 실리시데이션 공정에 의해 형성되는 코발트 실리사이드막이 적어도 상기 소오스/드레인이 완전히 소모되지 않도록 소정 두께로 형성하여야 한다.
상기 코발트막을 형성하는 공정을 수행할 때 상기 노출된 실리콘 기판에는 자연적으로 계면 산화막이 형성된다. 상기 코발트막을 형성한 이 후에, 상기 막의 수직 프로파일을 확인한 결과 약 10Å 정도의 계면 산화막이 형성됨을 알 수 있었다.
상기 코발트막 상에 티타늄막을 형성한다. 상기 티타늄막은 화학 기상 증착 방법, 원자층 적층 방법 또는 물리 증착 방법에 의해 형성할 수 있다. 상기 티타늄막은 후속의 실리시데이션 공정 시에 상기 티타늄 원자들이 상기 코발트막을 통해 상기 계면 산화막까지 확산되어, 상기 계면 산화막을 환원시킨다. 따라서, 상기 계면 산화막은 그 특성이 변화되어 후속 공정 시에 실리시데이션 반응을 방해하지 않는다. 상기 티타늄막은 5Å이상의 두께로 형성하는 것이 바람직하다. 바람직하게는 상기 티타늄막은 10 내지 15Å의 두께로 형성한다. 상기 티타늄막은 후속 공정에 의해 제거되는 막이므로 지나치게 두꺼울 필요는 없으며, 계면 산화막을 환원시킬 수 있을 정도의 두께면 충분하다.
상기 티타늄막 상부면에 티타늄 질화막을 더 형성할 수도 있다. 이 때, 상기 티타늄 질화막은 100Å이상의 두께로 형성할 수 있다. 상기 티타늄 질화막 형성 공정은 선택적인 공정임을 알려둔다.
상기 티타늄막이 형성되어 있는 기판에 열을 가하여 코발트 실리사이드막을 형성한다. 이 때, 상기 열처리 온도는 300 내지 1000℃ 범위의 온도로 공정을 수행할 수 있다. 상기 열처리 공정은 퍼니스 방식 또는 RTP 방식으로 수행할 수 있다.
이어서, 상기 기판에 남아있는 티타늄막 및 미반응 코발트막을 제거한다.
상기 열처리 공정은 1회만 수행할 수도 있지만, 바람직하게는 2회 수행한다. 구체적으로, 상기 열처리 공정 및 티타늄막 제거 공정은 다음과 같은 순서로 진행하는 것이 바람직하다.
상기 티타늄막이 형성되어 있는 기판을 300 내지 600℃의 온도로 가열하여 제1 열처리한다. 상기 제1 열처리에 의해 상기 코발트 및 실리콘은 서로 반응하고 이에 따라 CoSi막이 생성된다.
상기 기판에 남아있는 티타늄막 및 미반응한 코발트막을 제거한다. 상기 코발트막은 습식 식각 공정에 의해 제거할 수 있다.
상기 티타늄막이 제거된 기판을 700 내지 1000℃의 온도로 가열하여 제2 열처리한다. 상기 제2 열처리에 의해 상기 CoSi막은 저항이 더욱 감소되고 안정적인 CoSi2 막으로 전이된다.
상기 과정을 수행하여, 스텝커버러지가 양호하면서 저저항을 갖는 코발트 실리사이드막을 형성할 수 있다.
실시예 1
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 실리콘 기판(10) 상에 통상의 소자 분리 공정을 수행하여 필드 영역 및 액티브 영역을 구분한다. 이어서, 상기 기판(10)상에 약 15Å의 두께로 실리콘 산화막을 형성하고, 폴리실리콘막을 형성한 후 이를 패터닝한다. 상기 공정에 의해, 게이트 산화막 패턴(12) 및 폴리실리콘막 패턴(14)이 적층된 게이트(16)를 형성한다.
이어서, 상기 게이트(16)가 형성된 기판에 불순물 이온을 주입하여 상기 게이트(16) 양측 기판 아래로 소오스/ 드레인(18)을 형성한다.
이어서, 상기 게이트(16) 양측면에 실리콘 질화물로 이루어지는 스페이서(20)를 형성한다.
도 1b를 참조하면, 상기 기판(10) 표면에 형성되어 있는 자연 산화막 및 파티클들을 제거하기 위해 상기 기판(10)을 습식 세정한다. 상기 습식 세정 공정은 HF희석액을 사용하여 수행할 수 있다.
이어서, 상기 기판(10), 스페이서(20) 및 게이트(16) 표면에 1000 내지 2000Å의 두께로 코발트 박막(22)을 형성한다. 상기 코발트 박막(22)은 CVD 방법으로 형성할 수 있다.
CVD 방법에 의해 코발트 박막을 형성하는 방법을 설명한다.
상기 코발트 박막(22)을 형성하기 위한 소오스인 코발트 전구체를 상기 챔버의 외부에서 버블링하여 증기화시킨다. 상기 코발트 전구체는 디코발트 핵사카보닐 티부틸 아세틸렌 (Co2(CO)6:(HC≡CtBu), CCTBA)을 사용할 수 있다.
상기 디코발트 핵사카보닐 티부틸 아세틸렌의 화학식은 다음과 같다.
상기 증가화된 코발트 전구체를 실리콘 기판(10)이 로딩된 챔버 내에 제공한다. 이 때, 상기 증기화된 코발트 전구체를 챔버 내로 케리어하기 위한 케리어 가스로서 아르곤 가스를 제공한다.
상기와 같이, 증기화된 코발트 전구체를 챔버 내에 유입하면, 상기 코발트 전구체에서 코발트와 결합하는 탄소 및 산소들의 결합이 끊어지면서 상기 기판, 스페이서 및 게이트 표면상에는 코발트막(22)이 증착된다.
상기 코발트막(22)의 두께는 후속의 실리시데이션 공정에서 상기 코발트막 (22)아래의 실리콘들이 소모되는 두께를 고려하여 결정하여야 한다. 구체적으로, 상기 코발트막(22)은 상기 실리콘 기판(10) 아래에 형성되는 소오스/드레인(18) 정션 깊이를 고려하여, 상기 실리시데이션 공정에 의해 형성되는 코발트 실리사이드막이 적어도 상기 소오스/드레인(18)을 완전히 소모시키지 않도록 소정 두께로 형성하여야 한다.
상기 코발트막(22)을 형성하는 공정을 수행할 때, 상기 노출된 실리콘 기판(10) 상에는 자연적으로 얇은 계면 산화막(24)이 형성된다.
도 1c를 참조하면, 상기 코발트막(22) 상에 5Å 이상의 두께로 티타늄막(26)을 형성한다. 바람직하게는, 상기 티타늄막(26)은 10 내지 20Å의 두께로 형성한다. 상기 티타늄막(26)은 CVD, ALD 또는 PVD 방법으로 증착시킬 수 있다.
도 1d를 참조하면, 상기 코발트막(22) 및 티타늄막(26)이 증착된 기판을 400 내지 500℃의 온도로 약 90초 정도 제1 열처리한다. 상기 제1 열처리 공정은 퍼니스에서 수행할 수 있다. 또는, 급속 열화 방식(RTP)으로 수행할 수도 있다.
상기 Co2Si 및 CoSi로의 상전이 온도는 400 내지 450℃로 알려져 있다. 또한, 상기 CoSi2 로의 상전이 온도는 600℃ 이상으로 알려져 있다. 따라서, 상기 제1 열처리를 수행하면, 상기 코발트와 실리콘이 서로 반응하여 Co2Si 또는 CoSi 막(32)이 형성된다. 구체적으로, 상기 코발트와 실리콘이 서로 접해있는 부위인 소오스/ 드레인 표면 및 게이트 상부 표면에 선택적으로 상기 Co2Si 또는 CoSi 막(32)이 형성된다.
상기 제1 열처리 공정 시에 상기 티타늄막(30)은 상기 코발트막(22)을 통과하여 상기 계면 산화막까지 확산된다. 따라서, 상기 계면 산화막은 상기 티타늄의 확산에 의해 환원되어 상기 계면 산화막이 상기 코발트와 실리콘의 반응을 방해하지 않게 된다.
도 1e를 참조하면, 상기 티타늄막(30) 및 미반응한 코발트막(22)을 습식 식각에 선택적으로 제거한다.
도 1f를 참조하면, 상기 기판을 800 내지 900℃의 온도로 약 30초 정도 제2 열처리한다. 상기 제2 열처리에 의해 상기 Co2Si 또는 CoSi막은 CoSi2막(32)으로 전이된다. 상기 CoSi2막(32)은 상기 기판 표면 상에도 형성되지만, 기판 표면을 소모하면서 기판 표면 아래로도 형성된다. 이 때, 상기 CoSi2막에서 상기 기판 표면 아래로 형성되는 두께는 상기 소오스/드레인의 정션 깊이보다 작게 되도록 형성하여, 상기 CoSi2막(32)은 소오스/드레인을 모두 소모시키지 않도록 한다.
상기 과정에 의해 게이트 상부 표면 및 소오스/드레인에 선택적으로 코발트 실리사이드를 형성할 수 있다. 이 때, 상기 코발트 실리사이드는 저저항을 가지므로 상기 게이트 전극 및 소오스/드레인 영역의 저항을 감소시킬 수 있다. 따라서, 반도체 장치의 성능을 향상시킬 수 있다.
실시예 2
이하에서 설명하는 실시예 2는 코발트막을 형성하는 방법을 제외하고는 실시예1 과 동일하다. 그러므로 중복되는 설명은 생략한다.
도 1a 및 도 1b를 참조하면, 기판 상에 게이트 절연막 패턴, 폴리실리콘 패턴이 적층된 게이트를 형성한다. 상기 게이트 양측의 기판 표면 아래로 소오스 및 드레인을 형성한다. 상기 게이트의 측면에는 실리콘 질화물로 이루어지는 스페이서를 형성한다.
이어서, 상기 기판 및 게이트 상에 ALD 방식으로 코발트막을 형성한다.
구체적으로, 코발트막을 형성하기 위한 코발트 전구체를 버블링하여 증기화시킨다. 상기 게이트가 형성되어 있는 기판으로 유기 금속 코발트 전구체를 유입한다. 상기 유기 금속 코발트 전구체를 상기 기판 상에 물리적, 화학적으로 흡착시킨다. 상기 기판으로 정화 가스를 유입한다. 이어서, 상기 유기 금속 코발트 전구체에서 상기 기판상에 물리적으로 흡착된 부분을 상기 기판으로부터 탈락시켜 상기 기판상에 코발트 원자층을 증착한다.
상기 유기 금속 전구체를 유입하는 단계, 물리 화학적으로 흡착하는 단계, 정화 가스를 유입하는 단계 및 상기 물리적으로 흡착된 부분을 탈락시키는 단계들을 1회 이상 반복 수행하여 상기 기판상에 코발트 원자층을 적층함으로서 코발트층을 형성한다.
이어서, 도 1c 및 1f를 참조로 설명한 것과 동일한 공정을 수행한다. 상기 공정에 의해 반도체 장치를 제조한다.
실시예 3
도 2a 내지 도 2e는 콘택홀 저면에 코발트 실리사이드막을 형성하는 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 층간 절연층을 형성한다.
이어서, 상기 층간 절연층(104)의 소정 부위를 식각하여 상기 폴리실리콘막(102)의 상부면을 노출하는 콘택홀(106)을 형성한다. 이어서, 상기 콘택홀(106) 내부면을 플라즈마를 사용하여 세정한다.
도 2b를 참조하면, 콘택홀(106) 측벽, 콘택홀(106)의 저면 및 층간 절연층(102)상에 코발트막(108)을 형성한다. 상기 코발트막(108)은 실시예1 및 실시예2 에서 설명한 방법들 중 어느 하나의 방법으로 형성할 수 있다. 상기 코발트막(108)을 형성하는 공정 중에 상기 콘택홀(106) 저면에 노출된 폴리실리콘막(102)의 표면에는 얇은 두께의 계면 산화막(110)이 형성된다.
도 2c를 참조하면, 상기 코발트막(108) 상에 5Å 이상의 두께로 티타늄막(110)을 형성한다. 상기 티타늄막(110)은 CVD, ALD 또는 PVD 방법으로 형성할 수 있다.
도 2d를 참조하면, 상기 코발트막 및 티타늄막이 증착된 기판을 400 내지 500℃의 온도로 약 90초 정도 제1 열처리한다. 상기 공정에 의해 상기 코발트막과 폴리실리콘막이 접촉하는 콘택홀의 저면에는 Co2Si 또는 CoSi가 형성된다.
도 2e를 참조하면, 상기 티타늄막 및 미반응한 코발트막을 습식 식각에 선택적으로 의해 제거한다. 이어서, 상기 기판을 800 내지 900℃의 온도로 약 30초 정도 제2 열처리한다. 상기 열처리에 의해 상기 Co2Si 또는 CoSi 막은 CoSi2 막으로 전이된다.
상기 방법에 의해, 상기 콘택홀의 저면에는 코발트 실리사이드막이 형성되므로 콘택 저항이 매우 감소된다. 따라서, 후속 공정에 의해 오믹 콘택을 형성할 수 있다.
상기 설명에는 폴리실리콘과 접촉하는 콘택홀에 한하여 상기 코발트 실리사이드막을 형성하는 방법에 대해 설명하였으나, 상기 설명한 방법으로 표면이 실리콘으로 이루어지는 콘택 형성 영역에 코발트 실리사이드막을 다양하게 형성할 수 있다.
비교예 1
도 1a에서 설명한 바와 동일한 방법으로, 기판 상에 게이트 절연막 패턴, 폴리실리콘 패턴이 적층된 게이트를 형성한다. 상기 게이트 양측의 기판 표면 아래로 소오스 및 드레인을 형성한다. 상기 게이트의 측면에는 실리콘 질화물로 이루어지는 스페이서를 형성한다.
이어서, 상기 기판 및 게이트 상에 CVD 방식으로 코발트막을 형성한다. 상기 코발트막 상에 티타늄 질화막을 형성한다.
상기 코발트막 및 티타늄 질화막이 증착된 기판을 400 내지 500℃의 온도로 약 90초 정도 제1 열처리한다. 이어서, 상기 티타늄 질화막 및 미반응한 코발트막을 습식 식각에 선택적으로 의해 제거한다. 이어서, 상기 기판을 800 내지 900℃의 온도로 약 30초 정도 제2 열처리하여 코발트 실리사이드를 형성한다.
비교예 2
도 1a에서 설명한 바와 동일한 방법으로, 기판 상에 게이트 절연막 패턴, 폴리실리콘 패턴이 적층된 게이트를 형성한다. 상기 게이트 양측의 기판 표면 아래로 소오스 및 드레인을 형성한다. 상기 게이트의 측면에는 실리콘 질화물로 이루어지는 스페이서를 형성한다.
상기 기판 및 게이트 상에 PVD 방법으로 코발트막을 형성한다. 상기 코발트막 상에 티타늄 질화막을 형성한다.
상기 코발트막 및 티타늄 질화막이 증착된 기판을 400 내지 500℃의 온도로 약 90초 정도 제1 열처리한다. 이어서, 상기 티타늄 질화막 및 미반응한 코발트막을 습식 식각에 선택적으로 의해 제거한다. 이어서, 상기 기판을 800 내지 900℃의 온도로 약 30초 정도 제2 열처리하여 코발트 실리사이드를 형성한다.
비교 실험 1
도 3은 상기 실시예1, 비교예1 및 비교예2의 방법으로 N-MOS트렌지스터를 각각 형성한 후 N형으로 도핑된 액티브 영역에서 코발트 실리사이드막의 시트 저항(Rs)을 각각 측정한 그래프도이다.
상기 액티브 영역의 폭은 120㎚이다.
도 3을 참조하면, 비교예 1과 같이 CVD방식으로 코발트막을 형성하고 티타늄 질화막으로 켑핑한 이 후에 코발트 실리사이드를 형성한 경우에는, 상기 N형 액티브에 형성된 코발트 실리사이드막의 시트 저항이 약 44.6Ω/sq 으로 비교적 높게 측정되었다. 그리고, 상기 측정된 시트 저항의 산포가 매우 크게 나타났다.
그리고, 비교예 2와 같이 PVD방식으로 코발트막을 형성하고 티타늄 질화막으로 켑핑한 이 후에 코발트 실리사이드를 형성한 경우에는, 상기 N형 액티브에 형성된 코발트 실리사이드막의 시트 저항이 약 6.5Ω/sq 으로 측정되었다. 상기 비교예2는 PVD방식에 의해 불순물이 거의 없는 코발트막을 형성한 후 실리시데이션하여 코발트 실리사이드막을 형성하므로 시트 저항이 낮은 특성을 갖는다.
반면에, 실시예 1과 같이 코발트막을 형성하고 티타늄막으로 켑핑한 이 후에 코발트 실리사이드를 형성한 경우에는, 상기 N형 액티브에 형성된 코발트 실리사이드막의 시트 저항이 약 4.5Ω/sq 로 측정되었다. 또한, 상기 측정된 시트 저항의 산포가 상기 비교예 1에 비해 작게 나타났다.
상기 결과에 따르면, 상기 실시예1 에서와 같이 CVD방식으로 코발트막을 형성하는 경우 스텝커버러지 특성이 양호하여 굴곡이 있는 패턴에서도 균일한 두께로 막을 형성할 수 있다. 또한, 상기 실시예 1에 의해 형성되는 코발트 실리사이드막는 PVD 방식으로 코발트막을 형성한 후 실리시데이션하여 형성된 비교예2의 코발트 실리사이드막과 유사한 시트 저항 특성을 갖는다.
비교 실험 2
도 4는 상기 실시예1, 비교예1 및 비교예2의 방법으로 P-MOS트렌지스터를 각각 형성한 후 P형으로 도핑된 액티브 영역에 형성된 코발트 실리사이드막의 시트 저항을 각각 측정한 그래프도이다.
상기 액티브 영역의 폭은 120㎚이다.
도 4를 참조하면, 비교예 1과 같이 CVD방식으로 코발트막을 형성하고 티타늄 질화막으로 켑핑한 이 후에 코발트 실리사이드를 형성한 경우에는, 상기 P형 액티브에 형성된 코발트 실리사이드막의 시트 저항이 약 97.0Ω/sq 으로 비교적 높게 측정되었다. 그리고, 상기 측정된 시트 저항의 산포가 매우 크게 나타났다.
그리고, 비교예 2와 같이 PVD방식으로 코발트막을 형성하고 티타늄 질화막으로 켑핑한 이 후에 코발트 실리사이드를 형성한 경우에는, 상기 P형 액티브에 형성된 코발트 실리사이드막의 시트 저항이 약 7.2Ω/sq 으로 측정되었다.
반면에, 실시예 1과 같이 코발트막을 형성하고 티타늄막으로 켑핑한 이 후에 코발트 실리사이드를 형성한 경우에는, 상기 P형 액티브에 형성된 코발트 실리사이드막의 시트 저항이 약 5.7Ω/sq 로 측정되었다. 또한, 상기 측정된 시트 저항의 산포가 상기 비교예 1에 비해 작게 나타났다.
상기 결과에 따르면, 상기 실시예 1에 의해 형성되는 코발트 실리사이드막는 PVD 방식으로 코발트막을 형성한 후 실리시데이션하여 형성된 비교예 2의 코발트 실리사이드막과 유사한 시트 저항 특성을 갖는다.
비교 실험 3
도 5는 상기 실시예1, 비교예1 및 비교예2의 방법으로 N-MOS트렌지스터를 각각 형성한 후 N형으로 도핑된 게이트의 상부면에 형성된 코발트 실리사이드막의 시트 저항을 각각 측정한 그래프도이다.
상기 게이트의 두께는 1500Å이고, 상기 게이트의 길이는 92㎚이다.
도 5를 참조하면, 비교예 1과 같이 CVD방식으로 코발트막을 형성하고 티타늄 질화막으로 켑핑한 이 후에 코발트 실리사이드를 형성한 경우에는, 상기 게이트 상부면에 형성된 코발트 실리사이드막의 시트 저항이 약 22.3Ω/sq 으로 비교적 높게 측정되었다. 그리고, 상기 측정된 시트 저항의 산포가 매우 크게 나타났다.
그리고, 비교예 2와 같이 PVD방식으로 코발트막을 형성하고 티타늄 질화막으로 켑핑한 이 후에 코발트 실리사이드를 형성한 경우에는, 상기 게이트 상부면에 형성된 코발트 실리사이드막의 시트 저항이 약 6.8Ω/sq 으로 측정되었다.
반면에, 실시예 1과 같이 코발트막을 형성하고 티타늄막으로 켑핑한 이 후에 코발트 실리사이드를 형성한 경우에는, 상기 게이트 상부면에 형성된 코발트 실리사이드막의 시트 저항이 약 3.6Ω/sq 로 측정되었다. 또한, 상기 측정된 시트 저항의 산포가 상기 비교예 1에 비해 작게 나타났다.
비교 실험 4
도 6은 상기 실시예1, 비교예1 및 비교예2의 방법으로 P-MOS트렌지스터를 각각 형성한 후 P형으로 도핑된 게이트의 상부면에 형성된 코발트 실리사이드막의 시트 저항을 각각 측정한 그래프도이다.
상기 게이트의 두께는 1500Å이고, 상기 게이트의 길이는 92㎚이다.
도 5를 참조하면, 비교예 1과 같이 CVD방식으로 코발트막을 형성하고 티타늄 질화막으로 켑핑한 이 후에 코발트 실리사이드를 형성한 경우에는, 상기 게이트 상부면에 형성된 코발트 실리사이드막의 시트 저항이 약 241.0Ω/sq 으로 비교적 높게 측정되었다. 그리고, 상기 측정된 시트 저항의 산포가 매우 크게 나타났다.
그리고, 비교예 2와 같이 PVD방식으로 코발트막을 형성하고 티타늄 질화막으로 켑핑한 이 후에 코발트 실리사이드를 형성한 경우에는, 상기 게이트 상부면에 형성된 코발트 실리사이드막의 시트 저항이 약 7.6Ω/sq 으로 측정되었다.
반면에, 실시예 1과 같이 코발트막을 형성하고 티타늄막으로 켑핑한 이 후에 코발트 실리사이드를 형성한 경우에는, 상기 게이트 상부면에 형성된 코발트 실리사이드막의 시트 저항이 약 3.2Ω/sq 로 측정되었다. 또한, 상기 측정된 시트 저항의 산포가 상기 비교예 1에 비해 작게 나타났다.
상기 결과에 따르면, 상기 CVD방식으로 코발트막을 형성하고, 티타늄 막을 형성한 후 실리시데이션하여, 낮은 시트 저항을 갖는 코발트 실리사이드막을 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, 스텝커버러지가 높고 저항은 낮은 코발트 실리사이드막을 형성할 수 있다. 따라서, 상기 코발트 실리사이드막을 이용하여 고성능을 갖는 반도체 장치를 형성할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2e는 콘택홀 저면에 코발트 실리사이드막을 형성하는 방법을 설명하기 위한 단면도들이다.
도 3은 상기 실시예1, 비교예1 및 비교예2의 방법으로 N-MOS트렌지스터를 각각 형성한 후 N형으로 도핑된 액티브 영역에서 코발트 실리사이드막의 시트 저항(Rs)을 각각 측정한 그래프도이다.
도 4는 상기 실시예1, 비교예1 및 비교예2의 방법으로 P-MOS트렌지스터를 각각 형성한 후 P형으로 도핑된 액티브 영역에서 코발트 실리사이드막의 시트 저항을 각각 측정한 그래프도이다.
도 5은 상기 실시예1, 비교예1 및 비교예2의 방법으로 N-MOS트렌지스터를 각각 형성한 후 N형으로 도핑된 게이트의 상부면에 형성된 코발트 실리사이드막의 시트 저항을 각각 측정한 그래프도이다.
도 6은 상기 실시예1, 비교예1 및 비교예2의 방법으로 P-MOS트렌지스터를 각각 형성한 후 P형으로 도핑된 게이트의 상부면에 형성된 코발트 실리사이드막의 시트 저항을 각각 측정한 그래프도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 12 : 게이트 산화막 패턴
14 : 폴리실리콘막 패턴 16 : 게이트
18 : 소오스/드레인 20 : 스페이서
22 : 코발트막 24 : 계면 산화막
26 : 티타늄막

Claims (22)

  1. i)실리콘 기판 상에, Co2(CO)6(R1-C≡C-R2)(R1은 H 또는 CH3이고, R2는 H, tBu, 페닐, 메틸 또는 에틸이다) 유형의 증기화된 코발트 전구체를 소오스 가스로 제공하여 코발트막을 형성하는 단계;
    ii)상기 코발트막 상에 티타늄막을 형성하는 단계; 및
    iii)상기 실리콘 기판을 열처리하여 실리콘과 코발트를 반응시켜 코발트 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 코발트 실리사이드막 형성 방법.
  2. 제1항에 있어서, 상기 티타늄막은 화학 기상 증착 방법, 원자층 적층 방법 또는 물리 증착 방법에 의해 형성하는 것을 특징으로 하는 코발트 실리사이드막 형성 방법.
  3. 제1항에 있어서, 상기 티타늄막은 5Å이상의 두께로 형성하는 것을 특징으로 하는 코발트 실리사이드막 형성 방법.
  4. 제1항에 있어서, 상기 티타늄막 상부면에 티타늄 질화막을 더 형성하는 것을 특징으로 하는 코발트 실리사이드막 형성 방법.
  5. 제1항에 있어서, 상기 티타늄 질화막은 100Å이상의 두께로 형성하는 것을 특징으로 하는 코발트 실리사이드막 형성 방법.
  6. 제1항에 있어서, 상기 코발트 전구체는 Co2(CO)6:(HC≡CtBu), Co(MeCp)2, Co(CO)3(NO), Co(CO)2Cp, CoCp2, Co2(CO)6:(HC≡CPh), Co2(CO)6:(HC≡CH), Co2(CO)6:(HC≡CCH3), Co2(CO)6:(CH3C≡CCH 3)로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 코발트 실리사이드막 형성 방법.
  7. 제1항에 있어서, 상기 열처리 공정은 퍼니스 방식 또는 RTP 방식으로 수행하는 것을 특징으로 하는 코발트 실리사이드막 형성 방법.
  8. 제1항에 있어서, 상기 열처리 단계는,
    상기 기판을 300 내지 600℃의 온도로 가열하여 제1 열처리하는 단계;
    상기 기판에 남아있는 티타늄막 및 미반응 코발트막을 제거하는 단계; 및
    상기 기판을 700 내지 1000℃의 온도로 가열하여 제2 열처리하는 단계를 수행하는 것을 특징으로 하는 반도체 장치에서 코발트 실리사이드막 형성 방법.
  9. 제1항에 있어서, 상기 열처리는 상기 기판을 300 내지 1000℃의 온도로 가열하여 수행하는 것을 특징으로 하는 코발트 실리사이드막 형성 방법.
  10. 제1항에 있어서, 상기 코발트막은 CVD방식 또는 ALD방식에 의해 형성하는 것을 특징으로 하는 코발트 실리사이드막 형성 방법.
  11. 제1항에 있어서, 상기 코발트 전구체를 제공하기 이전에, 상기 실리콘 기판상에 게이트 및 소오스/드레인을 형성하는 공정을 더 수행하는 것을 특징으로 하는 코발트 실리사이드막 형성 방법.
  12. 제1항에 있어서, 상기 코발트막을 형성할 시에 상기 실리콘 기판 표면에는 자연적으로 계면 산화막이 형성되고, 상기 코발트 실리사이드를 형성하기 위한 열처리는 상기 티타늄이 상기 계면 산화막까지 확산되도록 수행하는 것을 특징으로 하는 코발트 실리사이드막 형성 방법.
  13. i)실리콘 기판 상에 게이트 산화막 패턴 및 폴리실리콘 패턴이 적층된 게이트를 형성하는 단계;
    ii)상기 게이트의 측면에 질화막 스페이서를 형성하는 단계;
    iii)상기 게이트 양측의 기판 아래로 소오스/드레인을 형성하는 단계;
    iv)상기 기판상에 Co2(CO)6(R1-C≡C-R2)(R1은 H 또는 CH3을 포함하고, R2는 H, tBu, 페닐, 메틸 또는 에틸을 포함한다) 유형의 증기화된 코발트 전구체를 제공하여, 상기 실리콘 기판 표면에 자연적으로 형성되는 계면 산화막상에 코발트막을 형성하는 단계;
    v)상기 코발트막 상에 티타늄막을 형성하는 단계; 및
    vi)상기 실리콘 기판을 열처리하여, 상기 티타늄을 확산시켜 상기 계면 산화막을 환원하면서, 상기 실리콘과 코발트를 반응시켜 상기 소오스/드레인 표면 및 게이트 상부 표면에 코발트 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 티타늄막은 화학 기상 증착 방법, 원자층 적층 방법 또는 물리 증착 방법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서, 상기 티타늄막은 5Å이상의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제13항에 있어서, 상기 티타늄막 상부면에 티타늄 질화막을 더 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제13항에 있어서, 상기 티타늄 질화막은 100Å이상의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제13항에 있어서, 상기 코발트 전구체는 Co2(CO)6:(HC≡CtBu), Co(MeCp)2, Co(CO)3(NO), Co(CO)2Cp, CoCp2, Co2(CO)6:(HC≡CPh), Co2(CO)6:(HC≡CH), Co2(CO)6:(HC≡CCH3), Co2(CO)6:(CH3C≡CCH 3)로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제13항에 있어서, 상기 열처리 공정은 퍼니스 방식 또는 RTP 방식으로 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제13항에 있어서, 상기 열처리 단계는,
    상기 기판을 300 내지 600℃의 온도로 가열하여 제1 열처리하는 단계;
    상기 기판에 남아있는 티타늄막 및 미반응 코발트막을 제거하는 단계; 및
    상기 기판을 700 내지 1000℃의 온도로 가열하여 제2 열처리하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제13항에 있어서, 상기 코발트 실리사이드막에서 기판 표면 아래로 형성되는 두께는 상기 소오스/드레인의 정션 깊이보다 작게 되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. i)실리콘 기판 상에 폴리실리콘막을 형성하는 단계;
    ii)상기 폴리실리콘막 상에 층간 절연막을 형성하는 단계;
    iii)상기 층간 절연막의 소정 부위를 식각하여 폴리실리콘막을 노출하는 콘택홀을 형성하는 단계;
    iv)상기 콘택홀 및 층간 절연막 표면으로 Co2(CO)6(R1-C≡C-R2)(R 1은 H 또는 CH3을 포함하고, R2는 H, tBu, 페닐, 메틸 또는 에틸을 포함한다) 유형의 증기화된 코발트 전구체를 제공하여 상기 실리콘 기판 표면에 자연적으로 형성되는 계면 산화막상에 코발트막을 형성하는 단계;
    vi)상기 코발트막 상에 티타늄막을 형성하는 단계; 및
    ix)상기 실리콘 기판을 열처리하여 상기 티타늄을 확산시켜 상기 계면 산화막을 환원하면서, 상기 실리콘과 코발트를 반응시켜 상기 폴리실리콘막 표면에 코발트 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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