KR20050104435A - 반도체 소자의 도전층 형성방법 - Google Patents

반도체 소자의 도전층 형성방법 Download PDF

Info

Publication number
KR20050104435A
KR20050104435A KR1020040029383A KR20040029383A KR20050104435A KR 20050104435 A KR20050104435 A KR 20050104435A KR 1020040029383 A KR1020040029383 A KR 1020040029383A KR 20040029383 A KR20040029383 A KR 20040029383A KR 20050104435 A KR20050104435 A KR 20050104435A
Authority
KR
South Korea
Prior art keywords
film
tungsten
forming
reaction gas
deposition chamber
Prior art date
Application number
KR1020040029383A
Other languages
English (en)
Inventor
이응준
박인선
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040029383A priority Critical patent/KR20050104435A/ko
Publication of KR20050104435A publication Critical patent/KR20050104435A/ko

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/42—Silicides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations

Landscapes

  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

다층 박막으로 이루어진 반도체 소자의 도전층 형성방법에서, 원자층 증착(ALD)방법을 이용하여 반도체 기판 상면의 절연막에 형성된 도프트 폴리실리콘막 상면에 진공의 단절없이 인시튜(in-situ)로 텅스텐 질화막(WN)과 텅스텐막(W)을 순차적으로 형성한다. 이때, 상기 도프트 폴리실리콘막과 상기 텅스텐 질화막 사이의 계면저항을 감소시키기 위해, 상기 도프트 폴리실리콘막 상면에 텅스텐 실리사이드막(WSix)이 형성될 수 있다. 따라서, 상기와 같이 제조된 도전층은 계면저항이 감소되어 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 도전층 형성방법{METHOD FOR FORMING ELECTRIC CONDUCTION LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 도전층 형성방법에 관한 것으로, 보다 상세하게는 층간 계면저항을 감소시켜 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 도전층 형성방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
따라서, 반도체 소자가 고집화 됨에 따라 우수한 단차 도포성(step coverage)을 갖는 박막의 형성이 요구되고 있다.
종래의 박막 형성은 주로 화학 기상 증착(CVD)방법을 진행하는 공정으로 이루어져왔다. 화학 기상 증착 공정은 공정 챔버 내부로 제공되는 가스의 화학 반응에 의해 반도체 기판 상에 막을 형성하는 공정으로 온도, 압력, 반응 가스의 상태 등과 같은 공정 조건에 의해 다양하게 분류된다.
상기 화학 기상 증착 방법은 다결정 실리콘층과 질화막 및 산화막 증착에 널리 사용되고 있으며, 상기 화학 기상 증착방법에 의해 형성된 게이트 전극의 일 예는 대한민국특허 제0327588호에 개시되어 있다.
도 1은 종래의 화학 기상 증착 방법에 의해 형성된 도전층을 적용하여 제조된 게이트 전극의 단면도이다. 도 1을 참조하여, 게이트 전극 제조 방법을 설명한다.
도 1을 참조하면, 반도체 기판(110) 상면에 CVD 방법에 의하여 절연막(113)과 도프트 폴리실리콘막(Doped Poly Si)(116)을 순차적으로 형성한다.
상기 도프트 폴리실리콘막(116) 상면에 N2 가스 분위기에서 플라즈마 처리하여 상기 도프트 폴리실리콘막(116) 표면에 장벽 금속층(barrier metal)인 텅스텐 질화막(WN)(119)을 형성한다.
상기 텅스텐 질화막(119) 상면에 CVD 방법에 의하여 텅스텐막(W)(121)을 증착한 후에, 상기 적층된 텅스텐막(121)과 상기 텅스텐 질화막(119) 및 상기 도프트 폴리실리콘막(116)을 패터닝하여 반도체 소자의 게이트 전극을 형성한다.
그러나, 상기와 같은 CVD 방법에 따른 도전층을 갖는 반도체 소자의 게이트 전극은, 진공이 단절되어 산소와 반응하므로 상기 텅스텐 질화막(119)과 상기 도프트 폴리실리콘막(116) 사이의 질소 조성을 균일하게 조절할 수 없다. 따라서, 상기 텅스텐 질화막(119)과 상기 도프트 폴리실리콘막(116) 사이의 반응 화합물질인 질화막(미도시)이 계면저항을 증가시켜 반도체 소자의 특성을 저하시키는 문제점이 발생한다.
한편, 상기 텅스텐 질화막(119)과 상기 도프트 폴리실리콘막(116) 사이의 계면 저항을 낮추기 위해, 상기 텅스텐 질화막(119)과 상기 도프트 폴리실리콘막(116) 사이에 텅스텐 실리사이드막(WSix)(도시 안됨)을 형성하기도 한다. 그러나, 상기 텅스텐 실리사이드막은 화학 기상 증착 공정으로 형성되므로, 진공의 단절로 인하여 계면에 산화물이 형성된다.
따라서, 종래 CVD 방법으로 형성되는 상기 텅스텐 실리사이드막은 계면에 발생한 산화물로 인해 화학 조성을 균일하게 조절할 수 없으므로, 상기 텅스텐 실리사이드막의 두께가 증가하여 상기 텅스텐 질화막(119)과 상기 도프트 폴리실리콘막(116) 사이의 계면 저항을 낮추기 어려운 문제점이 발생한다.
이와 같이, 화학 기상 증착 방법은 열적 부담(thermal budget)이 커서 소자의 신뢰성을 떨어뜨리고, 증착 공정 중에 진공이 단절되어 막 사이에 산화물등 오염 물질을 발생시켜 계면저항을 증가시킬 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 박막 사이의 계면 저항을 감소시켜 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 도전층 형성방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 도전층 형성방법은 반도체 기판 상면에 절연막 및 도프트 폴리실리콘막을 순차적으로 형성하는 단계를 수행한다. 다음, 상기 도프트 폴리실리콘막 상면에 원자층 증착방법으로 형성되는 텅스텐 질화막(WN) 및 상기 텅스텐 질화막 상면에 원자층 증착방법으로 형성되는 텅스텐막(W)을 인시튜(in-situ)로 형성하여 도전층을 완성한다.
본 발명의 다른 실시예에 따른 반도체 소자의 도전층 형성방법은, 반도체 기판 상면에 절연막을 형성하는 단계를 수행한다. 다음, 상기 절연막 상면에 원자층 증착방법으로 형성되는 텅스텐 질화막 및 상기 텅스텐 질화막 상면에 원자층 증착방법으로 형성되는 텅스텐막을 인시튜(in-situ)로 형성하여 도전층을 완성한다.
본 발명에 의하면, ALD 방법에 의하여 진공의 단절없이 인시튜로 다층 박막을 형성하므로, 대기 노출에 따른 계면산화를 최소화하고 박막의 두께 및 조성을 균일하게 조절하여 계면저항을 감소시킨다.
상기 도전층을 적용하여 형성할 수 있는 패턴의 일 예는 게이트 전극, 비트 라인, 상부 배선 등을 들 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
실시예 1
도 2 내지 도 5는 본 실시예에 따른 반도체 소자의 도전층 형성방법을 설명하기 위한 공정순서를 나타낸 단면도들이다.
도 2를 참조하면, 반도체 기판(210) 상면에 절연막(Gate Oxide)(212) 및 도프트 폴리실리콘막(214)을 순차적으로 형성한다.
여기서, 상기 절연막(212)은 주로 사용되는 SiO2로 형성되고, 상기 산화막(212)은 반도체 기판(210) 자체를 산화시켜서 열 산화막(thermal oxide)을 성장시키거나 CVD 방법으로 산화막을 상기 기판(210) 표면에 증착시키는 방법으로 형성될 수 있다.
상기 CVD 방법을 사용하여 상기 절연막(212)을 증착시킬 때는 실리콘 원자를 포함하는 가스(예컨대, SiH4, SiH2Cl2)를 질소 분위기의 증착 챔버(도시 안됨)에 주입한다. 이때, 상기 증착 챔버 내부의 압력과 온도는 공정 기법에 따라 다양하게 변경될 수 있다.
또한, 상기 도프트 폴리실리콘막(214)은 불순물이 도핑된 폴리실리콘을 주로 사용하고, 그 제조방법으로 CVD 또는 ALD 법이 이용될 수 있다.
여기서, 상기 도프트 폴리실리콘막(214)을 형성하는 다양한 방법 중 하나의 방법을 살펴보면, 상기 도프트 폴리실리콘막(214)은 통상 비정질 도프트 폴리실리콘막으로 구성된다. 상기 비정질 도프트 폴리실리콘막은 SiH4와 PH3 가스를 이용하여 600℃ 이하의 온도와 10Torr 이하의 압력을 유지하는 증착 챔버(도시 안됨)에서 형성된다.
또, 상기 비정질 도프트 폴리실리콘막은 반도체 소자의 기능과 용도에 따라 도프트 폴리실리콘막으로 결정화시킨다. 구체적으로, 상기 비정질 도프트 폴리실리콘막은 600~900℃의 온도를 유지하는 질소 분위기의 상기 증착 챔버에서 1시간 이하동안 열처리 공정을 실시한다. 이에 의해, 상기 비정질 도프트 폴리실리콘막의 그레인이 성장되어 결정화된 도프트 폴리실리콘막이 형성된다.
도 3을 참조하면, 상기 도프트 폴리실리콘막(214) 상면에 원자층 적층 방법으로 상기 텅스텐 실리사이드막(216)을 증착한다.
도 12는 상기 텅스텐 실리사이드막(216) 형성시 단계별로 증착 챔버(도시 안됨) 내에 공급되는 가스들의 펄싱 시퀀스(pulsing sequence)이다.
이하에서는, 도 3 및 도 12를 참조하여 상기 텅스텐 실리사이드막(216) 증착 공정을 구체적으로 설명한다.
먼저, 상기 절연막(212) 및 상기 도프트 폴리실리콘막(214)이 형성된 상기 반도체 기판(210)을 증착 챔버(도시 안됨) 내에 위치시킨다.
다음, 상기 증착 챔버 내에 텅스텐 원자를 포함하는 제1 반응 가스(R1)를 제공한다. 다음, 상기 기판(210) 상에 형성된 상기 도프트 폴리실리콘막(214) 상면에 화학적으로 흡착되지 못한 상기 제1 반응 가스(R1)를 정화하기 위한 퍼지 가스(P)를 제공한다.
다음, 실리콘 원자를 포함하는 제2 반응 가스(R2)를 제공한다. 다음, 상기 제1 반응 가스(R1)와 화학적으로 흡착되지 못한 상기 제2 반응 가스(R2)를 정화하기 위한 상기 퍼지 가스(P)를 제공한다.
여기서, 상기 제1 반응 가스(R1) 제공, 상기 퍼지 가스(P) 제공, 상기 제2 반응 가스(R2) 제공 및 상기 퍼지 가스(P) 제공으로 이루어지는 일련의 과정을 하나의 싸이클(1cycle)이라 한다. 상기 사이클 횟수를 조절하므로써, 상기 텅스텐 실리사이드막(216)의 두께를 조절할 수 있다.
상기 텅스텐 실리사이드막(216)은 상기 도전층(200)을 이루는 다층 박막들 간의 계면 저항을 감소시키기 위해 제공되는 막이다. 상기 도전층(200)의 저항을 최소화하기 위해, 상기 텅스텐 실리사이드막(216)은 30 내지 100Å의 두께로 균일하게 형성되는 것이 바람직하다.
구체적으로, 상기 제1 반응가스(R1)는 WF6를 사용할 수 있고, 상기 제2 반응가스(R2)는 SiH4를 사용할 수 있다.
이 때, 상기 제2 반응 가스(R2)는 상기 제1 반응가스(R1) 유량의 100 내지 200 배가 되도록 상기 증착 챔버 내에 공급되는 것이 바람직하다. 또한, 상기 퍼지가스(P)는 Ar, N2 또는 He를 공급하는 것이 바람직하다.
따라서, 상기와 같은 원자층 증착방법은 화학 기상 증착방법 또는 물리적증착방법에 비하여 보다 낮은 온도에서 박막 증착이 가능하기 때문에 고집적도의 칩을 제조하기 위한 방법으로 주로 사용되고 있다.
또, 상기와 같은 원자층 증착방법은 박막의 증착 균일도 및 박막의 화학 조성을 용이하게 조절할 수 없다는 단점을 극복하여, 단차 도포성이 우수하고 생산성을 높일 수 있는 기술로 최근 많은 관심을 끌고 있다.
도 4를 참조하면, 상기 텅스텐 실리사이드막(216) 상면에 원자층 증착방법에 의하여 텅스텐 질화막(WN)(218)을 형성한다.
도 12는 상기 텅스텐 질화막(218) 형성시 단계별로 증착 챔버(도시 안됨) 내에 공급되는 가스들의 펄싱 시퀀스(pulsing sequence)이다.
이하에서는, 도 4 및 도 12를 참조하여 상기 텅스텐 질화막(218) 증착 공정을 구체적으로 설명한다.
먼저, 상기 절연막(212), 상기 도프트 폴리실리콘막(214) 및 상기 텅스텐 실리사이드막(216)이 형성된 상기 반도체 기판(210)을 증착 챔버(도시 안됨) 내에 위치시킨다.
다음, 상기 증착 챔버 내에 텅스텐 원자를 포함하는 제1 반응 가스(R1)를 제공한다. 다음, 상기 기판(210) 상에 형성된 상기 텅스텐 실리사이드막(216) 상면에 화학적으로 흡착되지 못한 상기 제1 반응 가스(R1)를 정화하기 위한 퍼지 가스(P)를 제공한다.
다음, 질소 원자를 포함하는 제2 반응 가스(R2)를 제공한다. 다음, 상기 제1 반응 가스(R1)와 화학적으로 흡착되지 못한 상기 제2 반응 가스(R2)를 정화하기 위한 상기 퍼지 가스(P)를 제공한다.
여기서, 상기 제1 반응 가스(R1) 제공, 상기 퍼지 가스(P) 제공, 상기 제2 반응 가스(R2) 제공 및 상기 퍼지 가스(P) 제공으로 이루어지는 일련의 과정을 하나의 싸이클(1cycle)이라 하고, 상기 사이클 횟수를 조절하므로써 상기 텅스텐 질화막(218)의 두께를 조절할 수 있다.
상기 텅스텐 질화막(218)은 상기 텅스텐 질화막(218) 상면의 텅스텐막(220)에 포함된 텅스텐이 상기 폴리실리콘막(214) 및 상기 텅스텐 실리사이드막(216)으로 확산되는 것을 방지하기 위한 확산 방지막으로 제공된다.
따라서, 상기 텅스텐 확산을 효과적으로 방지하기 위해, 상기 텅스텐 질화막(218)은 30 내지 100Å의 두께로 균일하게 형성되는 것이 바람직하다.
구체적으로, 상기 제1 반응가스(R1)는 WF6를 사용할 수 있고, 상기 제2 반응가스(R2)는 NH3를 사용할 수 있다.
또한, 상기 퍼지가스(P)는 Ar, N2 또는 He를 공급하는 것이 바람직하다.
여기서, 상기 텅스텐 질화막(218)은 상기 도프트 폴리실리콘막(214)과 상기 텅스텐 질화막(218) 상면에 형성되는 상기 텅스텐막(220) 사이의 반응 장벽층으로서, 상기 텅스텐막(220)에 포함된 텅스텐과 상기 폴리실리콘막(214)에 포함된 실리콘과의 상호 반응을 차단하여 상기 도전층의 계면저항을 증가시키는 것을 방지한다.
도 5를 참조하면, 상기 텅스텐 질화막(218) 상면에 원자층 증착방법에 의하여 텅스텐막(W)(220)을 형성한다.
도 12는 상기 텅스텐막(220) 형성시 단계별로 증착 챔버(도시 안됨) 내에 공급되는 가스들의 펄싱 시퀀스(pulsing sequence)이다.
이하에서는, 도 5 및 도 12를 참조하여 상기 텅스텐막(220) 증착 공정을 구체적으로 설명한다.
먼저, 상기 절연막(212), 상기 도프트 폴리실리콘막(214), 상기 텅스텐 실리사이드막(216) 및 상기 텅스텐 질화막(218)이 형성된 상기 반도체 기판(210)을 증착 챔버 내에 위치시킨다.
다음, 상기 증착 챔버 내에 텅스텐 원자를 포함하는 제1 반응 가스(R1)를 제공한다. 다음, 상기 기판(210) 상에 형성된 상기 텅스텐 질화막(218) 상면에 화학적으로 흡착되지 못한 상기 제1 반응 가스(R1)를 정화하기 위한 퍼지 가스(P)를 제공한다.
다음, 실리콘 원자를 포함하는 제2 반응 가스(R2)를 제공한다. 다음, 상기 제1 반응 가스(R1)와 화학적으로 흡착되지 못한 상기 제2 반응 가스(R2)를 정화하기 위한 상기 퍼지 가스(P)를 제공한다.
여기서, 상기 제1 반응 가스(R1) 제공, 상기 퍼지 가스(P) 제공, 상기 제2 반응 가스(R2) 제공 및 상기 퍼지 가스(P) 제공으로 이루어지는 일련의 과정을 하나의 싸이클(1cycle)이라 하고, 상기 사이클 횟수를 조절하므로써 상기 텅스텐막(220)의 두께를 조절할 수 있다.
이때, 상기 제1 반응가스(R1)는 WF6를 사용할 수 있고, 상기 제2 반응가스(R2)는 SiH4를 사용할 수 있다.
또, 상기 제2 반응 가스(R2)는 상기 제1 반응가스(R1) 유량의 1 내지 10 배가 되도록 상기 증착 챔버 내에 공급되는 것이 바람직하다. 또한, 상기 퍼지가스(P)는 Ar, N2 또는 He를 공급하는 것이 바람직하다.
한편, 도 5에 도시된 바와 같이, 상기 도프트 폴리실리콘막(214), 상기 텅스텐 실리사이드막(216), 상기 텅스텐 질화막(218) 및 상기 텅스텐막(220)의 적층 구조는 반도체 소자의 도전층(200)을 형성한다.
한편, 도 5에 도시된 상기 도전층(200)을 이루는 다층 박막들을 형성함에 있어, 도 3 내지 도 5에 도시된 상기 텅스텐 실리사이드막(216), 상기 텅스텐 질화막(218) 및 상기 텅스텐막(220)의 형성은 동일 또는 다른 챔버(도시 안됨)에서 진공의 단절 없이 인시튜로 수행되는 것이 바람직하다.
특히, 상기 도전층(200)을 형성하는 다층 박막이 서로 다른 챔버(도시 안됨)에서 수행되는 경우에는, 각 막을 형성하는 챔버(도시 안됨)는 트랜스퍼 챔버(transfer chamber)(도시 안됨)를 통하여 서로 연결되어 인시튜(in-situ)로 수행되므로써, 각 막의 형성 단계에서 진공의 단절이 발생하지 않도록 하는 것이 바람직하다.
따라서, 상기 인시튜로 형성된 도전층(200)은 상기 다층 박막을 형성할 때, 대기와 접촉하여 산화물을 형성하지 않으므로 계면저항이 증가하는 것을 방지할 수 있다.
도 6은 도 5에 도시된 도전층을 패터닝하여 형성된 반도체 소자의 게이트 전극의 단면도이다.
도 6을 참조하면, 상기 텅스텐막(220) 상면에 하드 마스크층(도시 안됨)을 형성하고, 상기 하드 마스크층(도시 안됨)을 사진식각공정에 의해 패터닝하여 상기 게이트 전극(230)을 형성하기 위한 하드 마스크 패턴(도시 안됨)을 형성한다.
상기 하드 마스크 패턴을 에칭 마스크로 사용하여, 상기 도전층(200)과 상기 절연막(212)을 에칭하여, 상기 반도체 기판(210) 상면에 상기 절연막(212), 상기 도프트 폴리실리콘막(214), 상기 텅스텐 실리사이드막(216), 상기 텅스텐 질화막(218) 및 상기 텅스텐막(220)의 적층구조로 이루어진 상기 게이트 전극(230)을 형성한다.
실시예 2
본 실시예의 도전층(도시 안됨)은 실시예 1의 도전층(200)에서 텅스텐 실리사이드막(216)이 적층되지 않은 것을 제외하고는 실시예 1과 동일하다.
즉, 도 2 및 도 12를 참조로 설명한 도프트 폴리실리콘막(214) 적층 공정을 동일하게 수행하고 난후, 도 3 및 도 12를 참조로 설명한 텅스텐 실리사이드막(216)의 적층 공정을 생략하고, 바로 도 4도 및 도 12를 참조로 설명한 텅스텐 질화막(218) 적층 공정과, 도 5 및 도 12를 참조로 설명한 텅스텐막(220) 적층 공정을 동일하게 수행하여 본 실시예의 도전층(도시 안됨)을 형성한다.
따라서, 본 실시예는 텅스텐 실리사이드막을 형성하는 공정이 수행되지 않으므로, 도전층의 형성공정이 단순해지는 효과가 있다.
실시예 3
도 7 내지 도 10은 본 실시예에 따른 반도체 소자의 도전층 형성 방법을 설명하기 위한 공정순서를 나타낸 단면도들이고, 도 11은 도 10에 도시된 도전층을 패터닝하여 형성된 반도체 소자의 게이트 전극의 단면도이다.
본 실시예에서는 실시예 1에 따른 반도체 소자의 도전층(200) 형성방법에서, 도프트 폴리실리콘막(214)을 적층하는 공정이 포함되지 않는다는 점을 제외하고는, 상기 실시예 1에서 설명한 반도체 소자의 도전층(200) 형성방법 및 상기 도전층(200)을 적용한 반도체 소자의 게이트 전극(230)의 형성방법과 동일하다.
구체적으로, 도 7에 도시된 반도체 기판 상면(310)의 절연막(312)의 적층 공정은 도 2 및 도 12를 참조로 설명한 절연막(212) 및 도프트 폴리실리콘막(214)의 적층 공정에서, 상기 도프트 폴리실리콘막(214)이 적층되지 않는다는 점을 제외하고는 실시예 1의 도프트 폴리실리콘막(214)의 적층 공정과 동일하다.
또, 도 8에 도시된 텅스텐 실리사이드막(316)의 적층 공정은 도 3 및 도 12를 참조로 설명한 텅스텐 실리사이드막(216)의 적층 공정과 동일하다.
또, 도 9에 도시된 텅스텐 질화막(318)의 적층 공정은 도 4 및 도 12를 참조로 설명한 텅스텐 질화막(218)의 적층 공정과 동일하다.
또, 도 10에 도시된 텅스텐막(320)의 적층 공정은 도 5 및 도 12를 참조로 설명한 텅스텐막(220)의 적층 공정과 동일하다.
한편, 도 10에 도시된 바와 같이, 상기 텅스텐 실리사이드막(316), 상기 텅스텐 질화막(318) 및 상기 텅스텐막(320)의 적층 구조는 반도체 소자의 도전층(300)을 형성한다.
여기서, 상기 도전층(300)을 이루는 상기 텅스텐 실리사이드막(316), 상기 텅스텐 질화막(318) 및 상기 텅스텐막(320)은 동일 또는 다른 증착 챔버에서 진공의 단절없이 인시튜로 형성된다.
도 11을 참조하면, 상기 도전층(300) 및 상기 절연막(312)을 패터닝하여 반도체 소자의 게이트 전극(330)을 형성한다.
한편, 도시되지 않았지만, 도 8 내지 도 10에 도시된 상기 텅스텐 실리사이드막(316)은 도 10에 도시된 상기 도전층(300) 및 도 11에 도시된 상기 게이트 전극(330)의 적층 구조를 형성함에 있어 생략될 수 있다.
이상에서와 같이, 실시예 1 내지 실시예 3에서 설명한 상기 반도체 소자의 도전층(200, 300)을 이루는 다층 박막은 원자층 증착방법을 이용하여 막의 두께 및 막질의 화학 조성을 균일하게 조절하고, 또한 상기 다층 박막을 인시튜로 형성하므로써, 막질 내에 불순물이 잔류하는 것을 방지하여 반도체 소자의 동작(performance) 특성을 향상시킬 수 있다.
상술한 바와 같은 본 발명의 실시예들에 의하면, 상기 도전층을 이루는 다층 박막은 원자층 증착방법으로 형성된다. 따라서, 상기 도전층을 형성하는 각 막의 두께를 용이하게 조절할 수 있고, 막질의 화학 조성을 균일하게 조절할 수 있다.
또한, 상기 다층 박막은 진공의 단절없이 증착 챔버 내에서 인시튜로 형성된다. 따라서, 상기 다층 박막은 대기에 노출됨이 없이 형성되므로, 대기와의 산화를 억제하여 상기 도전층을 이루는 다층 박막 간의 계면저항이 증가되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명의 기술적인 범위는 반드시 상술한 실시예에 한정되는 것은 아니며, 당해 기술분야에서 통상의 지식을 가진 자는 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 또는 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 도전층을 적용하여 형성된 반도체 소자의 게이트 전극을 설명하기 위한 단면도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 도전층 형성방법을 설명하기 위한 공정순서를 나타낸 단면도들이다.
도 6은 도 5에 도시된 도전층을 적용하여 형성된 반도체 소자의 게이트 전극을 설명하기 위한 단면도이다.
도 7 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 도전층 형성방법을 설명하기 위한 공정순서를 나타낸 단면도들이다.
도 11은 도 10에 도시된 도전층을 적용하여 형성된 반도체 소자의 게이트 전극을 설명하기 위한 단면도이다.
도 12는 본 발명에 따른 도전층 형성시 단계별로 증착 챔버 내에 공급되는 가스들의 펄싱 시퀀스이다.
* 도면의 주요부분에 대한 부호의 설명 *
200, 300 : 도전층 210, 310 : 반도체 기판
212, 312 : 절연막 214 : 도프트 폴리실리콘막
216, 316 : 텅스텐 실리사이드막 218, 318 : 텅스텐 질화막
220, 320 : 텅스텐막 230, 330 : 게이트 전극
P : 퍼지가스 R1 : 제1 반응가스
R2 : 제2 반응가스

Claims (14)

  1. 반도체 기판 상면에 절연막 및 도프트 폴리실리콘막을 순차적으로 형성하는 단계;
    상기 도프트 폴리실리콘막 상면에 원자층 증착방법으로 텅스텐 질화막(WN)을 형성하는 단계; 및
    상기 텅스텐 질화막 상면에 원자층 증착방법으로 텅스턴막(W)을 형성하는 단계를 포함하고, 상기 텅스텐 질화막 및 상기 텅스턴막을 인시튜(in-situ)로 형성하는 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
  2. 제 1 항에 있어서, 상기 텅스텐 질화막 형성 단계는,
    (a) 상기 절연막 및 상기 도프트 폴리실리콘막이 형성된 반도체 기판을 증착 챔버 내에 위치시키는 단계;
    (b) 상기 증착 챔버 내에 텅스텐을 포함하는 제1 반응가스를 제공하는 단계;
    (c) 상기 증착 챔버 내에 퍼지가스를 제공하는 단계;
    (d) 상기 증착 챔버 내에 질소를 포함하는 제2 반응가스를 제공하는 단계;
    (e) 상기 증착 챔버 내에 퍼지가스를 제공하는 단계; 및
    (f) 상기 증착 챔버 내에서 상기 (b) 내지 상기 (e) 단계를 반복 수행하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
  3. 제 2 항에 있어서, 상기 제1 반응가스는 WF6이고, 상기 제2 반응가스는 NH3인 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
  4. 제 1 항에 있어서, 상기 텅스텐 질화막은 30 ~ 100Å의 두께로 균일하게 형성되는 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
  5. 제 1 항에 있어서, 상기 텅스텐막 형성 단계는,
    (a) 상기 절연막과, 상기 도프트 폴리실리콘막 및 상기 텅스텐 질화막이 형성된 반도체 기판을 증착 챔버 내에 위치시키는 단계;
    (b) 상기 증착 챔버 내에 텅스텐을 포함하는 제1 반응가스를 제공하는 단계;
    (c) 상기 증착 챔버 내에 퍼지가스를 제공하는 단계;
    (d) 상기 증착 챔버 내에 실리콘을 포함하는 제2 반응가스를 제공하는 단계;
    (e) 상기 증착 챔버 내에 퍼지가스를 제공하는 단계; 및
    (f) 상기 증착 챔버 내에서 상기 (b) 내지 상기 (e) 단계를 반복 수행하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
  6. 제 5 항에 있어서, 상기 제2 반응가스 유량은 상기 제1 반응가스 유량의 1 내지 10 배인 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
  7. 제 5 항에 있어서, 상기 제1 반응가스는 WF6이고, 상기 제2 반응가스는 SiH4인 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
  8. 제 1 항에 있어서, 상기 도프트 폴리실리콘막을 형성한 이후에, 원자층 증착방법으로 텅스텐 실리사이드막(WSix)을 형성하는 단계를 더 포함하고, 상기 텅스텐 실리사이드막, 상기 텅스텐 질화막 및 상기 텅스턴막을 인시튜로 형성하는 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
  9. 제 8 항에 있어서, 상기 텅스텐 실리사이드막 형성 단계는,
    (a) 상기 절연막과 상기 도프트 폴리실리콘막이 형성된 반도체 기판을 증착 챔버 내에 위치시키는 단계;
    (b) 상기 증착 챔버 내에 텅스텐을 포함하는 제1 반응가스를 제공하는 단계;
    (c) 상기 증착 챔버 내에 퍼지가스를 제공하는 단계;
    (d) 상기 증착 챔버 내에 실리콘을 포함하는 제2 반응가스를 제공하는 단계;
    (e) 상기 증착 챔버 내에 퍼지가스를 제공하는 단계; 및
    (f) 상기 증착 챔버 내에서 상기 (b) 내지 상기 (e) 단계를 반복 수행하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
  10. 제 9 항에 있어서, 상기 제2 반응가스 유량은 상기 제1 반응가스 유량의 100 내지 200 배인 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
  11. 제 9 항에 있어서, 상기 제1 반응가스는 WF6이고, 상기 제2 반응가스는 SiH4인 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
  12. 제 8 항에 있어서, 상기 텅스텐 실리사이드막은 30 ~ 100Å의 두께로 균일하게 형성되는 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
  13. 반도체 기판 상면에 절연막을 형성하는 단계;
    상기 절연막 상면에 원자층 증착방법으로 텅스텐 질화막(WN)을 형성하는 단계; 및
    상기 텅스텐 질화막 상면에 원자층 증착방법으로 텅스턴막(W)을 형성하는 단계를 포함하고, 상기 텅스텐 질화막 및 상기 텅스턴막을 인시튜로 형성하는 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
  14. 제 13 항에 있어서, 상기 절연막을 형성한 이후에, 원자층 증착방법으로 텅스텐 실리사이드막(WSix)을 형성하는 단계를 더 포함하고, 상기 텅스텐 실리사이드막, 상기 텅스텐 질화막 및 상기 텅스턴막을 인시튜로 형성하는 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
KR1020040029383A 2004-04-28 2004-04-28 반도체 소자의 도전층 형성방법 KR20050104435A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040029383A KR20050104435A (ko) 2004-04-28 2004-04-28 반도체 소자의 도전층 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040029383A KR20050104435A (ko) 2004-04-28 2004-04-28 반도체 소자의 도전층 형성방법

Publications (1)

Publication Number Publication Date
KR20050104435A true KR20050104435A (ko) 2005-11-03

Family

ID=37281972

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040029383A KR20050104435A (ko) 2004-04-28 2004-04-28 반도체 소자의 도전층 형성방법

Country Status (1)

Country Link
KR (1) KR20050104435A (ko)

Similar Documents

Publication Publication Date Title
KR101990051B1 (ko) 무불소텅스텐 배리어층을 구비한 반도체장치 및 그 제조 방법
KR100407684B1 (ko) 반도체 소자의 제조 방법
KR100456314B1 (ko) 반도체 소자의 게이트전극 형성 방법
US20120147519A1 (en) Electrode in semiconductor device, capacitor and method of fabricating the same
KR100543207B1 (ko) 하드마스크를 이용한 반도체 소자의 게이트전극 제조 방법
US7320919B2 (en) Method for fabricating semiconductor device with metal-polycide gate and recessed channel
KR20000041393A (ko) 반도체소자의 게이트전극 형성방법
KR100631937B1 (ko) 텅스텐 게이트 형성방법
KR20040074502A (ko) 금속 게이트 전극을 구비하는 반도체 소자의 형성 방법
KR100458474B1 (ko) 반도체소자의비트라인및그제조방법
KR20050104435A (ko) 반도체 소자의 도전층 형성방법
KR100401525B1 (ko) 캐패시터 및 그 제조방법
KR20050041415A (ko) 반도체 소자의 제조방법
KR100846391B1 (ko) 반도체 소자의 텅스텐 실리사이드 게이트 제조 방법
KR100680970B1 (ko) 반도체 소자의 게이트 형성방법
KR100465631B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100647357B1 (ko) 반도체 소자의 제조 방법
KR20050008050A (ko) 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법
US7326438B2 (en) Method for depositing nitride film using chemical vapor deposition apparatus of single chamber type
KR100434709B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100342867B1 (ko) 반도체 장치의 코발트 실리사이드막을 갖는 게이트전극 형성방법
KR100439050B1 (ko) 티타늄나이트라이드막제조방법
KR100321738B1 (ko) 반도체 소자의 금속배선 형성방법
KR100650758B1 (ko) 반도체 소자의 게이트 형성방법
KR100650756B1 (ko) 반도체 소자의 게이트 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination