JP2001135645A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001135645A JP2001135645A JP31859599A JP31859599A JP2001135645A JP 2001135645 A JP2001135645 A JP 2001135645A JP 31859599 A JP31859599 A JP 31859599A JP 31859599 A JP31859599 A JP 31859599A JP 2001135645 A JP2001135645 A JP 2001135645A
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Abstract
(57)【要約】
【課題】 絶縁膜の材質を変えることなく、また電極間
距離を大きくすることになく、チャネル層内のゲート−
ドレイン間寄生容量を減らす。 【解決手段】 化合物半導体基板１１にソース領域１
２、ドレイン領域１３、チャンネル領域１４が設けられ
ている。また、化合物半導体基板１１の上に、絶縁膜１
５が設けられ、この絶縁膜１５を貫通する状態で、ゲー
ト電極１６、ソース電極１７、及びドレイン電極１８が
設けられている。そして、ソース電極１７、及びドレイ
ン電極１８のゲート電極１６に臨む縁部１７Ａ、１８Ａ
が、ゲート電極１６の方向に対してノコギリ（ギザギ
ザ）状の凹凸を有する波形状に形成されている。したが
って、絶縁膜１５の材質を変えることなく、また電極間
距離を大きくすることになく、チャンネル領域１４内の
ゲート−ドレイン間に生じる寄生容量を低減できる。
距離を大きくすることになく、チャネル層内のゲート−
ドレイン間寄生容量を減らす。 【解決手段】 化合物半導体基板１１にソース領域１
２、ドレイン領域１３、チャンネル領域１４が設けられ
ている。また、化合物半導体基板１１の上に、絶縁膜１
５が設けられ、この絶縁膜１５を貫通する状態で、ゲー
ト電極１６、ソース電極１７、及びドレイン電極１８が
設けられている。そして、ソース電極１７、及びドレイ
ン電極１８のゲート電極１６に臨む縁部１７Ａ、１８Ａ
が、ゲート電極１６の方向に対してノコギリ（ギザギ
ザ）状の凹凸を有する波形状に形成されている。したが
って、絶縁膜１５の材質を変えることなく、また電極間
距離を大きくすることになく、チャンネル領域１４内の
ゲート−ドレイン間に生じる寄生容量を低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に電界
効果型トランジスタを形成した半導体装置及びその製造
方法に関する。
効果型トランジスタを形成した半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】近年、携帯電話などの移動体通信システ
ムにおいては利用周波数が高くなってきており、それに
伴うトランジスタの高周波化が求められている。電界効
果型トランジスタ（ＦＥＴ）の高周波化のためには、ゲ
ート−ドレイン容量の低減が必須である。ゲート−ドレ
イン容量には、活性層中の空乏層に起因する容量や半導
体表面の保護膜の誘電率や厚み、ゲート−ドレイン間隔
に起因する容量がある。
ムにおいては利用周波数が高くなってきており、それに
伴うトランジスタの高周波化が求められている。電界効
果型トランジスタ（ＦＥＴ）の高周波化のためには、ゲ
ート−ドレイン容量の低減が必須である。ゲート−ドレ
イン容量には、活性層中の空乏層に起因する容量や半導
体表面の保護膜の誘電率や厚み、ゲート−ドレイン間隔
に起因する容量がある。
【０００３】図３は、従来のＭＥＳＦＥＴ（Metal Semi
conductor ＦＥＴ）の構成例を示す図であり、図３
（Ａ）は断面図、図３（Ｂ）は上面図である。このＭＥ
ＳＦＥＴは、例えばＧａＡｓ等の化合物半導体基板１１
１にｎ型高濃度領域よりなるソース領域１１２とドレイ
ン領域１１３が設けられ、その中間にチャンネル領域１
１４が設けられている。また、化合物半導体基板１１１
の上には、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁膜１１
５が設けられ、この絶縁膜１１５を貫通する状態で、ゲ
ート電極１１６、ソース電極１１７、及びドレイン電極
１１８が設けられている。
conductor ＦＥＴ）の構成例を示す図であり、図３
（Ａ）は断面図、図３（Ｂ）は上面図である。このＭＥ
ＳＦＥＴは、例えばＧａＡｓ等の化合物半導体基板１１
１にｎ型高濃度領域よりなるソース領域１１２とドレイ
ン領域１１３が設けられ、その中間にチャンネル領域１
１４が設けられている。また、化合物半導体基板１１１
の上には、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁膜１１
５が設けられ、この絶縁膜１１５を貫通する状態で、ゲ
ート電極１１６、ソース電極１１７、及びドレイン電極
１１８が設けられている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
ような構造のＭＥＳＦＥＴでは、図３（Ａ）に示すよう
に、ゲート電極１１６の周辺に寄生容量Ｃｇｓ、Ｃｇｄ
１、Ｃｇｄ２が存在している。すなわち、寄生容量Ｃｇ
ｓは、ゲートとソース間のチャンネル領域１１４に生じ
る寄生容量であり、寄生容量Ｃｇｄ１は、ゲートとドレ
イン間のチャンネル領域１１４に生じる寄生容量であ
る。また、寄生容量Ｃｇｄ２は、ゲートとドレイン間の
絶縁膜１１５に生じる寄生容量である。そして、上述の
ようにＦＥＴの動作が高周波化するに伴って、これらの
寄生容量が高速動作を妨げる要因となる。
ような構造のＭＥＳＦＥＴでは、図３（Ａ）に示すよう
に、ゲート電極１１６の周辺に寄生容量Ｃｇｓ、Ｃｇｄ
１、Ｃｇｄ２が存在している。すなわち、寄生容量Ｃｇ
ｓは、ゲートとソース間のチャンネル領域１１４に生じ
る寄生容量であり、寄生容量Ｃｇｄ１は、ゲートとドレ
イン間のチャンネル領域１１４に生じる寄生容量であ
る。また、寄生容量Ｃｇｄ２は、ゲートとドレイン間の
絶縁膜１１５に生じる寄生容量である。そして、上述の
ようにＦＥＴの動作が高周波化するに伴って、これらの
寄生容量が高速動作を妨げる要因となる。
【０００５】そこで本発明の目的は、絶縁膜の材質を変
えることなく、また電極間距離を大きくすることなく、
チャネル層内のゲート−ドレイン間寄生容量を減らすこ
とができる半導体装置及びその製造方法を提供すること
にある。
えることなく、また電極間距離を大きくすることなく、
チャネル層内のゲート−ドレイン間寄生容量を減らすこ
とができる半導体装置及びその製造方法を提供すること
にある。
【０００６】
【課題を解決するための手段】本発明は前記目的を達成
するため、半導体基板に設けたソース領域とドレイン領
域との間に、電荷通路となるチャネル領域を設けるとと
もに、前記チャネル領域上にゲート電極を設け、さらに
前記ソース領域とドレイン領域上にソース電極及びドレ
イン電極を設けた半導体装置において、前記ソース電極
及びドレイン電極の前記ゲート電極に臨む縁部を、前記
ゲート電極方向に対して凹凸を有する波形状に形成した
ことを特徴とする。
するため、半導体基板に設けたソース領域とドレイン領
域との間に、電荷通路となるチャネル領域を設けるとと
もに、前記チャネル領域上にゲート電極を設け、さらに
前記ソース領域とドレイン領域上にソース電極及びドレ
イン電極を設けた半導体装置において、前記ソース電極
及びドレイン電極の前記ゲート電極に臨む縁部を、前記
ゲート電極方向に対して凹凸を有する波形状に形成した
ことを特徴とする。
【０００７】また本発明は、半導体基板に設けたソース
領域とドレイン領域との間に、電荷通路となるチャネル
層を設けるとともに、前記チャネル領域上にゲート電極
を設け、さらに前記ソース領域とドレイン領域上にソー
ス電極及びドレイン電極を設けた半導体装置の製造方法
において、前記半導体基板に、ソース領域、ドレイン領
域、及びチャネル層を設ける第１の工程と、前記半導体
基板の上に絶縁膜を形成する第２の工程と、前記絶縁膜
に前記ゲート電極に対応する開口部を形成し、前記ゲー
ト電極を設ける第３の工程と、前記絶縁膜に前記ソース
電極及びドレイン電極に対応する開口部を形成し、前記
ソース電極及びドレイン電極を設ける第４の工程とを有
し、前記第４の工程で、ソース電極及びドレイン電極に
対応する開口部を形成する際に、当該開口部の前記ゲー
ト電極に臨む縁部を、前記ゲート電極方向に対して凹凸
を有する波形状に形成することにより、前記ソース電極
及びドレイン電極の前記ゲート電極に臨む縁部を、前記
ゲート電極方向に対して凹凸を有する波形状に形成する
ようにしたことを特徴とする。
領域とドレイン領域との間に、電荷通路となるチャネル
層を設けるとともに、前記チャネル領域上にゲート電極
を設け、さらに前記ソース領域とドレイン領域上にソー
ス電極及びドレイン電極を設けた半導体装置の製造方法
において、前記半導体基板に、ソース領域、ドレイン領
域、及びチャネル層を設ける第１の工程と、前記半導体
基板の上に絶縁膜を形成する第２の工程と、前記絶縁膜
に前記ゲート電極に対応する開口部を形成し、前記ゲー
ト電極を設ける第３の工程と、前記絶縁膜に前記ソース
電極及びドレイン電極に対応する開口部を形成し、前記
ソース電極及びドレイン電極を設ける第４の工程とを有
し、前記第４の工程で、ソース電極及びドレイン電極に
対応する開口部を形成する際に、当該開口部の前記ゲー
ト電極に臨む縁部を、前記ゲート電極方向に対して凹凸
を有する波形状に形成することにより、前記ソース電極
及びドレイン電極の前記ゲート電極に臨む縁部を、前記
ゲート電極方向に対して凹凸を有する波形状に形成する
ようにしたことを特徴とする。
【０００８】本発明による半導体装置では、半導体基板
上に設けられるソース電極及びドレイン電極のゲート電
極に臨む縁部を、ゲート電極方向に対して凹凸を有する
波形状に形成したことから、絶縁膜の材質を変えること
なく、また電極間距離を大きくすることなく、チャネル
領域内のゲート−ドレイン間に生じる寄生容量Ｃｇｄ２
を低減することが可能となる。この結果、ＦＥＴを大型
化することなく、高速動作を実現できる。
上に設けられるソース電極及びドレイン電極のゲート電
極に臨む縁部を、ゲート電極方向に対して凹凸を有する
波形状に形成したことから、絶縁膜の材質を変えること
なく、また電極間距離を大きくすることなく、チャネル
領域内のゲート−ドレイン間に生じる寄生容量Ｃｇｄ２
を低減することが可能となる。この結果、ＦＥＴを大型
化することなく、高速動作を実現できる。
【０００９】また本発明による半導体装置の製造方法で
は、半導体基板に、ソース領域、ドレイン領域、及びチ
ャネル層を設け、次に、この半導体基板の上に絶縁膜を
形成する。そして、この絶縁膜にゲート電極に対応する
開口部を形成し、ゲート電極を設ける。また、絶縁膜に
ソース電極及びドレイン電極に対応する開口部を形成
し、ソース電極及びドレイン電極を設ける。そして、こ
のソース電極及びドレイン電極に対応する開口部を形成
する際に、当該開口部のゲート電極に臨む縁部を、ゲー
ト電極方向に対して凹凸を有する波形状に形成すること
により、ソース電極及びドレイン電極のゲート電極に臨
む縁部を、ゲート電極方向に対して凹凸を有する波形状
に形成する。
は、半導体基板に、ソース領域、ドレイン領域、及びチ
ャネル層を設け、次に、この半導体基板の上に絶縁膜を
形成する。そして、この絶縁膜にゲート電極に対応する
開口部を形成し、ゲート電極を設ける。また、絶縁膜に
ソース電極及びドレイン電極に対応する開口部を形成
し、ソース電極及びドレイン電極を設ける。そして、こ
のソース電極及びドレイン電極に対応する開口部を形成
する際に、当該開口部のゲート電極に臨む縁部を、ゲー
ト電極方向に対して凹凸を有する波形状に形成すること
により、ソース電極及びドレイン電極のゲート電極に臨
む縁部を、ゲート電極方向に対して凹凸を有する波形状
に形成する。
【００１０】このように形成した半導体装置では、半導
体基板上に設けられるソース電極及びドレイン電極のゲ
ート電極に臨む縁部を、ゲート電極方向に対して凹凸を
有する波形状に形成したことから、絶縁膜の材質を変え
ることなく、また電極間距離を大きくすることなく、チ
ャネル領域内のゲート−ドレイン間に生じる寄生容量Ｃ
ｇｄ２を低減することが可能となる。この結果、ＦＥＴ
を大型化することなく、高速動作を実現できる。
体基板上に設けられるソース電極及びドレイン電極のゲ
ート電極に臨む縁部を、ゲート電極方向に対して凹凸を
有する波形状に形成したことから、絶縁膜の材質を変え
ることなく、また電極間距離を大きくすることなく、チ
ャネル領域内のゲート−ドレイン間に生じる寄生容量Ｃ
ｇｄ２を低減することが可能となる。この結果、ＦＥＴ
を大型化することなく、高速動作を実現できる。
【００１１】
【発明の実施の形態】以下、本発明による半導体装置及
びその製造方法の実施の形態について説明する。図１
は、本発明の実施の形態による半導体装置であるＭＥＳ
ＦＥＴ（Metal Semiconductor ＦＥＴ）の構成例を示す
図であり、図１（Ａ）は断面図、図１（Ｂ）は上面図で
ある。このＭＥＳＦＥＴは、例えばＧａＡｓ等の化合物
半導体基板１１にｎ型高濃度領域よりなるソース領域１
２とドレイン領域１３が設けられ、その中間にチャンネ
ル領域１４が設けられている。また、化合物半導体基板
１１の上には、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁膜
１５が設けられ、この絶縁膜１５を貫通する状態で、ゲ
ート電極１６、ソース電極１７、及びドレイン電極１８
が設けられている。
びその製造方法の実施の形態について説明する。図１
は、本発明の実施の形態による半導体装置であるＭＥＳ
ＦＥＴ（Metal Semiconductor ＦＥＴ）の構成例を示す
図であり、図１（Ａ）は断面図、図１（Ｂ）は上面図で
ある。このＭＥＳＦＥＴは、例えばＧａＡｓ等の化合物
半導体基板１１にｎ型高濃度領域よりなるソース領域１
２とドレイン領域１３が設けられ、その中間にチャンネ
ル領域１４が設けられている。また、化合物半導体基板
１１の上には、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁膜
１５が設けられ、この絶縁膜１５を貫通する状態で、ゲ
ート電極１６、ソース電極１７、及びドレイン電極１８
が設けられている。
【００１２】そして、図１（Ｂ）に示すように、本例の
ＭＥＳＦＥＴでは、ソース電極１７、及びドレイン電極
１８のゲート電極１６に臨む縁部１７Ａ、１８Ａを、ゲ
ート電極１６の方向に対してノコギリ（ギザギザ）状の
凹凸を有する波形状に形成した。また、図３（Ｂ）に示
す従来例に対して、ゲート電極１６に対するソース電極
１７、及びドレイン電極１８の間隔は、ほぼ等しいもの
となっている。また、絶縁膜１５の材質や膜厚等も、従
来と同様である。このような本形態のＭＥＳＦＥＴで
は、ソース電極１７、及びドレイン電極１８のゲート電
極１６に臨む縁部１７Ａ、１８Ａを、ゲート電極１６の
方向に対してノコギリ状の凹凸を有する波形状に形成し
たことにより、絶縁膜１５の材質を変えることなく、ま
た電極間距離を大きくすることなく、チャンネル領域１
４内のゲート−ドレイン間に生じる寄生容量Ｃｇｄ２を
低減できる。
ＭＥＳＦＥＴでは、ソース電極１７、及びドレイン電極
１８のゲート電極１６に臨む縁部１７Ａ、１８Ａを、ゲ
ート電極１６の方向に対してノコギリ（ギザギザ）状の
凹凸を有する波形状に形成した。また、図３（Ｂ）に示
す従来例に対して、ゲート電極１６に対するソース電極
１７、及びドレイン電極１８の間隔は、ほぼ等しいもの
となっている。また、絶縁膜１５の材質や膜厚等も、従
来と同様である。このような本形態のＭＥＳＦＥＴで
は、ソース電極１７、及びドレイン電極１８のゲート電
極１６に臨む縁部１７Ａ、１８Ａを、ゲート電極１６の
方向に対してノコギリ状の凹凸を有する波形状に形成し
たことにより、絶縁膜１５の材質を変えることなく、ま
た電極間距離を大きくすることなく、チャンネル領域１
４内のゲート−ドレイン間に生じる寄生容量Ｃｇｄ２を
低減できる。
【００１３】次に、本実施の形態によるＭＥＳＦＥＴの
製造方法について説明する。図２（Ａ）〜（Ｄ）は、本
実施の形態の製造方法によるＭＥＳＦＥＴの各工程にお
ける状態を示す断面図である。まず、図２（Ａ）に示す
ように、例えばＧａＡｓ等の化合物半導体基板１１の一
部にｎ型不純物、例えばシリコン（Ｓｉ）をイオン注入
し、アニールすることにより、ソース−ドレイン電極に
対応するｎ型高濃度領域よりなるソース領域１２とドレ
イン領域１３を設け、その中間にチャンネル領域１４を
形成する。
製造方法について説明する。図２（Ａ）〜（Ｄ）は、本
実施の形態の製造方法によるＭＥＳＦＥＴの各工程にお
ける状態を示す断面図である。まず、図２（Ａ）に示す
ように、例えばＧａＡｓ等の化合物半導体基板１１の一
部にｎ型不純物、例えばシリコン（Ｓｉ）をイオン注入
し、アニールすることにより、ソース−ドレイン電極に
対応するｎ型高濃度領域よりなるソース領域１２とドレ
イン領域１３を設け、その中間にチャンネル領域１４を
形成する。
【００１４】次に、図２（Ｂ）に示すように、例えば窒
化シリコン（Ｓｉ３Ｎ４）を、例えばＣＶＤ（chemical
vapor deposition）によって半導体基板１１上に堆積
させて絶縁膜１５を形成した後、この絶縁膜１５のゲー
ト形成領域に対応する部分をレジストパターニングとエ
ッチングによって選択的に除去し、開口部１５Ａを形成
し、半導体基板１１の表面を露出させる。次に、図２
（Ｃ）に示すように、開口部１５Ａ上にゲート電極１６
として、チタン（Ｔｉ）、プラチナ（Ｐｔ）、金（Ａ
ｕ）を順次蒸着し、パターン形成を行う。
化シリコン（Ｓｉ３Ｎ４）を、例えばＣＶＤ（chemical
vapor deposition）によって半導体基板１１上に堆積
させて絶縁膜１５を形成した後、この絶縁膜１５のゲー
ト形成領域に対応する部分をレジストパターニングとエ
ッチングによって選択的に除去し、開口部１５Ａを形成
し、半導体基板１１の表面を露出させる。次に、図２
（Ｃ）に示すように、開口部１５Ａ上にゲート電極１６
として、チタン（Ｔｉ）、プラチナ（Ｐｔ）、金（Ａ
ｕ）を順次蒸着し、パターン形成を行う。
【００１５】その後、図２（Ｄ）に示すように、図１
（Ｂ）に示したような、ゲート電極方向にノコギリ状の
縁部１７Ａ、１８Ａを有するソース電極１７、及びドレ
イン電極１８に対応した開口部１５Ｂ、１５Ｃをレジス
トパターニングとエッチングによって選択的に絶縁膜１
５に形成する。そして、これらの開口部１５Ｂ、１５Ｃ
に、金ゲルマニウム合金（ＡｕＧｅ）、ニッケル（Ｎ
ｉ）を順次蒸着してパターン形成する。その後、熱処理
により合金化させ、オーミック電極によるソース電極１
７、及びドレイン電極１８を形成する。
（Ｂ）に示したような、ゲート電極方向にノコギリ状の
縁部１７Ａ、１８Ａを有するソース電極１７、及びドレ
イン電極１８に対応した開口部１５Ｂ、１５Ｃをレジス
トパターニングとエッチングによって選択的に絶縁膜１
５に形成する。そして、これらの開口部１５Ｂ、１５Ｃ
に、金ゲルマニウム合金（ＡｕＧｅ）、ニッケル（Ｎ
ｉ）を順次蒸着してパターン形成する。その後、熱処理
により合金化させ、オーミック電極によるソース電極１
７、及びドレイン電極１８を形成する。
【００１６】以上のようにして作製したＭＥＳＦＥＴで
は、ソース電極１７、及びドレイン電極１８のゲート電
極１６に臨む縁部１７Ａ、１８Ａを、ゲート電極１６の
方向に対してノコギリ状の凹凸を有する波形状に形成し
たことにより、絶縁膜１５の材質を変えることなく、ま
た電極間距離を大きくすることなく、チャンネル領域１
４内のゲート−ドレイン間に生じる寄生容量Ｃｇｄ２を
低減できる。また、各電極１７、１８の縁部１７Ａ、１
８Ａの先端部に電界集中が起こるため、ＥＦＴの抵抗値
Ｒｏｎは増大しないものである。
は、ソース電極１７、及びドレイン電極１８のゲート電
極１６に臨む縁部１７Ａ、１８Ａを、ゲート電極１６の
方向に対してノコギリ状の凹凸を有する波形状に形成し
たことにより、絶縁膜１５の材質を変えることなく、ま
た電極間距離を大きくすることなく、チャンネル領域１
４内のゲート−ドレイン間に生じる寄生容量Ｃｇｄ２を
低減できる。また、各電極１７、１８の縁部１７Ａ、１
８Ａの先端部に電界集中が起こるため、ＥＦＴの抵抗値
Ｒｏｎは増大しないものである。
【００１７】なお、以上の形態は、ＭＥＳＦＥＴを例に
説明したが、本発明はこれに限らず、例えば高周波用Ｉ
Ｃ向きのＨＥＭＴ（High Electron Mobility Transisto
r）や、ゲート部にｐｎ接合を用いたＪＥＦＴ（Junctio
nＦＥＴ）、あるいはＪＨＥＭＴ（JunctionＨＥＭＴ）
等においても同様に適用し得るものである。また、以上
の形態では、ソース電極１７、及びドレイン電極１８の
ゲート電極１６に臨む縁部１７Ａ、１８Ａを、ゲート電
極１６の方向に対してノコギリ（ギザギザ）状の凹凸を
有する波形状に形成したが、この形状としては、ノコギ
リ状に限らず、他の波形、例えば急峻な正弦波形等であ
ってもよい。
説明したが、本発明はこれに限らず、例えば高周波用Ｉ
Ｃ向きのＨＥＭＴ（High Electron Mobility Transisto
r）や、ゲート部にｐｎ接合を用いたＪＥＦＴ（Junctio
nＦＥＴ）、あるいはＪＨＥＭＴ（JunctionＨＥＭＴ）
等においても同様に適用し得るものである。また、以上
の形態では、ソース電極１７、及びドレイン電極１８の
ゲート電極１６に臨む縁部１７Ａ、１８Ａを、ゲート電
極１６の方向に対してノコギリ（ギザギザ）状の凹凸を
有する波形状に形成したが、この形状としては、ノコギ
リ状に限らず、他の波形、例えば急峻な正弦波形等であ
ってもよい。
【００１８】
【発明の効果】以上説明したように本発明による半導体
装置では、半導体基板上に設けられるソース電極及びド
レイン電極のゲート電極に臨む縁部を、ゲート電極方向
に対して凹凸を有する波形状に形成した。このため、絶
縁膜の材質を変えることなく、また電極間距離を大きく
することなく、チャネル領域内のゲート−ドレイン間に
生じる寄生容量Ｃｇｄ２を低減することが可能となり、
高周波に対応したトランジスタを作成することができる
効果がある。
装置では、半導体基板上に設けられるソース電極及びド
レイン電極のゲート電極に臨む縁部を、ゲート電極方向
に対して凹凸を有する波形状に形成した。このため、絶
縁膜の材質を変えることなく、また電極間距離を大きく
することなく、チャネル領域内のゲート−ドレイン間に
生じる寄生容量Ｃｇｄ２を低減することが可能となり、
高周波に対応したトランジスタを作成することができる
効果がある。
【００１９】また本発明による半導体装置の製造方法で
は、半導体基板上に設けられるソース電極及びドレイン
電極のゲート電極に臨む縁部を、ゲート電極方向に対し
て凹凸を有する波形状に形成するようにした。このた
め、絶縁膜の材質を変えることなく、また電極間距離を
大きくすることなく、チャネル領域内のゲート−ドレイ
ン間に生じる寄生容量Ｃｇｄ２を低減することが可能と
なり、高周波に対応したトランジスタを作成することが
できる効果がある。
は、半導体基板上に設けられるソース電極及びドレイン
電極のゲート電極に臨む縁部を、ゲート電極方向に対し
て凹凸を有する波形状に形成するようにした。このた
め、絶縁膜の材質を変えることなく、また電極間距離を
大きくすることなく、チャネル領域内のゲート−ドレイ
ン間に生じる寄生容量Ｃｇｄ２を低減することが可能と
なり、高周波に対応したトランジスタを作成することが
できる効果がある。
【図１】本発明の実施の形態による半導体装置の構成例
を示す断面図及び上面図である。
を示す断面図及び上面図である。
【図２】図１に示す半導体装置の製造工程を示す断面図
である。
である。
【図３】従来の半導体装置の構成例を示す断面図及び上
面図である。
面図である。
１１……化合物半導体基板、１２……ソース領域、１３
……ドレイン領域、１４……チャンネル領域、１５……
絶縁膜、１６……ゲート電極、１７……ソース電極、１
８……ドレイン電極。
……ドレイン領域、１４……チャンネル領域、１５……
絶縁膜、１６……ゲート電極、１７……ソース電極、１
８……ドレイン電極。
Claims (8)
- 【請求項１】 半導体基板に設けたソース領域とドレイ
ン領域との間に、電荷通路となるチャネル領域を設ける
とともに、前記チャネル領域上にゲート電極を設け、さ
らに前記ソース領域とドレイン領域上にソース電極及び
ドレイン電極を設けた半導体装置において、 前記ソース電極及びドレイン電極の前記ゲート電極に臨
む縁部を、前記ゲート電極方向に対して凹凸を有する波
形状に形成した、 ことを特徴とする半導体装置。 - 【請求項２】 前記凹凸を有する波形状がノコギリ波形
状であることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 ＭＥＳＦＥＴの構造を有することを特徴
とする請求項１記載の半導体装置。 - 【請求項４】 ＨＥＭＴの構造を有することを特徴とす
る請求項１記載の半導体装置。 - 【請求項５】 ＪＦＥＴの構造を有することを特徴とす
る請求項１記載の半導体装置。 - 【請求項６】 ＪＨＥＭＴの構造を有することを特徴と
する請求項１記載の半導体装置。 - 【請求項７】 半導体基板に設けたソース領域とドレイ
ン領域との間に、電荷通路となるチャネル層を設けると
ともに、前記チャネル領域上にゲート電極を設け、さら
に前記ソース領域とドレイン領域上にソース電極及びド
レイン電極を設けた半導体装置の製造方法において、 前記半導体基板に、ソース領域、ドレイン領域、及びチ
ャネル層を設ける第１の工程と、 前記半導体基板の上に絶縁膜を形成する第２の工程と、 前記絶縁膜に前記ゲート電極に対応する開口部を形成
し、前記ゲート電極を設ける第３の工程と、 前記絶縁膜に前記ソース電極及びドレイン電極に対応す
る開口部を形成し、前記ソース電極及びドレイン電極を
設ける第４の工程とを有し、 前記第４の工程で、ソース電極及びドレイン電極に対応
する開口部を形成する際に、当該開口部の前記ゲート電
極に臨む縁部を、前記ゲート電極方向に対して凹凸を有
する波形状に形成することにより、前記ソース電極及び
ドレイン電極の前記ゲート電極に臨む縁部を、前記ゲー
ト電極方向に対して凹凸を有する波形状に形成するよう
にした、 ことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記凹凸を有する波形状がノコギリ波形
状であることを特徴とする請求項７記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31859599A JP2001135645A (ja) | 1999-11-09 | 1999-11-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31859599A JP2001135645A (ja) | 1999-11-09 | 1999-11-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001135645A true JP2001135645A (ja) | 2001-05-18 |
Family
ID=18100901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31859599A Pending JP2001135645A (ja) | 1999-11-09 | 1999-11-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001135645A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242679A (ja) * | 2006-03-06 | 2007-09-20 | Sharp Corp | 電子デバイス |
| US7462865B2 (en) | 2005-12-07 | 2008-12-09 | Samsung Electronics Co., Ltd. | Display and manufacturing method thereof |
-
1999
- 1999-11-09 JP JP31859599A patent/JP2001135645A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7462865B2 (en) | 2005-12-07 | 2008-12-09 | Samsung Electronics Co., Ltd. | Display and manufacturing method thereof |
| JP2007242679A (ja) * | 2006-03-06 | 2007-09-20 | Sharp Corp | 電子デバイス |
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