JP2007242679A - 電子デバイス - Google Patents

Abstract

【課題】電極間の電界分布を均一化することにより高耐圧化を図れる電子デバイスを提供する。
【解決手段】この発明の電子デバイスによれば、アンドープＡｌＧａＮ層１０３の誘電率よりも高い誘電率を有する誘電体層１０８がゲートショットキ電極１０６の対向部１０６Ａを覆っていることで、ゲートショットキ電極１０６とドレインオーミック電極１０７との間の耐圧を向上できる。さらに、誘電体層１０８はゲートショットキ電極１０６からドレインオーミック電極１０７に向かって先細の先細部１０９を有するので、ゲートショットキ電極１０６に近いほど電界の集中を緩和する効果が高くなり、特に、電極間の電界分布を均一化して高耐圧化を図れる。
【選択図】図１

Description

この発明は、電子デバイスおよびＨＦＥＴ(Heterostructure Field Effect Transistor；ヘテロ構造電界効果トランジスタ)に関し、特に、ＧａＮヘテロ構造ＦＥＴに好適なものである。

従来、電子デバイスとしては、図５に示すＧａＮへテロ構造ＦＥＴがある(例えば、非特許文献１を参照)。

図５は、上記ＧａＮヘテロ構造ＦＥＴの断面図を示している。このＧａＮヘテロ構造ＦＥＴは、図５に示すように、サファイア基板２００１上に、厚さ約３μｍのアンドープＧａＮからなるＧａＮ層２００２と、厚さ２０ｎｍのアンドープＡl_０.５Ｇａ_０.５ＮからなるＡl_０.５Ｇａ_０.５Ｎ層２００３とが順次形成されている。そのＡl_０.５Ｇａ_０.５Ｎ層２００３上に、Ｔi／Ａl／Ｎi／Ａuからなるソースオーミック電極２００５と、Ｎi／Ａuからなるゲートショットキー電極２００６と、Ｔi／Ａl／Ｎi／Ａuからなるドレインオーミック電極２００７とを順次形成している。ＧａＮ層２００２とＡl_０.５Ｇａ_０.５Ｎ層２００３の境界の領域に２ＤＥＧ(２Dimensional Electron Gas；２次元電子ガス)２００４が発生する。２ＤＥＧの濃度は８×１０^１２ｃｍ^−２である。また、素子分離のためのアイソレーションメサ２０１２を形成している。

ところで、上記従来のＧａＮヘテロ構造ＦＥＴにおいて、ゲートショットキー電極２００６とドレインオーミック電極２００７との間の電界が半導体の破壊電界を上回ると、デバイスの絶縁破壊が起こる。半導体がＧａＮの場合は、破壊電界Ｅmaxが約５ＭＶ/ｃｍである。ここで、ドレインオーミック電極２００７とゲートショットキー電極２００６との間隔がＬdgであり、ドレイン・ゲート印加電圧がＶdgであれば、平均の電界はＶdg/Ｌdgで表される。しかし、電界分布は一般的に不均一であり、電界が最大となるのはゲートショットキー電極２００６辺りにある。この最大の電界は通常平均の電界より高いから、通常のデバイスの耐圧は(Ｌdg×Ｅmax)より低い。

図６に示すＧａＮヘテロ構造ＦＥＴのデバイス構造は、図５に示す従来のＧａＮヘテロ構造ＦＥＴの構造と同じものである。図６にはデバイス構造と共に電位分布を示している。この電位分布はシミュレーションによって計算したものである。図６に示すヘテロ構造ＦＥＴの断面図を用いて、この発明が解決しようとする課題を以下に詳しく説明する。

サファイア基板２１０１の上に、厚さ３μｍのアンドープＧａＮからなるＧａＮ層２１０２と厚さ２０ｎｍのアンドープＡl_０.５Ｇａ_０.５ＮからなるＡl_０.５Ｇａ_０.５Ｎ層２１０３を形成し、そのＡl_０.５Ｇａ_０.５Ｎ層２１０３上に、ソースオーミック電極２１０５とゲートショットキー電極２１０６およびドレインオーミック電極２１０７を形成している。上記ＧａＮ層２１０２とＡl_０.５Ｇａ_０.５Ｎ層２１０３の境界の領域に２ＤＥＧ２１０４が発生する。このときの２ＤＥＧの濃度は８×１０^１２ｃｍ^−２である。ここで、ドレインオーミック電極２１０７とゲートショットキー電極２１０６との間隔Ｌdgは３μｍ、ドレイン・ソース印加電圧Ｖdsは４００Ｖ、ゲート・ソース印加電圧Ｖgsは−１０Ｖである。このバイアス条件の場合は、デバイスがオフ状態(チャネルが空乏化され、電流が流れない状態)である。

図６において、等電位線の間隔が狭いところは電界が高いことを示している。図６から明らかなように、ゲートショットキー電極２１０６近傍では電界が高くなることが分かる。シミュレーション結果によって、このバイアス条件では最大電界が９.４８ＭＶ／ｃｍもあり、破壊電界Ｅmax(約５ＭＶ／ｃｍ)を大きく上回ることが分かる。実物のＧａＮヘテロ構造ＦＥＴに同じバイアス条件の電圧を印加すると絶縁破壊が起こる。

電位がゲート電極の近い領域に集中する程度はデバイスのチャネル辺りにある固定電荷(fixed charge)濃度に依存する。実用的なＧａＮヘテロ構造ＦＥＴには、ＡlＧａＮ層の組成または不純物ドーピングによって、この固定電荷濃度がある程度制御できる。固定電荷濃度が高い場合は、デバイスがオン状態の時の２ＤＥＧ濃度ｎｓが高くてオン抵抗が低いので、オフ状態の時の電界集中程度が高くて耐圧が低くなる。しかしながら、オン状態での抵抗が低くてオフ状態での耐圧が高いことが望ましい。

なお、ＧaＮヘテロ構造ＦＥＴは、ＧaＡsやＳiのＦＥＴと異なって、フィールドプレート(Field plate)構造は有効ではない。このようなＧaＮヘテロ構造ＦＥＴにフィールドプレートを用いる場合は、半導体層の最大電界が低いが、フィールドプレート下側の絶縁膜の電界が高いために、絶縁膜で絶縁破壊が起こるという問題がある(通常の絶縁膜の破壊電界はＧaＡsやＳiの破壊電界より高いが、ＧaＮの破壊電界と同じ程度である)。
「オーバーラッピングゲート構造の高ブレークダウンＧａＮ ＨＥＭＴ(High Breakdown GaN HEMT with Overlapping Gate Structure)」、第２１巻、エレクトロン・デバイス・レターズ(Electron Device Letters)、アイトリプルイー(IEEE)、２０００年、p.４２１−４２３

そこで、この発明の課題は、電極間の電界分布を均一化することにより高耐圧化を図れる電子デバイスを提供することにある。

上記課題を解決するため、この発明の電子デバイスは、半導体層と、
上記半導体層上に形成された第１の電極と、
上記半導体層上に形成されると共に上記第１の電極に対して上記半導体層の表面に沿って隣り合う第２の電極と、
上記第２の電極に対向する上記第１の電極の対向部を覆うと共に上記半導体層の誘電率よりも高い誘電率を有する誘電体層とを備え、
上記誘電体層は、
上記半導体層の表面に平行な面による断面形状が上記第１の電極から上記第２の電極に向かって先細の先細部を有すると共に、上記半導体層の表面に平行な面による断面形状が略波形である。

この発明の電子デバイスによれば、上記半導体層の誘電率よりも高い誘電率を有する誘電体層が上記第１の電極の対向部を覆っていることで、第１の電極と第２の電極との間の耐圧を向上できる。さらに、上記誘電体層は、第１の電極から第２の電極に向かって先細の先細部を有するので、第１の電極に近いほど電界の集中を緩和する効果が高くなり、特に、第１の電極に電界が集中し易い場合に、電極間の電界分布を均一化して高耐圧化を図れる。

また、一実施形態の電子デバイスでは、上記誘電体層の先細部は、上記第２の電極に達している。

この実施形態の電子デバイスでは、上記誘電体層の先細部が第２の電極に達しているので、第１の電極から第２の電極に亘る領域において、電極間の電界分布を均一化して高耐圧化を図れる。

また、一実施形態の電子デバイスでは、上記誘電体層の上記先細部は、上記第１の電極の対向面のエッジが上記半導体層の表面に沿って延在する方向の寸法が、上記第１の電極と第２の電極との間の距離よりも小さい。

この実施形態の電子デバイスでは、半導体層の表面の単位面積当たりについて、誘電体層の断面形状の波形の波数を増やして、誘電体層の先細部の数を増やし、誘電体層による電界分布の均一化を促進できる。

また、一実施形態の電子デバイスでは、上記誘電体層は、誘電率が略一定値εであると共に上記半導体層の表面の法線方向の寸法が略一定値ｔであり、
上記半導体層のシート電荷濃度をＮｓとし、
上記第１の電極と第２の電極との間の距離をＬｄｇとし、
上記第１の電極と第２の電極との間に印加する最大電圧をＶｄｇとし、
電子の電荷をｑとし、
上記半導体層の表面の法線方向をｙ方向とし、上記第１の電極の対向部の直線状のエッジが上記半導体層の表面に沿って延在する方向をｚ方向とし、上記ｙ方向とｚ方向とに直交する方向をｘ方向とし、
上記先細部は、上記ｘ方向における上記第１の電極側の端の上記ｚ方向の寸法がｗ０であるとすると、
上記第１の電極側の端から上記ｘ方向にｘ１だけ離れた位置での上記先細部の上記ｚ方向の寸法ｗ(ｘ１)を、ＭＫＳＡ単位系において、
ｗ(ｘ１)＝[１−ｘ１・ｑ・Ｎｓ・Ｌｄｇ/(ε・Ｖｇｄ・t)]・ｗ０ … (１)
上式(１)で算出される値とする。

この実施形態の電子デバイスでは、上記誘電体層の先細部のｚ方向の幅ｗ(ｘ１)を上式(１)のように設定することで、先細部による電界均一化の効果を最も良く発揮することが可能となり、特に高耐圧化を図れる。

また、一実施形態の電子デバイスは、上記誘電体層は、上記半導体層の上に積層された複数の誘電体膜を有し、
各誘電体膜の厚さｔｉと誘電率εｉとの積(ｔｉ・εｉ)の総和をΣｉ(ｔｉ・εｉ)とし、
上記半導体層のシート電荷濃度をＮｓとし、
上記第１の電極と第２の電極との間の距離をＬｄｇとし、
上記第１の電極と第２の電極との間に印加する最大電圧をＶｄｇとし、
電子の電荷をｑとすると、ＭＫＳＡ単位系において、
Σｉ(ｔｉ・εｉ) ≧ ｑ・Ｎｓ・(Ｌｄｇ)^２/Ｖｄｇ … (２)
上式(２)を満たす。

この実施形態の電子デバイスでは、上記誘電体層が有する各誘電体膜の厚さｔｉと誘電率εｉとの積(ｔｉ・εｉ)の総和Σｉ(ｔｉ・εｉ)が上式(２)を満たすことで、誘電体層による電界均一化の効果を促進でき、高耐圧化を図れる。

また、一実施形態の電子デバイスでは、上記誘電体層は、上記第２の電極に対向する上記第１の電極の対向面の略全体を覆っている。

この実施形態の電子デバイスによれば、誘電体層による電界均一化の効果を促進でき、高耐圧化を図れる。

また、一実施形態の電子デバイスでは、上記半導体層を、III−Ｎ化合物半導体で作製した。

この実施形態の電子デバイスによれば、III−Ｎ化合物半導体で作製された電子デバイスの高耐圧化を図れる。

この発明によれば、半導体層の誘電率よりも高い誘電率を有する誘電体層が第１の電極の対向部を覆っていることで、第１の電極と第２の電極との間の耐圧を向上でき、さらに、上記誘電体層は、第１の電極から第２の電極に向かって先細の先細部を有するので、第１の電極に近いほど電界の集中を緩和する効果が高くなり、特に、第１の電極に電界が集中し易い場合に、電極間の電界分布を均一化して高耐圧化を図れる。

以下、この発明を図示の実施の形態により詳細に説明する。

まず、この発明の実施形態を説明する前に、誘電体層で電界を均一化する比較例および誘電体層のグレーティングについて、説明する。

(比較例)
図３に示すように、この比較例としてのＧａＮヘテロ構造ＦＥＴは、サファイア基板３０１の上に、厚さ３μｍのアンドープＧａＮからなるアンドープＧａＮ層３０２と厚さ２０ｎｍのアンドープＡｌ_０.２Ｇａ_０.８ＮからなるアンドープＡｌＧａＮ層３０３が形成されている。このアンドープＡｌＧａＮ層３０３の上に、ソースオーミック電極３０５、ゲートショットキ電極３０６、およびドレインオーミック電極３０７が同じ半導体表面に形成されている。アンドープＡｌＧａＮ層３０３の上に、厚さ８００ｎｍ、比誘電率εr＝３２の誘電体からなる誘電体層３０８が形成されている。アンドープＧａＮ層３０２とアンドープＡｌＧａＮ層３０３の境界の領域に、２ＤＥＧ(２次元電子ガス)３０４が発生する。この２ＤＥＧ３０４の濃度は６×１０^１２ｃｍ^−２である。

図３の比較例では、ゲートショットキ電極３０６とドレインオーミック電極３０７との間の距離(ゲート・ドレイン間距離)Ｌｇｄは、３.５μｍである。また、ドレインオーミック電極３０７とソースオーミック電極３０５との間の印加電圧Ｖｄｓは(耐圧と同じく)４０５Ｖであり、ゲートショットキ電極３０６とソースオーミック電極３０５との間の印加電圧Ｖｇｓは、−１０Ｖである。このバイアス条件の場合は、この比較例のデバイスがオフ状態であり、チャネルが空乏化されて電流が流れない状態である。

図３に示す比較例の１００Ｖ,２００Ｖ,３００Ｖのシミュレーションによる各等電位線の分布と、図６に示す従来例の１００Ｖ,２００Ｖ,３００Ｖの各等電位線の分布とを比較すれば、誘電体層３０８を有する比較例の方が、電界の均一性がよいことが分かる。これは、マクスウェル(Ｍａｘｗｅｌｌ)式「ｄｉｖ(εＥ)＝ρ」によれば、電荷密度ρが存在して、誘電率εが高くなるほど電界Ｅの勾配が小さくなることとして説明できる。

(グレーデッド誘電体層の説明)
次に、誘電体層のグレーディングについて説明する。

前述の比較例のように、厚さ一定の誘電率が高い誘電体層３０８を有するＧａＮヘテロ構造ＦＥＴは電界の均一化に有効である。しかし、厚さ一定の誘電体層は最適ではない。電位の変化が１次元の場合はＭａｘｗｅｌｌ式が次式(１)のようになる。

Ｅ・ｄε/ｄｘ ＋ ε・ｄＥ/ｄｘ ＝ ρ … (１)
理想的な場合は電界の変化が無くて、電界の微分ｄＥ/ｄｘがゼロである。したがって、１次元の場合は誘電率が理想的に次式(２)のように変わるとよい。

ｄε/ｄｘ ＝ ρ/Ｅ = ρ・Ｌ/Ｖ … (２)
式(２)では、Ｌは隣り合う２つの電極間の間隔であって、Ｖは２つの電極間の印加電圧である。

電子デバイスがＧａＮヘテロ構造ＦＥＴの場合は式(２)をより詳しく次の式(３)のように表せる。すなわち、ＧａＮヘテロ構造ＦＥＴの場合、電界が最も高い領域はゲート電極とドレイン電極の間にあるので、このゲート電極とドレイン電極との間の領域での誘電体層の膜厚あるいは誘電率のグレーディングが有効である。ＧａＮヘテロ構造ＦＥＴの場合は、上記式(２)が次式(３)のようになる。なお、式(３)では、ＭＫＳＡ単位系を採用している。

式(３)では、式(２)の「Ｖ」がドレイン電極とゲート電極との間の印加電圧Ｖｄｇとなる。また、式(３)では、「ｙ」は誘電体層の底面をゼロとし上面をｔとするゲート電極とドレイン電極との間の半導体層の表面に垂直な方向の座標を表す。また、式(３)では、「ｘ」は、ゲート電極とドレイン電極との間の半導体層の表面の法線方向をｙ方向とし、ドレイン電極に対向するゲート電極の対向部のエッジが上記半導体層の表面に沿って延在する方向をｚ方向とし、上記ｙ方向とｚ方向とに直交する方向をｘ方向としたときのｘ方向の座標である。また、式(３)では、ｑは電子の電荷であり、Ｎｓは半導体層のシート荷電濃度であり、Ｌｄｇはドレイン電極とゲート電極との間の距離であり、Ｖｄｇはドレイン電極とゲート電極との間に印加する電圧である。

したがって、誘電体層の誘電率εが一定の場合は誘電体層の厚さｔ(ｘ)は、理想的には次式(４)のように変化させたグレーディング構造にする。

ｄｔ(ｘ)/ｄｘ ＝ −ｑ・Ｎｓ・Ｌｄｇ/(ε・Ｖｇｄ) … (４)
一方、誘電体層の厚さｔが一定である場合は誘電率ε(ｘ)は理想的には次式(５)のように変化させたグレーディング構造にする。

ｄε(ｘ)/ｄｘ ＝ −ｑ・Ｎｓ・Ｌｄｇ/(Ｖｇｄ・t) … (５)
式(４)と式(５)は、誘電率が高い誘電体が電界に最も強い影響を与えると仮定している。この仮定が合うようにするには、次の２つの条件を満たす必要がある。
(Ａ) 誘電体層の誘電率ε２が下側の半導体層の誘電率ε１よりも高い。
(Ｂ) 積(ε２×ｔ２)が積(ε１×ｔ１)よりも大きい、または、
積(ε２×ｔ２)が積(ε１×Ｌｄｇ)よりも大きい。

(ｔ１＝誘電体層の厚さ、ｔ２＝半導体層の厚さ)
実用的には、高誘電体層の式(５)のような誘電率グレーディング、あるいは、高誘電体層の式(４)のような厚さのグレーディングは困難である。

しかし、本発明者らは、次の実施の形態のように、誘電率と厚さが一定の高誘電体層を略波形にパタ−ニングにすることによって、前述した誘電率あるいは厚さのグレーディングと同じような効果があることを見い出した。

(実施の形態)
次に、図１に、この発明の電子デバイスの一実施形態としてのＡｌＧａＮ/ＧａＮ系ＨＦＥＴ(Heterostructure Field Effect Transistor；ヘテロ構造電界効果トランジスタ)を示す。この実施形態は、サファイア基板１０１の上に、厚さ３μｍのアンドープＧａＮからなるアンドープＧａＮ層１０２と厚さ２０ｎｍのアンドープＡｌ_０.２Ｇａ_０.８ＮからなるアンドープＡｌＧａＮ層１０３が形成されている。このアンドープＡｌＧａＮ層１０３の上に、Ｔｉ/Ａｌ/Ｎｉ/Ａｕの積層からなるソースオーミック電極１０５、第１の電極としてのＷＮ/Ａｕの積層からなるゲートショットキ電極１０６、および第２の電極としてのＴｉ/Ａｌ/Ｎｉ/Ａｕの積層からなるドレインオーミック電極１０７が同じ半導体表面に形成されている。アンドープＡｌＧａＮ層１０３の上に、厚さ８００ｎｍ、比誘電率εr＝３２の誘電体からなる誘電体層１０８が形成されている。この誘電体層１０８はＴａ_２Ｏ_５層からなる。Ｔａ_２Ｏ_５は、破壊電界が５ＭＶ/ｃｍと高いので、本発明に用いる誘電体層として適切な材料である。

この実施形態は、アンドープＧａＮ層１０２とアンドープＡｌＧａＮ層１０３で構成するアイソレーションメサ１１２を有する。アンドープＧａＮ層１０２とアンドープＡｌＧａＮ層１０３の境界の領域に、２ＤＥＧ(２次元電子ガス)１０４が発生する。この２ＤＥＧ１０４の濃度は６×１０^１２ｃｍ^−２である。

上記誘電体層１０８は、アンドープＡｌＧａＮ層１０３の誘電率よりも高い誘電率を有し、基部１０８Ａと複数の先細部１０９を有する。この誘電体層１０８は、誘電率が略一定値εであると共に上記アンドープＡｌＧａＮ層１０３の表面１０３Ａの法線方向の寸法(つまり厚さ)が略一定値ｔ(ｍ)である。

誘電体層１０８の基部１０８Ａは、ソースオーミック電極１０５の上面の略半分とゲートショットキ電極１０６の上面の略全面を覆っている。誘電体層１０８の基部１０８Ａは、ドレインオーミック電極１０７に対向するゲートショットキ電極１０６の対向部１０６Ａを覆っている。この誘電体層１０８は、アンドープＡｌＧａＮ層１０３の表面１０３Ａに平行な面による断面形状が略波形である。

誘電体層１０８の先細部１０９は、アンドープＡｌＧａＮ層１０３の表面１０３Ａに平行な面による断面形状がゲートショットキ電極１０６からドレインオーミック電極１０７に向かって先細になっている。また、この先細部１０９は、先端部１０９Ａがドレインオーミック電極１０７に達していて、先端部１０９Ａはドレインオーミック電極１０７の上面に被さっている。

この実施形態によれば、上記アンドープＡｌＧａＮ層１０３の誘電率よりも高い誘電率を有する誘電体層１０８がゲートショットキ電極１０６の対向部１０６Ａを覆っているので、ゲートショットキ電極１０６とドレインオーミック電極１０７との間の耐圧を向上できる。さらに、上記誘電体層１０８は、ゲートショットキ電極１０６からドレインオーミック電極１０７に向かって先細の先細部１０９を有する。これにより、特に、電界が集中し易いゲートショットキ電極１０６に近いほど電界の集中を緩和する効果が高くなり、ゲートショットキ電極１０６とドレインオーミック電極１０７間の電界分布を均一化して高耐圧化を図れる。つまり、この実施形態によれば、ゲート・ドレイン間の最大電界が低くて、耐圧が高い。ＨＦＥＴの２ＤＥＧ(２次元電子ガス)濃度が高くても電界の集中が起こらないので、チャネルの抵抗が低いにもかかわらず耐圧が高い。

また、誘電体層１０８の先細部１０９は、ゲートショットキ電極１０６の対向部１０６Ａの直線状のエッジ１０６Ａ−１がアンドープＡｌＧａＮ層１０３の表面１０３Ａに沿って延在する方向(ｚ方向)の寸法の最大値が、ゲートショットキ電極１０６とドレインオーミック電極１０７との間の距離Ｌｄｇよりも小さい。この実施形態では、距離Ｌｄｇを３.５μｍとした。

次に、この実施形態のＨＦＥＴの製造方法の概略を説明する。まず、サファイア基板１０１上にＧａＮ層１０２、ＡｌＧａＮ層１０３の各半導体層を順に成長する。結晶成長方法としてはＭＢＥ(Molecular Beam Epitaxy)またはＭＯＣＶＤ(Metal Oraganic Chemical Vapor Deposition)が有効である。

次に、アイソレーションメサ１１２をドライエッチングで形成する。次に、ＡｌＧａＮ層１０３に、ソース電極１０５とドレイン電極１０７を形成して、コンタクト抵抗が低くなるように熱処理する。次に、ゲートショットキ電極１０６を形成する。次に、Ｔａ_２Ｏ_５層１０８を全面にデポ(デポジション:堆積)して、ウェットエッチング、またはリフトオッフでパターニングを行う。デポ方法としてはスパッターまたはスピンオンプロセスが有効である。スピンオンの場合はデポした後に熱処理を行う。

(実施例)
次に、この実施形態のより好ましい一例では、誘電体層１０８の先細部１０９の最適の幅ｗ(ｘ)は次式(６)で表される。

この幅ｗ(ｘ)とは、アンドープＡｌＧａＮ層１０３の表面１０３Ａの法線方向をｙ方向とし、ゲートショットキ電極１０６がドレインオーミック電極１０７に対向する対向部１０６Ａの直線状のエッジ１０６Ａ−１が上記アンドープＡｌＧａＮ層１０３の表面１０３Ａに沿って延在する方向をｚ方向とし、上記ｙ方向とｚ方向とに直交する方向をｘ方向としたときに、上記ゲートショットキ電極１０６側の端１０９Ｂから上記ｘ方向にｘ１(ｍ)だけ離れた位置での先細部１０９の上記ｚ方向の寸法(ｍ)である。

ｗ(ｘ)＝[１−ｘ・ｑ・Ｎｓ・Ｌｄｇ/(ε・Ｖｇｄ・t)]・ｗ０ … (６)
式(６)は、ＭＫＳＡ単位系を採用している。式(６)において、上記誘電体層１０８は、誘電率が略一定値εであると共に上記半導体層の表面の法線方向の寸法が略一定値ｔであり、先細部１０９は、ｘ方向におけるゲートショットキ電極１０６側の端１０９Ｂのｚ方向の寸法がｗ０であるとしている。また、式(６)において、上記アンドープＡｌＧａＮ層１０３のシート電荷濃度をＮｓとし、ゲートショットキ電極１０６とドレインオーミック電極１０７との間の距離をＬｄｇとし、ゲートショットキ電極１０６とドレインオーミック電極１０７との間に印加する最大電圧をＶｄｇとし、電子の電荷をｑとしている。なお、この誘電体層１０８の厚さ(ｙ方向寸法)は、ｑ・Ｎｓ(Ｌｄｇ)^２/(ε・Ｖｇｄ)よりも厚いことが望ましい。

このより好ましい一例では、誘電体層１０８の先細部１０９の幅ｗ(ｘ)が式(６)で表され、かつ、先細部１０９のゲートショットキ電極１０６側の端１０９Ｂとゲートショットキ電極１０６との距離が０.２５ミクロンであり、先細部１０９の後端１０９Ｂは最大幅ｗ０としての約１.８μｍの幅である。一方、先細部１０９の幅ｗ(ｘ)は、ドレインオーミック電極１０７の端面１０７Ａにおいて、約０.２ミクロンである。また、誘電体層１０８の厚さは８００ｎｍで一定である。

図２Ａにこのより好ましい一例をアンドープＡｌＧａＮ層１０３の表面１０３Ａの法線方向の上方から下方に見た様子を示し、図２Ｂにこのより好ましい一例の断面を示す。図２Ｂは図２ＡのＵ−Ｕ断面を示す断面図である。図２Ａおよび図２Ｂでは、ドレインオーミック電極１０７とソースオーミック電極１０５との間に５２５(Ｖ)を印加し、ゲートショットキ電極１０６とソースオーミック電極１０５との間に−１０(Ｖ)を印加した場合の等電位線を示している。このバイアス条件では、トランジスタがオフの状態(チャネルが空乏化されて電流が流れない状態)である。なお、この等電位線はシミュレーションによって計算したものである。

図２Ａ,図２Ｂに示す好ましい一例の各等電位線の分布と、図５Ａ,図５Ｂに示す比較例の各等電位線の分布とを比較すれば、好ましい一例の如く先細部１０９を有する波形にパターニングした誘電体層１０８を備えたことで、電界の均一性を向上できることが分かる。図５Ａ,図５Ｂに示す比較例は、前述した図３に示す比較例と同じ構成である。図３では比較例のドレインオーミック電極３０７とソースオーミック電極３０５との間に４０５Ｖを印加したが、図５Ａ,図５Ｂでは同じ比較例のドレインオーミック電極３０７とソースオーミック電極３０５との間に４０５Ｖを印加した。

すなわち、好ましい一例を示す図２Ａ,図２Ｂと比較例を示す図４Ａ,図４Ｂは共にドレインオーミック電極とソースオーミック電極との間に５２５(Ｖ)を印加し、ゲートショットキ電極とソースオーミック電極との間に−１０(Ｖ)を印加した。図４Ａ,図４Ｂに示す各等電位線の分布に比べて図２Ａ,図２Ｂに示す各等電位線の分布が均一化されたことで、比較例の耐圧４０５Ｖに比べて、上記好ましい一例では耐圧を５２５Ｖに向上させることができた。

なお、上記実施形態では、上記アンドープＡｌＧａＮ層１０３上に１つの誘電体層１０８を形成したが、この誘電体層１０８を、上記アンドープＡｌＧａＮ層１０３上に積層した複数の誘電体膜で構成してもよい。この場合、各誘電体層の厚さｔｉと誘電率εｉとの積(ｔｉ・εｉ)の総和をΣｉ(ｔｉ・εｉ)とすると次式(７)を満たすことが望ましい。なお、式(７)において、ＭＫＳＡ単位系を採用している。

Σｉ(ｔｉ・εｉ)≧ｑ・Ｎｓ・(Ｌｄｇ)^２/Ｖｄｇ … (７)
式(７)において、Ｎｓは上記アンドープＡｌＧａＮ層１０３のシート電荷濃度であり、Ｌｄｇは上記ゲートショットキ電極１０６とドレインオーミック電極１０７との間の距離であり、Ｖｄｇは上記ゲートショットキ電極１０６とドレインオーミック電極１０７との間に印加する最大電圧であり、ｑは電子の電荷である。

上記誘電体層１０８が有する各誘電体膜の厚さｔｉと誘電率εｉとの積(ｔｉ・εｉ)の総和Σｉ(ｔｉ・εｉ)が上式(７)を満たすことで、誘電体層１０８による電界均一化の効果を促進でき、高耐圧化を図れる。

尚、上記実施形態では、電子デバイスがＡｌＧａＮ/ＧａＮ系ＨＦＥＴである場合を説明したが、この発明は、他のＨＦＥＴ、ＳＡＷ(Surface Acoustic Wave；表面弾性波)デバイスやＭＥＭＳ(Micro electro mechanical system；微小電気機械システム)等、半導体層の表面に２つ以上の電極が形成された電子デバイスに適用可能である。もっとも、半導体デバイス(ＦＥＴやダイオード等)では電界が非常に高くなるので、本発明が特に有効である。また、ＧａＮ系のＨＦＥＴはゲート電極とドレイン電極とが同じ表面に存在していて加わる電圧が高いので、本発明が最も有効な電子デバイスである。

この発明の電子デバイスの実施形態としてのＡｌＧａＮ/ＧａＮ系ＨＦＥＴ(ヘテロ構造電界効果トランジスタ)を示すを示す斜視図である。 上記実施形態の電位分布を示す平面図である。 上記実施形態の電位分布を示す図２ＡのＵ−Ｕ断面図である。 上記実施形態の比較例を示す断面図である。 上記比較例の電位分布を示す平面図である。 上記比較例の電位分布を示す図４ＡのＵ−Ｕ断面図である。 従来例のＨＦＥＴを示す断面図である。 上記従来例の電位分布を示す断面図である。

符号の説明

１０１ サファイア基板
１０２ アンドープＧａＮ層
１０３ アンドープＡｌＧａＮ層
１０５ ソースオーミック電極
１０６ ゲートショットキ電極
１０６Ａ 対向部
１０６Ａ−１ 直線状のエッジ
１０７ ドレインオーミック電極
１０８ 誘電体層
１０８Ａ 基部
１０９ 先細部
１０９Ａ 先端部
１０９Ｂ 端

Claims (7)

1. 半導体層と、
   上記半導体層上に形成された第１の電極と、
   上記半導体層上に形成されると共に上記第１の電極に対して上記半導体層の表面に沿って隣り合う第２の電極と、
   上記第２の電極に対向する上記第１の電極の対向部を覆うと共に上記半導体層の誘電率よりも高い誘電率を有する誘電体層とを備え、
   上記誘電体層は、
   上記半導体層の表面に平行な面による断面形状が上記第１の電極から上記第２の電極に向かって先細の先細部を有すると共に、上記半導体層の表面に平行な面による断面形状が略波形であることを特徴とする電子デバイス。
2. 請求項１に記載の電子デバイスにおいて、
   上記誘電体層の先細部は、上記第２の電極に達していることを特徴とする電子デバイス。
3. 請求項１に記載の電子デバイスにおいて、
   上記誘電体層の上記先細部は、
   上記第１の電極の上記対向部の直線状のエッジが上記半導体層の表面に沿って延在する方向の寸法が、上記第１の電極と第２の電極との間の距離よりも小さいことを特徴とする電子デバイス。
4. 請求項１に記載の電子デバイスにおいて、
   上記誘電体層は、誘電率が略一定値εであると共に上記半導体層の表面の法線方向の寸法が略一定値ｔであり、
   上記半導体層のシート電荷濃度をＮｓとし、
   上記第１の電極と第２の電極との間の距離をＬｄｇとし、
   上記第１の電極と第２の電極との間に印加する最大電圧をＶｄｇとし、
   電子の電荷をｑとし、
   上記半導体層の表面の法線方向をｙ方向とし、上記第１の電極の対向部の直線状のエッジが上記半導体層の表面に沿って延在する方向をｚ方向とし、上記ｙ方向とｚ方向とに直交する方向をｘ方向とし、
   上記先細部は、上記ｘ方向における上記第１の電極側の端の上記ｚ方向の寸法がｗ０であるとすると、
   上記第１の電極側の端から上記ｘ方向にｘ１だけ離れた位置での上記先細部の上記ｚ方向の寸法ｗ(ｘ１)を、ＭＫＳＡ単位系において、
   ｗ(ｘ１)＝[１−ｘ１・ｑ・Ｎｓ・Ｌｄｇ/(ε・Ｖｇｄ・t)]・ｗ０ … (１)
   上式(１)で算出される値とすることを特徴とする電子デバイス。
5. 請求項１に記載の電子デバイスにおいて、
   上記誘電体層は、上記半導体層の上に積層された複数の誘電体膜を有し、
   各誘電体膜の厚さｔｉと誘電率εｉとの積(ｔｉ・εｉ)の総和をΣｉ(ｔｉ・εｉ)とし、
   上記半導体層のシート電荷濃度をＮｓとし、
   上記第１の電極と第２の電極との間の距離をＬｄｇとし、
   上記第１の電極と第２の電極との間に印加する最大電圧をＶｄｇとし、
   電子の電荷をｑとすると、ＭＫＳＡ単位系において、
   Σｉ(ｔｉ・εｉ) ≧ ｑ・Ｎｓ・(Ｌｄｇ)^２/Ｖｄｇ … (２)
   上式(２)を満たすことを特徴とする電子デバイス。
6. 請求項１に記載の電子デバイスにおいて、
   上記誘電体層は、
   上記第２の電極に対向する上記第１の電極の対向面の略全体を覆っていることを特徴とする電子デバイス。
7. 請求項１に記載の電子デバイスにおいて、
   上記半導体層を、III−Ｎ化合物半導体で作製したことを特徴とする電子デバイス。
   

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